JPH01199255A - Information processing system - Google Patents
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Abstract
Description
【発明の詳細な説明】
１度立夏
本発明は情報処理システムに関し、特にマイクロプロセ
ッサと、このマイクロプロセッサによって制御されて動
作する複数のユニットとからなる情報処理システムに関
する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to an information processing system, and more particularly to an information processing system comprising a microprocessor and a plurality of units that operate under the control of the microprocessor.
Ｋ産肱亘
従来、この種の情報処理システムにおいては、メインプ
ロセッサに接続される入出力装置が、ＣＰＵバスによる
接続が不可能なほどメインプロセッサよりも遠方にある
場合には、通常の通信線によるデータ伝送では入出力装
置に単純なデータを送ることしかできず、メインプロセ
ッサによる入出力装置の制御は行えなかった。Traditionally, in this type of information processing system, when the input/output device connected to the main processor is so far away from the main processor that connection via the CPU bus is impossible, a normal communication line is used. With data transmission by , only simple data could be sent to the input/output device, and the input/output device could not be controlled by the main processor.
そこで、このメインプロセッサによって入出力装置の制
御を行うために、入出力装置側に別のマイクロプロセッ
サを設け、これらメインプロセッサと入出力装置側のマ
イクロプロセッサとの間でデータ伝送を行って、入出力
装置側のマイクロプロセッサにより入出力装置の制御が
行われている。Therefore, in order to control the input/output devices by this main processor, another microprocessor is provided on the input/output device side, and data is transmitted between these main processors and the microprocessor on the input/output device side. The input/output device is controlled by a microprocessor on the output device side.
すなわち、第２図に示すように、マイクロプロセッサ４
１を含むユニット４の送受信回路４３と、入出力装置５
４．６４を含むユニット５．６の送受信回路５１．６１
とは通信線２０２により接続され、ユニット４とユニッ
ト５．６との間でのデータ伝送はある通信規約にしたが
って直列信号により行われている。That is, as shown in FIG.
The transmission/reception circuit 43 of the unit 4 including 1 and the input/output device 5
Transmitter/receiver circuit 51.61 of unit 5.6 including 4.64
are connected by a communication line 202, and data transmission between unit 4 and unit 5.6 is performed by serial signals according to a certain communication protocol.
ユニット４においては、マイクロプロセッサ４１からの
並列信号のデータおよび制御信号はＣＰＵバス２０１を
介して直並列変換回路４２に送られ、この並列信号のデ
ータおよび制御信号が直並列変換回路４２で直列信号に
変換され、送受信回路４３から通信線２０２を介してユ
ニット５．６の送受信回路５１．６１夫々に送られてい
る。In the unit 4, parallel signal data and control signals from the microprocessor 41 are sent to the serial-to-parallel converter circuit 42 via the CPU bus 201, and the parallel signal data and control signals are converted into serial signals by the serial-to-parallel converter circuit 42. from the transmitting/receiving circuit 43 to the transmitting/receiving circuits 51 and 61 of the unit 5.6 via the communication line 202.
ユニット５．６では通信線２０２を介して送られてきた
ユニット４からのデータおよび制御信号が送受信回路５
１．６１で受信されると、これらデータおよび制御信号
は直並列変換回路５２．６２で並列信号に変換され、Ｃ
ＰＵバス２０３，２０５を介してマイクロプロセッサ５
３．６３に送られる。In the unit 5.6, data and control signals sent from the unit 4 via the communication line 202 are sent to the transmitting/receiving circuit 5.
1.61, these data and control signals are converted into parallel signals by a serial/parallel conversion circuit 52.62,
Microprocessor 5 via PU bus 203, 205
Sent to 3.63.
マイクロプロセッサ５３．６３ではこれらデータおよび
制御信号に応じてＣＰＵバス２０４．２０６を介して入
出力装置５４．６４の制御を行う。The microprocessor 53.63 controls the input/output device 54.64 via the CPU bus 204.206 in response to these data and control signals.
すなわち、入出力装置５４．６４はＣＰＵバス２０４．
２０６を介して行われるマイクロプロセッサ５３．６３
からの制御により図示せぬ外部装置との間でのデータの
受渡しを行っている。That is, the input/output devices 54.64 are connected to the CPU bus 204.64.
Microprocessor 53.63 carried out through 206
Data is exchanged with an external device (not shown) under control from the computer.
このような従来の情報処理システムでは、入出力装置５
４．６４を含むユニット５．６にマイクロプロセッサ５
３．６３を夫々設け、マイクロプロセッサ４１からのデ
ータおよび制御信号に応じてマイクロプロセッサ５３．
６３が入出力装置５４．６４を制御するようにしていた
ので、入出力装置５４．６４に汎用性を持たせるために
マイクロプロセッサ５３．６３を必要とするという問題
点がある。In such a conventional information processing system, the input/output device 5
Microprocessor 5 in unit 5.6 containing 4.64
3.63, respectively, and in response to data and control signals from the microprocessor 41, the microprocessors 53.
63 controls the input/output device 54.64, there is a problem in that the microprocessor 53.63 is required to provide versatility to the input/output device 54.64.
このため、ハードウェア量が増大するとともにシステム
が複雑になり、ユニット４とユニット５゜６との間の通
信規約を意識したマイクロプロセッサ４１およびマイク
ロプロセッサ５３．６３に対するソフト開発が必要にな
って、ソフト開発に対する負担が大きくなるという問題
点がある。For this reason, the amount of hardware increases and the system becomes complicated, and it becomes necessary to develop software for the microprocessor 41 and the microprocessor 53, 63, taking into account the communication protocol between the unit 4 and the unit 5. There is a problem in that the burden on software development increases.
ｉ匪ゑ１週
本発明は上記のような従来のものの問題点を除去すべく
なされたもので、入出力装置側にマイクロプロセッサを
設けることなく入出力装置に汎用性を持たせることがで
き、ハードウェア量を削減してシステムを簡略化し、ソ
フト開発に対する負担を軽減することができる情報処理
システムの提供を目的とする。The present invention was made to eliminate the problems of the conventional devices as described above, and it is possible to provide versatility to the input/output device without providing a microprocessor on the input/output device side. The purpose of this invention is to provide an information processing system that can simplify the system by reducing the amount of hardware and reduce the burden on software development.
九肌立璽羞
本発明による情報処理システムは、マイクロプロセッサ
を含んで構成される第１のユニットと、入出力装置を含
んで構成される第２のユニットとの間において直列信号
によりデータ伝送を行う情報処理システムであって、前
記第１のユニットに、前記マイクロプロセッサにおける
システムクロックのｍ倍（ｍは２より大なる整数）の速
さの高速クロックを供給するクロック供給手段と、前記
クロック供給手段により供給される前記高速クロックに
同期して前記マイクロプロセッサから出力されたＣＰＵ
バス上の並列データを前記直列信号に変換する手段とを
設け、前記第２のユニットに、前記クロック供給手段と
、前記クロック供給手段により供給される前記高速クロ
ックに同期して前記直列信号を前記ＣＰＵバス上の並列
データに復元する手段とを設けたことを特徴とする。An information processing system according to the present invention transmits data using a serial signal between a first unit including a microprocessor and a second unit including an input/output device. an information processing system for supplying the first unit with a high-speed clock that is m times faster than the system clock in the microprocessor (m is an integer greater than 2); a CPU output from the microprocessor in synchronization with the high speed clock supplied by the means;
means for converting parallel data on a bus into the serial signal, and the second unit is provided with a clock supply means and a means for converting the parallel data on the bus into the serial signal, and the second unit is provided with a means for converting parallel data on the bus into the serial signal, and the second unit is provided with a clock supply means, and a means for converting the parallel data on the bus into the serial signal. The present invention is characterized by providing means for restoring the data to parallel data on the CPU bus.
実施例
次に、本発明の一実施例について図面を参照して説明す
る。Embodiment Next, an embodiment of the present invention will be described with reference to the drawings.
第１図は本発明の一実施例の構成を示すブロック図であ
る０図において、本発明の一実施例による情報処理シス
テムは、マイクロプロセッサ１１を含むユニット１と、
入出力装置２３．３３を含むユニット２，３とにより構
成されており、ユニット１とユニット２．３とは通信線
１０３により夫々接続されている。FIG. 1 is a block diagram showing the configuration of an embodiment of the present invention. In FIG. 0, an information processing system according to an embodiment of the present invention includes a unit 1 including a microprocessor 11;
It is composed of units 2 and 3 including input/output devices 23.33, and unit 1 and unit 2.3 are connected by communication lines 103, respectively.
ユニット１はマイクロプロセッサ１１と、直並列変換回
路１２と、送受信回路１３とにより構成されており、マ
イクロプロセッサ１１と直並列変換回路１２とはＣＰＵ
バス１０１を介して接続されている。この直並列変換回
路１２はラッチ回路１２−１と、シフトレジスタ１２−
２と、ｃｐｕバス制御回路１２−３と、発振分周回路１
２−４とにより構成されている。The unit 1 is composed of a microprocessor 11, a serial/parallel conversion circuit 12, and a transmission/reception circuit 13. The microprocessor 11 and the serial/parallel conversion circuit 12 are
They are connected via a bus 101. This serial/parallel conversion circuit 12 includes a latch circuit 12-1 and a shift register 12-1.
2, CPU bus control circuit 12-3, and oscillation frequency divider circuit 1
2-4.
ユニット２は送受信口ｖ＠２１と、直並列変換回路２２
と、入出力装置２３とにより構成されており、直並列変
換回路２２と入出力装置２３とはＣＰＵバス１０５を介
して接続されている。この直並列変換回路２２はシフト
レジスタ２２−１と、ラッチ回路２２−２と、ＣＰＵバ
ス制御回路２２−３と、発振分周回路２２−４とにより
構成されている。Unit 2 has a transmitter/receiver port v@21 and a serial/parallel converter circuit 22
and an input/output device 23, and the serial/parallel conversion circuit 22 and the input/output device 23 are connected via a CPU bus 105. This serial-to-parallel conversion circuit 22 includes a shift register 22-1, a latch circuit 22-2, a CPU bus control circuit 22-3, and an oscillation frequency dividing circuit 22-4.
ユニット３は送受信回路３１と、直並列変換回路３２と
、入出力装置３３とにより構成されており、直並列変換
回路３２と入出力装置３３とはＣＰＵバス１０７を介し
て接続されている。この直並列変換回路３２はユニット
２の直並列変換回路２２と同様の構成であり、同様の動
作を行う。The unit 3 includes a transmitting/receiving circuit 31, a serial/parallel converter circuit 32, and an input/output device 33, and the serial/parallel converter circuit 32 and the input/output device 33 are connected via a CPU bus 107. This serial-to-parallel conversion circuit 32 has the same configuration as the serial-to-parallel conversion circuit 22 of the unit 2, and performs the same operation.
上述のユニット１とユニット２とにおける処理動作につ
いて第１図を用いて説明する。The processing operations in the above-mentioned units 1 and 2 will be explained using FIG. 1.
ユニット１のマイクロプロセッサ１１はユニット２の入
出力装置２３を制御して図示せぬ外部装置との間でデー
タの受渡しを行わせるために、並列信号のデータおよび
制御信号をＣＰｔＪバス１０１上に出力する。The microprocessor 11 of the unit 1 outputs parallel signal data and control signals onto the CPtJ bus 101 in order to control the input/output device 23 of the unit 2 and exchange data with an external device (not shown). do.
直並列変換回路１２においては、マイクロプロセッサ１
１からＣＰＵバス１０１上に出力されたデータおよび制
御信号をラッチ回路１２−１でラッチし、ラッチ回路１
２−１はこのデータおよび制御信号をＣＰＵバス制御回
路１２−３の制御の下にＣＰＵバス１０２を介してシフ
トレジスタ１２−２に送出する。In the serial/parallel conversion circuit 12, the microprocessor 1
1 onto the CPU bus 101 are latched by the latch circuit 12-1, and the latch circuit 1
2-1 sends the data and control signals to the shift register 12-2 via the CPU bus 102 under the control of the CPU bus control circuit 12-3.
シフトレジスタ１２−２はＣＰＵバス制御回路１２−３
の制御の下に発振分周回路１２−４からのクロック信号
に同期してシフト動作を行い、ラッチ回路１２−１から
のデータおよび制御信号を直列信号に変換して送受信回
路１３に送出する。The shift register 12-2 is connected to the CPU bus control circuit 12-3.
A shift operation is performed in synchronization with the clock signal from the oscillation frequency divider circuit 12-4 under the control of the latch circuit 12-4, and data and control signals from the latch circuit 12-1 are converted into serial signals and sent to the transmitter/receiver circuit 13.
ここで、発振分周回路１２−４はマイクロプロセッサ１
１において用いられているクロック信号のｍ倍（ｍは２
より大なる整数）の速さの高速なりロック信号を作成し
てシフトレジスタ１２−２とＣＰＵバス制御回路１２−
３とに供給する。Here, the oscillation frequency dividing circuit 12-4 is the microprocessor 1
m times the clock signal used in 1 (m is 2
A high-speed lock signal with a speed greater than an integer is generated and the shift register 12-2 and the CPU bus control circuit 12-
3.
すなわち、発振分周回路１２−４はマイクロプロセッサ
１１がＣＰＵバス１０１上にデータおよび制御信号を出
力してから次のデータおよび制御信号を出力するまでの
間に、並列信号であるデータおよび制御信号をシフトレ
ジスタ１２−２が直列信号に変換し、送受信回路１３か
ら出力できるような高速のクロック信号を作成し、この
高速なりロック信号をシフトレジスタ１２−２とＣＰＵ
バス制御回路１２−３とに供給していることになる。That is, the oscillation frequency divider circuit 12-4 divides the data and control signals, which are parallel signals, from when the microprocessor 11 outputs data and control signals onto the CPU bus 101 until it outputs the next data and control signals. The shift register 12-2 converts the signal into a serial signal, creates a high-speed clock signal that can be output from the transmitter/receiver circuit 13, and sends this high-speed clock signal to the shift register 12-2 and the CPU.
This means that the signal is supplied to the bus control circuit 12-3.
また、ＣＰＵバス制御回路１２−３は発振分周回路１２
−４からのクロック信号に同期して動作し、マイクロプ
ロセッサ１１から出力されるデータおよび制御信号ある
いは送受信回路１３を介してシフトレジスタ１２−２に
セットされたデータに応じて制御信号をラッチ回路１２
−１およびシフトレジスタ１２−２に出力する。Further, the CPU bus control circuit 12-3 is connected to the oscillation frequency dividing circuit 12.
The latch circuit 12 operates in synchronization with the clock signal from the microprocessor 11 and transmits a control signal in response to the data and control signal output from the microprocessor 11 or the data set in the shift register 12-2 via the transmission/reception circuit 13.
-1 and output to shift register 12-2.
送受信回路１３はシフトレジスタ１２−２で変換された
直列信号をユニット間通信に適した電気的特性を有する
直列信号に変換し、通信線１０３を介してユニット２に
送出する。ここで、通信線１０３は高速にシフト動作を
行っているシフトレジスタ１２−２からの直列信号が次
々に入力される送受信回路１３からのデータを高速に伝
送できるような伝送路である。The transmitter/receiver circuit 13 converts the serial signal converted by the shift register 12 - 2 into a serial signal having electrical characteristics suitable for inter-unit communication, and sends it to the unit 2 via the communication line 103 . Here, the communication line 103 is a transmission line that can transmit data at high speed from the transmitter/receiver circuit 13 to which serial signals from the shift register 12-2, which is performing a high-speed shift operation, are input one after another.
ユニット２においては、ユニット１からの直列信号が送
受信回路２１により受信されると、この直列信号は送受
信回路２１で元の直列信号に変換されて直並列変換回路
２２のシフトレジスタ２２−１にセットされる。In unit 2, when the serial signal from unit 1 is received by the transmitter/receiver circuit 21, this serial signal is converted into the original serial signal by the transmitter/receiver circuit 21 and set in the shift register 22-1 of the serial/parallel converter circuit 22. be done.
シフトレジスタ２２−１は送受信回路２１からの直列信
号がセットされると、ＣＰＵバス制御回路２２−３の制
御の下に発振分周回路２２−４からのクロック信号に同
期してシフト動作を行い、送受信回路２１からの直列信
号を並列信号のデータおよび制御信号、すなわちマイク
ロプロセッサ１１から送出されたデータおよび制御信号
に変換してラッチ回路２２−２に送出する。When the serial signal from the transmitter/receiver circuit 21 is set, the shift register 22-1 performs a shift operation in synchronization with the clock signal from the oscillation divider circuit 22-4 under the control of the CPU bus control circuit 22-3. , converts the serial signal from the transmitting/receiving circuit 21 into parallel data and control signals, that is, data and control signals sent from the microprocessor 11, and sends them to the latch circuit 22-2.
ここで、発振分周回路２２−４はユニット１の発振分周
回路１２−４と同様に高速なりロック信号を作成してい
る。つまり、発振分周回路２２−４はマイクロプロセッ
サ１１において用いられているクロック信号のｍ倍の速
さの高速なりロック信号を作成し、シフトレジスタ２２
−１とＣＰＵバスｆｉｉｌＪ１１回路２２−３とに供給
しているのである。Here, the oscillation frequency divider circuit 22-4 creates a high-speed lock signal similarly to the oscillation frequency divider circuit 12-4 of the unit 1. In other words, the oscillation frequency dividing circuit 22-4 creates a high-speed lock signal that is m times faster than the clock signal used in the microprocessor 11, and generates a high-speed lock signal that is m times faster than the clock signal used in the microprocessor 11.
-1 and the CPU bus fiilJ11 circuit 22-3.
また、ＣＰＵバス制御回路２２−３は発振分周回路２２
−４からのクロック信号に同期して動作し、送受信回路
２１を介してシフトレジスタ２２−１にセットされた直
列信号あるいはラッチ回路２２−２に入力されるデータ
に応じて制御信号をシフトレジスタ２２−１およびラッ
チ回路２２−２に出力する。Further, the CPU bus control circuit 22-3 is connected to the oscillation frequency dividing circuit 22.
-4 operates in synchronization with the clock signal from the shift register 22-4, and transmits a control signal to the shift register 22-1 in response to a serial signal set in the shift register 22-1 via the transmitting/receiving circuit 21 or data input to the latch circuit 22-2. -1 and output to the latch circuit 22-2.
したがって、シフトレジスタ２２−１は発振分周回路２
２−４から供給される高速なりロック信号により、ＣＰ
Ｕバス制御回路２２−３の制御の下に高速なシフト動作
を行って送受信回路２１からの直列信号を並列信号のデ
ータおよび制御信号に変換し、このデータおよび直列信
号をＣＰＵバス１０４を介してラッチ回路２２−２に送
出する。Therefore, the shift register 22-1 is connected to the oscillation frequency divider circuit 2.
The high speed lock signal supplied from 2-4 causes the CP
A high-speed shift operation is performed under the control of the U bus control circuit 22-3 to convert the serial signal from the transmitting/receiving circuit 21 into parallel data and control signals, and the data and serial signal are transmitted via the CPU bus 104. The signal is sent to the latch circuit 22-2.
ラッチ回路２２−２ではシフトレジスタ２２−１からの
データおよび直列信号が入力されると、このデータおよ
び直列信号をＣＰＵバス制御回路２２−３の制御の下に
ラッチし、ＣＰＵバス１０５を介して入出力装置２３に
送出する。When the data and serial signals from the shift register 22-1 are input to the latch circuit 22-2, the data and serial signals are latched under the control of the CPU bus control circuit 22-3, and are sent via the CPU bus 105. It is sent to the input/output device 23.
すなわち、入出力装置２３はマイクロプロセッサ１１が
ＣＰＵバス１０１上にデータおよび制御信号を出力する
のと同じ速さでラッチ回路２２−２からのデータおよび
制御信号を受取ることができる。That is, input/output device 23 can receive data and control signals from latch circuit 22-2 as fast as microprocessor 11 outputs data and control signals on CPU bus 101.
これにより、ユニット２の入出力装置２３はユニット１
のマイクロプロセッサ１１と直接接続されているかの如
く動作することが可能となる。As a result, the input/output device 23 of unit 2 is connected to unit 1.
The microprocessor 11 of the microprocessor 11 can be operated as if it were directly connected.
入出力装置２３はラッチ回路２２−２からのデータお・
よび制御信号により制御され、入出力装置２３と外部装
置との間でデータの受渡しが行われる。The input/output device 23 receives data from the latch circuit 22-2.
and control signals, and data is exchanged between the input/output device 23 and an external device.
この外部装置からユニット１のマイクロプロセッサ１１
へのデータの受渡しは、上述の処理動作の信号の流れと
同様にして、ユニット２の入出力装置２３からユニット
１のマイクロプロセッサ１１へと行われる。From this external device to the microprocessor 11 of unit 1.
Data is transferred from the input/output device 23 of unit 2 to the microprocessor 11 of unit 1 in the same manner as the signal flow of the processing operation described above.
また、ユニット１からユニット３への信号の流れ、ある
いはユニット３からユニット１への信号の流れも、上述
の処理動作の信号の流れと同様にして行われる。Furthermore, the signal flow from unit 1 to unit 3 or from unit 3 to unit 1 is performed in the same manner as the signal flow of the above-described processing operation.
このように、ユニット１のマイクロプロセッサ１１から
の並列信号のデータおよび制御信号に対する直並列変換
回路１２における直列信号への変換を、発振分周回路１
２−４から供給される高速なりロック信号に同期して高
速に行い、この変換された直列信号をユニット２．３に
送出し、ユニット１からの直列信号をユニット２，３の
直並列変換回路２２．３２により高速に元の並列信号の
データおよび制御信号に復元し、これらの信号により入
出力装置２３．３３を制御するようにすることによって
、マイクロプロセッサ１１の遠方に設けられた入出力装
置２３．３３があたかもマイクロプロセッサ１１と直接
接続されているかの如く動作させることができる。In this way, the conversion of parallel signal data and control signals from the microprocessor 11 of the unit 1 into serial signals in the serial/parallel conversion circuit 12 is performed by the oscillation frequency divider circuit 1.
The converted serial signal is sent to unit 2.3, and the serial signal from unit 1 is sent to the serial/parallel conversion circuit of units 2 and 3. 22.32, the data and control signals of the original parallel signals are restored at high speed, and these signals are used to control the input/output devices 23.33. 23 and 33 can be operated as if they were directly connected to the microprocessor 11.
したがって、ユニット１のマイクロプロセッサ１１はユ
ニット間のデータ伝送の送受信を意識することなく複数
のユニット２．３に接続することができ、それらユニッ
ト２．３の入出力装置２３゜３３を制御することができ
る。よって、ユニット２．３にマイクロプロセッサを設
けることなく、マイクロプロセッサ１１からの制御によ
ってそれら入出力装置２３．３３に様々な処理動作を行
わせることができ、入出力装！２３．３３に汎用性を持
たせることができる。Therefore, the microprocessor 11 of the unit 1 can be connected to a plurality of units 2.3 without being aware of the transmission and reception of data between the units, and can control the input/output devices 23 and 33 of those units 2.3. Can be done. Therefore, without providing a microprocessor in the unit 2.3, the input/output devices 23, 33 can perform various processing operations under control from the microprocessor 11. 23.33 can be made more versatile.
また、入出力装置２３．３３に対する制御をマイクロプ
ロセッサ１１から行えるので、マイクロプロセッサ１１
のソフト開発のみで済み、ソフト開発を容易に行え、ソ
フト開発に対する負担を軽減することができる。In addition, since the input/output devices 23.33 can be controlled from the microprocessor 11, the microprocessor 11
It is possible to easily perform software development and reduce the burden on software development.
さらに、従来入出力装置に対応して設けられていたマイ
クロプロセッサが不要となるので、ハードウェア量を削
減することができるとともに、システムを簡略化するこ
とができ、このマイクロプロセッサに伴う周辺回路やソ
フト開発も不要となってコストダウンが可能となる。Furthermore, since the microprocessor that was conventionally provided for input/output devices is no longer required, the amount of hardware can be reduced and the system can be simplified. There is no need for software development, making it possible to reduce costs.
ｉ匪Ω皇１
以上説明したように本発明によれば、マイクロプロセッ
サを含んで構成される第１のユニットと、入出力装置を
含んで構成される第２のユニットとに夫々このマイクロ
プロセッサにおけるシステムクロックのｍ倍（ｍは２よ
り大なる整数）の速さの高速クロックを供給するクロッ
ク供給手段を設け、第１のユニットにおいてはクロック
供給手段から供給される高速クロックに同期してマイク
ロプロセッサから出力されたＣＰＵバス上の並列データ
を直列信号に変換し、第２のユニットにおいてはクロッ
ク供給手段により供給される高速クロックに同期して第
１のユニットからの直列信号をＣＰＵバス上の並列デー
タに復元するようにすることによって、入出力装置側に
マイクロプロセッサを設けることなく入出力装置に汎用
性を持たせることができ、ハードウェア量を削減してシ
ステムを簡略化し、ソフト開発に対する負担を軽減する
ことができるという効果がある。i匪Ω 1 As explained above, according to the present invention, the first unit including the microprocessor and the second unit including the input/output device each have a A clock supply means for supplying a high-speed clock m times faster than the system clock (m is an integer greater than 2) is provided, and in the first unit, the microprocessor is synchronized with the high-speed clock supplied from the clock supply means. The parallel data on the CPU bus outputted from the second unit is converted into a serial signal, and the serial signal from the first unit is converted into a serial signal on the CPU bus in synchronization with the high-speed clock supplied by the clock supply means. By restoring data, it is possible to make the input/output device more versatile without providing a microprocessor on the input/output device side, reducing the amount of hardware, simplifying the system, and burdening software development. It has the effect of being able to reduce the
第１図は本発明の一実施例の構成を示すブロック図、第
２図は従来例の構成を示すブロック図である。
主要部分の符号の説明
１１・・・・・・マイクロプロセッサ
１２・・・・・・直並列変換回路
１３・・・・・・送受信回路
１２−２・・・・・・シフトレジスタ
１２−３・・・・・・ＣＰＵバス制御回路１２−４・・
・・・・発振分周回路
２１．３１・・・・・・送受信回路
２２．３２・・・・・・直並列変換回路２３．３３・・
・・・・入出力装置
２２−１・・・・・・シフトレジスタ
２２−３・・・・・・ＣＰＵバス制御回路２２−４・・
・・・・発振分周回路FIG. 1 is a block diagram showing the configuration of an embodiment of the present invention, and FIG. 2 is a block diagram showing the configuration of a conventional example. Explanation of symbols of main parts 11... Microprocessor 12... Serial-to-parallel conversion circuit 13... Transmission/reception circuit 12-2... Shift register 12-3. ...CPU bus control circuit 12-4...
...Oscillation frequency divider circuit 21.31...Transmission/reception circuit 22.32...Serial-to-parallel conversion circuit 23.33...
...Input/output device 22-1...Shift register 22-3...CPU bus control circuit 22-4...
...Oscillation frequency divider circuit
Claims (1)
ニットと、入出力装置を含んで構成される第２のユニッ
トとの間において直列信号によりデータ伝送を行う情報
処理システムであつて、前記第１のユニットに、前記マ
イクロプロセッサにおけるシステムクロックのｍ倍（ｍ
は２より大なる整数）の速さの高速クロックを供給する
クロック供給手段と、前記クロック供給手段により供給
される前記高速クロックに同期して前記マイクロプロセ
ッサから出力されたＣＰＵバス上の並列データを前記直
列信号に変換する手段とを設け、前記第２のユニットに
、前記クロック供給手段と、前記クロック供給手段によ
り供給される前記高速クロックに同期して前記直列信号
を前記ＣＰＵバス上の並列データに復元する手段とを設
けたことを特徴とする情報処理システム。(1) An information processing system that performs data transmission using serial signals between a first unit that includes a microprocessor and a second unit that includes an input/output device. 1 unit, m times the system clock in the microprocessor (m
clock supplying means for supplying a high-speed clock at a speed (integer greater than 2), and parallel data on a CPU bus output from the microprocessor in synchronization with the high-speed clock supplied by the clock supplying means. means for converting the serial signal into the serial signal, and the second unit converts the serial signal into parallel data on the CPU bus in synchronization with the clock supply means and the high-speed clock supplied by the clock supply means. An information processing system characterized by comprising: a means for restoring an image to an image;
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63023290A JPH01199255A (en) | 1988-02-03 | 1988-02-03 | Information processing system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63023290A JPH01199255A (en) | 1988-02-03 | 1988-02-03 | Information processing system |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01199255A true JPH01199255A (en) | 1989-08-10 |
Family
ID=12106471
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63023290A Pending JPH01199255A (en) | 1988-02-03 | 1988-02-03 | Information processing system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01199255A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6098135A (en) * | 1997-08-06 | 2000-08-01 | Nec Corporation | Bus arbitration interface for transferring signals converted in serial |
-
1988
- 1988-02-03 JP JP63023290A patent/JPH01199255A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6098135A (en) * | 1997-08-06 | 2000-08-01 | Nec Corporation | Bus arbitration interface for transferring signals converted in serial |
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