JPH0119783B2

JPH0119783B2 -

Info

Publication number: JPH0119783B2
Application number: JP57155688A
Authority: JP
Inventors: Takahiko Hisaki; Shinichi Murakami
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: Nippon Telegraph and Telephone Corp
Priority date: 1982-09-06
Filing date: 1982-09-06
Publication date: 1989-04-13
Also published as: JPS5944143A

Description

【発明の詳細な説明】[Detailed description of the invention]

発明の分野本発明は、同期制御方式に関し、特にデイジタ
ル伝送路で結合され、対等な状態に置かれた装置
間の同期制御方式に関するものである。従来の技術デイジタル伝送路を介して結合されている装置
間でデータを送受する場合、先ず、宛先、送信局
名、その他の条件を示す制御情報を送受信する必
要があるが、制御コマンドの先頭を識別するため
情報の送受信に先立つて同期制御を行わなければ
ならない。同期制御の方法として、従来より各種の方法が
実施されているが、それらのいずれも、デイジタ
ル伝送路を介して結ばれている装置間に主従の関
係を設けて、主局あるいは従局から制御を開始す
る方法がとられている。また、同等の機能を備え
ており、明らかに対等の状態におかれている装置
間で制御情報の授受を行う場合でも、その時点で
何らかの条件により主従の関係を定めて、同期制
御を行つている。しかし、このような方法では、全く同等の条件
下に置かれた装置間では、主従の関係が定まらな
い場合もあり、制御ができなくなるおそれもあ
る。発明の目的本発明の目的は、このような従来の欠点を改善
するため、デイジタル伝送路を介して結合されて
いる装置がそれぞれ独立に同期制御を行うことが
でき、同一条件下にある２つの装置に対して主従
の関係を付ける必要がない同期制御方式を提供す
ることにある。発明の概要本発明の同期制御方式は、デイジタル伝送路を
介して結合された２つの装置間の情報伝送のため
の同期制御方式において、同時制御の開始時、あ
るいは情報伝送の途中で同期はずれが生じたと
き、上記２つの装置はそれぞれ独立に、同期が確
立されていないときでも検出できる同期はずれパ
ターンを定められた期間送出した後、同期引き込
みのための同期パターンを送出し、相手装置から
の同期パターンにより自装置の同期引き込みを行
い、上記自装置の同期引き込みが終了した時点で
同期確立パターンを定められた期間だけ送出し、
相手装置からの同期確立パターンを検出したこと
により情報伝送を開始することに特徴を有してい
る。発明の実施例第１図は、本発明の実施例を示す同期制御手順
のフローチヤート、第２図は第１図におけるタイ
ム・チヤートと使用パターンを示す図である。デイジタル伝送路を介して結合された各装置
は、それぞれ独立して第１図に示す手順で同期制
御を行う。交信しようとする相手局と最初に同期制御を行
う場合、あるいは交信途中で同期外れが生じたた
め、再び同期制御を行う場合のいずれも、同一手
順である。先ず、同期はずれパターンを送出し（ステツプ
21）、次に同期パターンを送出して（ステツプ
22）、相手装置と同期がとれたことにより自装置
の同期が確立した場合（ステツプ23）には、同期
確立パターンを送出する（ステツプ24）。また、
相手装置から送られてきた同期パターンに対して
自装置の同期がとれたことにより、相手装置の同
期が確立した場合（ステツプ26）には、両方の同
期が確立したので同期制御を終了する。また、自装置の同期が確立しない場合（ステツ
プ23）には、相手装置の同期確立を先に判断し
（ステツプ25）、同期が確立している場合には自装
置の同期確立を判断した後（ステツプ27）、同期
確立パターンを送出する（ステツプ28）。このように、自装置と相手装置のいずれが先に
同期確立してもよく、自装置の同期が確立したと
きに同期確立パターンを送出して受信準備の完了
を通知するのである。第２図は、新たに同期制御を開始する場合の
同期手順タイム・チヤート、第２図は同期手順
を終了した後、何らかの原因で同期はずれが生じ
た場合の同期手順タイムチヤート、第２図は第
１図において用いる各パターンであつて、は同
期はずれパターン、は同期パターン、は同期
確立パターン、は制御情報を授受するときのパ
ターンである。なお、１ａ，１ｂは、それぞれデ
イジタル伝送路で結ばれた装置である。第２図に示すように、制御情報はB₀〜B₇の
８ビツトであり、その先頭に同期ビツトＦが付加
される。同期制御を行おうとしている２つの装置
は、デイジタル伝送路で結合されているので、ビ
ツトごとの同期はとれており、ただ同期ビツトの
位置が合致していないだけであつて、その場合で
もすべてのビツトが“０”または“１”であるこ
との検出は簡単である。したがつて、第２図の
同期はずれパターンおよび同期確立パターン
の検出は、両装置間の同期が確立されていない場
合でも可能である。また、相手装置から送られて
くる同期確立パターンを受信し、相手装置が受
信の準備を完了していることを検知する。同期確
立パターンは、すべてのビツトが“１”であ
り、このパターンを受信したとき、同期ビツト
Ｆの位置も“１”であるため、一度確立された同
期がはずれることはない。また、同期はずれパタ
ーンは、すべてのビツトが“０”であり、同期
ビツトＦが“０”となつているため、相手装置に
対して自装置の同期はずれを知らせることがで
き、同時に相手装置にも強制的に同期はずれを生
じさせる。したがつて、第１図の同期手順を終了
した後、何らかの原因で同期がはずれた場合に
は、同期はずれパターンを送出することによ
り、相手装置の同期を強制的にはずし、再び第１
図に示す同期手順を開始することができる。第２図は、デイジタル伝送路で結合された２
つの装置が、新たに同期手順を実行する場合を示
しており、先ず２つの装置１ａ，１ｂに対して、
デイジタル伝送路が設定されたことが、時刻t_a、
t_bにそれぞれ独立に伝えられる。両装置１ａ，１
ｂは、それぞれ時刻t_a、t_bより第１図の手順にし
たがつて一定期間だけ同期はずれパターンを送
出し、続いて同期パターンの送出を行う。この
場合、伝送路設定の完了通路が、それぞれ時刻
t_a、t_bで両装置１ａ，１ｂに対して全く独立に行
われても、時刻t_bに開始された後発の装置が、同
期パターンを送出開始した時点で、両装置１
ａ，１ｂは相手装置からの同期パターンを互い
に受信する状態となる。両装置１ａ，１ｂは、相
手装置からの同期パターンを受信すると、同期
パターンの“１”となつているビツトを検出
し、同期確立を行い（“１”のビツトを同期ビツ
トＦの位置にする）、同期確立が完了すると、同
期回路をロツクした後、自装置の自装置同期確立
表示レジスタをセツトし、相手装置に対して同期
確立パターンを一定期間送出する。両装置１
ａ，１ｂは、相手装置からの同期確立パターン
を受信すると、自装置における相手装置同期確立
表示レジスタをセツトする。第２図においては、時刻t_c1に装置１ａが、
また時刻t_c2に装置１ｂが、それぞれ同期確立し
た場合を示している。両装置１ａ、１ｂは、自装
置同期確立表示レジスタと相手装置同期確立表示
レジスタがともにセツトされるまで、同期パター
ンの送出を続け、両レジスタがセツトされた時
点で、始めて制御情報B₀〜B₇の送受信を開始す
る。第２図では、両レジスタがセツトされた時
点はt_dである。この場合、両装置１ａ，１ｂは、
同期確立パターンを受信している間．その前の
状態を保持しておき、同期確立パターンを受信
したとき誤つて同期確立の状態にならないように
してあるのは勿論である。第２図は、制御情報B₀〜B₇の送受信状態、
つまりパターンの送受信時に、何らかの原因で
一方の装置の同期がはずれた場合を示している。
すなわち、装置１ａは時刻t′_aで同期はずれにな
つたため、相手装置同期確定表示レジスタおよび
自装置同期確立表示レジスタをそれぞれリセツト
し、同期はずれパターンを送出して、第１図に
示すシーケンスを再開する。一方、装置１ｂは、
相手装置から同期はずれパターンを受信するこ
とにより、時刻t′_bに同期はずれとなり、相手装
置同期確立表示レジスタおよび自装置同期確立表
示レジスタをリセツトし、同期はずれパターン
を送出して、第１図のシーケンスを再開する。装
置１ｂが同期はずれパターンを送出した後に、
同期パターンの送出を開始すると、両装置とも
互いに同期パターンを送受している状態とな
り、以後の動作は、第２図の場合と同じにな
る。ただ、第２図では、装置１ｂが先に自装置
同期確立したので、時刻t′_c1で同期確定パターン
を送出した後、相手装置が同期確立するまで再
び同期パターンを送出し続けている。時刻t′_c2
に相手装置の同期が確立したことにより、装置１
ａから同期パターンが送出され、送出終了時刻
t′_aより、制御情報の送受が再開されている。なお、以上の説明では、同期はずれパターン
を全ビツトとも“０”、同期確立パターンを全
ビツトとも“１”として説明したが、デイジタル
伝送路の障害等の場合に、全ビツト“１”の誤り
が生じ易いときには、負論理にして、同期はずれ
パターンを全ビツトとも“１”、同期確立パタ
ーンを全ビツトとも“０”とすることにより安
定化させることができる。また、第２図では、
制御情報をB₀〜B₇の８ビツト構成としているが、
同期ビツトＦの間隔が一定であれば制御情報を８
ビツト以外の任意の構成にすることができる。ま
た、送受する情報としては、制御情報のみなら
ず、それ以外の任意の情報の場合の同期確立に適
用することができる。さらに、情報の送受におい
て、１単位情報（第２図のビツトB₀〜B₇）で
誤り制御を行う場合、偶数パリテイ・チエツクを
行えば、情報のない場合のパターンを同期パター
ンと同一にすることができ、系の安定化が可能
となる。第３図は、本発明による同期制御回路の構成例
である。７，８はデイジタル伝送路、１ａ，１ｂ
は本発明による同期制御回路、２ａ，２ｂは伝送
路インターフエース装置であり、１ａと１ｂ，２
ａと２ｂはそれぞれ全く同じものである。伝送路
インタフエース装置２ａ，２ｂは、それぞれの同
期制御回路１ａ，１ｂに対し受信したデイジタル
情報４の引き渡し、及び送信するデイジタル情報
３の受け取りをおこなう。この送受信するデイジ
タル情報４，５の引き渡し、受け取りはNRZ符
号でおこなわれる。６は前記送受信するデイジタ
ル情報に同期したRZ符号のクロツク信号であり、
同期制御回路１ａ，１ｂの送受信デイジタル情報
の引き渡し、受け取りのタイミング制御をおこな
うものである。また、５は伝送路インタフエース
装置間のデイジタル伝送路７，８の設定が完了し
たことを示す信号でデイジタル情報の送受信が可
能となつたことを同期制御回路１ａ，１ｂに伝え
る。同期制御回路１ａ，１ｂはこの信号により起
動され、第１図に示す同期制御を開始する。７
は、送信制御情報B₀〜B₇の入力端子であり、８
は受信制御情報B₀〜B₇の出力端子である。１０
は送信デジタル情報の切り換え回路であり、第２
図，に示すの状態では入力端子７から入力
されるB₀〜B₇の情報が、送信レジスタ１１に送
出され、以外の状態では送信同期制御回路１２
からの制御パタンを送信レジスタ１１に送出す
る。また、第２図にＦで示した同期ビツトは常時
送信制御回路１２側の情報を送信レジスタ１１に
送出する。このの状態と以外の状態の識別は
受信同期制御回路１５からの通信可表示信号１０
１によつて識別される。１１は送信レジスタであ
り、これは9bitのパラレル・シリアル変換シフト
レジスタであり、送信同期制御回路１２により供
給されるラツチ信号１０２により切り換え回路１
０からの情報を取り込み、インタフエース装置２
ａ，２ｂから供給されるクロツク信号５によりデ
イジタル伝送路７又は８の伝送ビツトレートに同
期したデイジタル信号に変換し、送信デイジタル
情報３としてインターフエース装置２ａ、又は２
ｂに引き渡される。１２は送信同期制御回路であ
り、インターフエース装置２ａ、又は２ｂより供
給されるクロツク信号５を1/9分周しラツチ信号
１０２として送信レジスタに供給する。また、送
信同期制御回路１２は受信同期制御回路１５から
の同期外れパタン送出指示信号１０３により起動
され、まず同期外れパタン（第２図）を一定
期間切り換え回路１０に供給し、引き続き同期パ
タン（第２図）を切り換え回路１０に供給す
る。引き続き受信同期制御回路１５から同期確立
パタン送出指示信号１０４により指示されると、
同期確立パタン（第２図）を一定期間切り換
え回路１０に供給したのち、再び同期パタン（第
２図）を切り換え回路１０に供給する、１３
は受信レジスタであり、9bitのシリアル・パラレ
ル変換レジスタでり、インターフエース装置２ａ
又は２ｂから供給されるクロツク信号５によりデ
イジタル伝送路８又は７の伝送ビツトレートに同
期した受信デイジタル信号４を取り込み、受信同
期制御回路１５から供給されるラツチ信号１０５
により受信情報をパラレルの情報を変換し受信デ
ジタル情報の切り換え回路１４に供給する。１４
は受信デイジタル情報の切り換え回路であり、第
２図，に示すの期間は受信レジスタ１３よ
り供給される受信情報のB₀〜B₇を受信制御情報
の出力端子８に出力するとともに、同期ビツトＦ
とともに受信同期制御回路１５に供給する。ま
た、第２図，の以外の期間は、受信制御情
報の出力端子８への出力を停止する。このの状態と以外の状
態の識別は受信同期制御回路１５からの通信可表
示信号１０１により識別される。１５は受信同期
制御回路であり、第１図又は第２図に示す同期制
御手順の監視、同期確立の制御等をおこなう。ま
ず、デイジタル伝送路７，８の設定が完了したこ
とを示す信号５を検出すると、直ちに同期外れパ
ターン送出指示信号１０３を発生させ、送信同期
制御回路１２に同期外れパターンの送出を指示
する。引き続き、受信同期制御回路１５は相手装
置から送られて来る同期パターンを受信し、同
期の引き込みが完了するとその同期回路をロツク
し自装置同期確立表示レジスタをセツトし同期確
立パターン送出指示信号１０４を発生させ、送信
同期制御回路１２により同期確立パターンの送出
を指示する。第４図は受信同期引き込みの動作を説明する図
であつて１５は受信同期制御回路１５′の受信同
期引き込み動作に関係する部分であり、１５０は
自装置同期確立表示レジスタであり、受信デイジ
タル情報４の同期が確立している期間セツトされ
る。１５１はゲート回路であり、自装置同期確立
レジスタ１５０がセツトされている時、受信デイ
ジタル情報４を阻止し、リセツトされている時通
過させる。１５２は微分回路でありゲート回路１
５１を通過したデイジタル情報の“０”→“１”
の変化点を抽出し、1/9分周回路１５３のプリセ
ツト信号１０６を作る。１５３はプリセツト可能
な1/9分周回路であり、同期引き込みが完了し、
自装置同期確立レジスタ１５０がセツトされ、ゲ
ート回路１５１が阻止状態に有る時はプリセツト
信号１０６が入力されないためインタフエース装
置１ａ、又は１ｂより供給されるクロツク信号５
を1/9に分周し、ラツチ信号１０５を受信レジス
タ１３に供給する。自装置同期確立レジスタ１５
０がリセツト状態の場合はこの分周回路にプリセ
ツト信号１０６が供給され、分周回路１５３はプ
リセツトされる。この分周回路１５３のプリセツ
トはプリセツト後９クロツク目にラツチ信号１０
５を供給するタイミングとすると受信レジスタ１
３の内容が図に示す配列でラツチされ、データと
して取り込まれる。この場合、同期の引き込みが
できていないと正しい位置に同期ビツトが現われ
ない。１５４は同期監視回路であり受信したデイ
ジタル情報の同期ビツトＦを常時監視し、ラツチ
信号１０７を用いて同期ビツトが一定期間連続し
て“１”となることを検出し自装置同期確立表示
レジスタ１５０をセツトし、同期ビツトに“０”
を検出した場合リセツトする。以上の動作によつ
て、受信同期制御回路１５の自装置同期確立表示
レジスタがセツトされると、受信同期制御回路１
５は送信同期制御回路１２に同期確立パターンの
送出を指示するが、受信同期制御回路１５はこれ
と並行して受信デイジタル情報４を監視し、第２
図のに示す同期確立パターンを検出すると、
受信同期制御回路１５の相手装置同期確立表示レ
ジスタをセツトする。この同期確立パターンの
検出は受信デイジタル情報４に一定期間“１”が
連続していることを確認することにより容易にお
こなうことができる。この場合同期確立パターン
の受信中は第４図の同期監視回路１５４の動作
を停止する必要があるが、これは同期確立パター
ンの受信中同期監視回路１５４に入力されるラツ
チ信号１０７を阻止するゲート回路を設けること
により容易に実施できる。以上説明したように受信同期制御回路１５の自
装置同期確立表示レジスタと、相手装置同期確立
表示レジスタのセツトは全く独立におこなわれ
る。この両表示レジスタが共にセツトされている
期間、受信同期制御回路１５は通信可表示信号１
０１により通信可の状態を表示する。従つて通
信、受信の各デイジタル情報切り換え回路１０，
１１は入出力端子７の情報を送出し、８に受信情
報を出力する状態となる。つぎに受信同期制御回
路１５が、通信可表示信号１０１により通信可の
状態を表示している期間に、第４図の同期監視回
路１５４が同期ビツトＦに“０”を検出した場
合、同期外れとなり自装置同期確立表示レジスタ
１５０をリセツトすることは前記の通りである
が、受信同期制御回路１５の自装置同期確立表示
レジスタと相手装置表示レジスタが共にセツトさ
れている場合は同期監視回路が同期外れを検出す
ると両表示レジスタをリセツトし、受信同期制御
回路１５は同期外れパターン送出指示信号１０３
を発生し、送信同期制御回路１２に同期外れパタ
ーンの送出を指示する。この時相手装置には同期
外れパターン（第２図）が送られるため、強
制的に同期外れが生じる。このため相手装置も同
様に同期外れパターンの送出からの制御が再開さ
れる。以降の動作は前述の動作と同様におこなわ
れる。発明の効果以上説明したように、本発明によれば、デイジ
タル伝送路で結ばれている２つの装置が独立に同
期制御をおこなうことが可能であり、完全に対等
な状態に置かれた装置間の同期制御が可能であ
り、たとえば予約により回線を設定する時のよう
に、両端末端装置共に着呼を受け、同一の動作条
件に設定され、いかなる手段によつても主従の関
係を付けることができない場合でも制御情報を両
端末装置間で送受するための同期制御ができると
いう利点がある。 FIELD OF THE INVENTION The present invention relates to a synchronous control system, and more particularly to a synchronous control system between devices connected via a digital transmission path and placed in an equal state. Prior Art When transmitting and receiving data between devices connected via a digital transmission path, it is first necessary to transmit and receive control information indicating the destination, transmitting station name, and other conditions. For identification, synchronization control must be performed prior to sending and receiving information. Various synchronous control methods have been implemented in the past, but all of them establish a master-slave relationship between devices connected via a digital transmission line, and control is performed from the master station or slave station. There are ways to start. Furthermore, even when transmitting and receiving control information between devices that have the same functionality and are clearly placed in an equal state, a master-slave relationship must be determined based on some condition at that point to perform synchronous control. There is. However, in such a method, the master-slave relationship may not be established between devices placed under exactly the same conditions, and there is a risk that control will not be possible. OBJECT OF THE INVENTION An object of the present invention is to improve such conventional drawbacks by allowing devices connected via a digital transmission path to independently perform synchronous control, and to enable synchronization between two devices under the same conditions. The object of the present invention is to provide a synchronous control method that does not require a master-slave relationship between devices. Summary of the Invention The synchronous control method of the present invention is a synchronous control method for information transmission between two devices coupled via a digital transmission path, in which synchronization is lost at the start of simultaneous control or during information transmission. When this occurs, each of the two devices independently sends an out-of-synchronization pattern for a predetermined period of time that can be detected even when synchronization has not been established, and then sends out a synchronization pattern to pull in synchronization, and the other device Performs synchronization pull-in of the own device using the synchronization pattern, and when the synchronization pull-in of the own device is completed, sends a synchronization establishment pattern for a predetermined period,
The feature is that information transmission is started upon detecting a synchronization establishment pattern from the partner device. Embodiment of the Invention FIG. 1 is a flowchart of a synchronous control procedure showing an embodiment of the invention, and FIG. 2 is a diagram showing a time chart and usage pattern in FIG. 1. Each device connected via a digital transmission path independently performs synchronous control in the procedure shown in FIG. The same procedure is used when performing synchronization control for the first time with a partner station with which communication is to be performed, or when synchronization control is performed again due to loss of synchronization during communication. First, send out the out-of-sync pattern (step
21), then send out the sync pattern (step
22) If synchronization of the own device is established by synchronization with the other device (step 23), a synchronization establishment pattern is sent (step 24). Also,
When the synchronization of the other device is established by synchronizing the own device with respect to the synchronization pattern sent from the other device (step 26), synchronization of both devices is established and the synchronization control ends. Furthermore, if the synchronization of the own device is not established (step 23), it is determined whether the synchronization of the other device is established first (step 25), and if synchronization is established, the synchronization of the own device is determined and then (Step 27), and sends out a synchronization establishment pattern (Step 28). In this way, either the self-device or the partner device may establish synchronization first, and when the synchronization of the self-device is established, the synchronization establishment pattern is sent to notify completion of reception preparation. Figure 2 is a synchronization procedure time chart when starting new synchronization control, Figure 2 is a synchronization procedure time chart when synchronization is lost for some reason after the synchronization procedure is finished, and Figure 2 is a synchronization procedure time chart when synchronization control is newly started. The patterns used in FIG. 1 are a synchronization loss pattern, a synchronization pattern, a synchronization establishment pattern, and a pattern for transmitting and receiving control information. Note that 1a and 1b are devices connected by digital transmission lines, respectively. As shown in FIG. 2, the control information consists of 8 bits _B0 to _B7 , and a synchronization bit F is added to the beginning of the control information. The two devices you are trying to perform synchronous control on are connected by a digital transmission path, so they are synchronized bit by bit.The only difference is that the positions of the synchronization bits do not match, and even in that case, all It is easy to detect whether the bit is "0" or "1". Therefore, detection of the out-of-synchronization pattern and the established synchronization pattern shown in FIG. 2 is possible even when synchronization between the two devices is not established. It also receives the synchronization establishment pattern sent from the partner device and detects that the partner device has completed preparations for reception. In the synchronization establishment pattern, all bits are "1", and when this pattern is received, the position of the synchronization bit F is also "1", so that synchronization once established will not be lost. Furthermore, in the out-of-synchronization pattern, all bits are "0" and the synchronization bit F is "0", so it is possible to notify the other device of the out-of-synchronization of the own device, and at the same time, This also forces a loss of synchronization. Therefore, if the synchronization is lost for some reason after completing the synchronization procedure shown in Figure 1, the synchronization of the other device is forcibly lost by sending out the synchronization pattern, and the first synchronization is performed again.
The synchronization procedure shown in the figure can be initiated. Figure 2 shows two
This shows a case where two devices newly execute a synchronization procedure, and first, for two devices 1a and 1b,
The digital transmission path has been set up at time t _a ,
t _b are transmitted independently to each other. Both devices 1a, 1
B transmits an out-of-synchronization pattern for a certain period of time according to the procedure shown in FIG. 1 from time t _a and t _b , respectively, and then transmits a synchronization pattern. In this case, each completed path of transmission path setting is
Even if this is done completely independently for both devices 1a and 1b at t _a and t _b , when the subsequent device that started at time t _b starts transmitting the synchronization pattern, both devices 1
A and 1b are in a state where they mutually receive synchronization patterns from the other device. When both devices 1a and 1b receive the synchronization pattern from the other device, they detect the bit that is "1" in the synchronization pattern and establish synchronization (set the "1" bit to the position of synchronization bit F). ), when the synchronization establishment is completed, the synchronization circuit is locked, the self-device synchronization establishment display register of the own device is set, and the synchronization establishment pattern is sent to the other device for a certain period of time. Both devices 1
When a and 1b receive the synchronization establishment pattern from the partner device, they set the partner device synchronization establishment display register in their own devices. In FIG. 2, at time t _c1 , the device 1a
Furthermore, a case is shown in which the devices 1b establish synchronization at time _tc2 . Both devices 1a and 1b continue to send the synchronization pattern until both the own device synchronization establishment display register and the other device synchronization establishment display register are set, and when both registers are set, control information _B0 to B is transmitted for the first time. Start sending and receiving ₇ . In FIG. 2, the time when both registers are set is _td . In this case, both devices 1a and 1b are
While receiving a synchronization establishment pattern. Of course, the previous state is maintained so that when a synchronization establishment pattern is received, the synchronization establishment state is not erroneously set. FIG. 2 shows the transmission and reception status of control information _B0 to _B7 ,
In other words, this indicates a case where one device loses synchronization for some reason when transmitting and receiving patterns.
That is, since the device 1a became out of synchronization at time _t'a , it resets the synchronization confirmation register of the other device and the synchronization establishment display register of its own device, sends out the out-of-synchronization pattern, and restarts the sequence shown in FIG. 1. do. On the other hand, the device 1b is
By receiving the out-of-synchronization pattern from the other device, the out-of-synchronization occurs at time t' _b , the other device's synchronization establishment display register and the own device's synchronization establishment display register are reset, the out-of-synchronization pattern is sent, and the process shown in FIG. Resume the sequence. After the device 1b sends out the out-of-synchronization pattern,
When transmission of the synchronization pattern is started, both devices are in a state where they are mutually transmitting and receiving the synchronization pattern, and the subsequent operations are the same as in the case of FIG. 2. However, in FIG. 2, since device 1b first established its own synchronization, after sending out the synchronization confirmation pattern at time _t'c1 , it continues to send out synchronization patterns again until the other device establishes synchronization. Time t′ _c2
As the synchronization of the other device is established, device 1
A synchronization pattern is sent from a, and the sending end time
From t′ _a , transmission and reception of control information is resumed. In the above explanation, all bits are "0" in the out-of-synchronization pattern, and all bits are "1" in the synchronization establishment pattern, but in the case of a failure in the digital transmission path, etc. When this is likely to occur, it can be stabilized by setting the negative logic to set all bits of the out-of-synchronization pattern to "1" and all bits of the synchronization establishment pattern to "0". Also, in Figure 2,
The control information has an 8-bit structure from _B0 to _B7 ,
If the interval of synchronization bit F is constant, control information is 8
It can be of any configuration other than bits. Furthermore, the information to be transmitted and received is not limited to control information, but can be applied to establishing synchronization with any other information. Furthermore, when performing error control using one unit of information (bits B ₀ to _{B 7} in Figure 2) during transmission and reception of information, if an even parity check is performed, the pattern when there is no information will be the same as the synchronization pattern. This makes it possible to stabilize the system. FIG. 3 shows a configuration example of a synchronous control circuit according to the present invention. 7 and 8 are digital transmission lines, 1a and 1b
1 is a synchronous control circuit according to the present invention, 2a and 2b are transmission line interface devices, and 1a, 1b, and 2 are transmission line interface devices.
a and 2b are exactly the same. The transmission line interface devices 2a, 2b deliver the received digital information 4 to the respective synchronization control circuits 1a, 1b, and receive the digital information 3 to be transmitted. The transmission and reception of the transmitted and received digital information 4 and 5 is performed using the NRZ code. 6 is an RZ code clock signal synchronized with the digital information to be transmitted and received;
It controls the timing of delivery and reception of digital information transmitted and received by the synchronous control circuits 1a and 1b. Further, 5 is a signal indicating that the setting of the digital transmission lines 7 and 8 between the transmission line interface devices is completed, and notifies the synchronous control circuits 1a and 1b that the transmission and reception of digital information is now possible. The synchronous control circuits 1a and 1b are activated by this signal and start the synchronous control shown in FIG. 7
are input terminals for transmission control information _B0 to _B7 , and 8
are output terminals of reception control information B ₀ to B ₇ . 10
is a switching circuit for transmitting digital information, and the second
In _the state shown in _FIG .
The control pattern from is sent to the transmission register 11. Further, a synchronization bit indicated by F in FIG. 2 always sends information on the transmission control circuit 12 side to the transmission register 11. Distinguishing between this state and other states is done by the communication enable display signal 10 from the reception synchronization control circuit 15.
1. Reference numeral 11 denotes a transmission register, which is a 9-bit parallel/serial conversion shift register, and is switched to the switching circuit 1 by a latch signal 102 supplied by the transmission synchronization control circuit 12.
0 and interface device 2.
It is converted into a digital signal synchronized with the transmission bit rate of the digital transmission line 7 or 8 by the clock signal 5 supplied from the interface device 2a or 2b as the transmitted digital information 3.
handed over to b. 12 is a transmission synchronization control circuit which divides the frequency of the clock signal 5 supplied from the interface device 2a or 2b by 1/9 and supplies it as a latch signal 102 to the transmission register. The transmission synchronization control circuit 12 is activated by the out-of-synchronization pattern sending instruction signal 103 from the reception synchronization control circuit 15, first supplies the out-of-synchronization pattern (FIG. 2) to the switching circuit 10 for a certain period of time, and then continues to supply the out-of-synchronization pattern (FIG. 2) to the switching circuit 10. 2) is supplied to the switching circuit 10. Subsequently, when instructed by the synchronization establishment pattern sending instruction signal 104 from the reception synchronization control circuit 15,
After supplying the synchronization establishment pattern (FIG. 2) to the switching circuit 10 for a certain period of time, supplying the synchronization pattern (FIG. 2) to the switching circuit 10 again;
is a reception register, a 9-bit serial/parallel conversion register, and interface device 2a.
Or, the received digital signal 4 synchronized with the transmission bit rate of the digital transmission path 8 or 7 is taken in by the clock signal 5 supplied from the clock signal 5 supplied from the clock signal 2b, and the latch signal 105 is supplied from the reception synchronization control circuit 15.
The received information is converted into parallel information and supplied to the received digital information switching circuit 14. 14
2 is a receiving digital information switching circuit, which outputs receiving information B ₀ to B ₇ supplied from the receiving register 13 to the receiving control information output terminal 8 during the period shown in FIG.
It is also supplied to the reception synchronization control circuit 15. In addition, during periods other than those shown in FIG. 2, the output of reception control information to the output terminal 8 is stopped. This state and other states are distinguished by the communication enable display signal 101 from the reception synchronization control circuit 15. 15 is a reception synchronization control circuit, which monitors the synchronization control procedure shown in FIG. 1 or FIG. 2, controls the establishment of synchronization, etc. First, when the signal 5 indicating that the setting of the digital transmission paths 7 and 8 is completed is detected, an out-of-synchronization pattern sending instruction signal 103 is immediately generated to instruct the transmission synchronization control circuit 12 to send out an out-of-synchronization pattern. Subsequently, the reception synchronization control circuit 15 receives the synchronization pattern sent from the partner device, and when the synchronization pull-in is completed, it locks the synchronization circuit, sets its own device synchronization establishment display register, and sends the synchronization establishment pattern sending instruction signal 104. The transmission synchronization control circuit 12 instructs the transmission of the synchronization establishment pattern. FIG. 4 is a diagram illustrating the reception synchronization pull-in operation, in which 15 is a part of the reception synchronization control circuit 15' related to the reception synchronization pull-in operation, and 150 is a self-device synchronization establishment display register, which receives received digital information. 4 is set during the period in which synchronization is established. 151 is a gate circuit which blocks the received digital information 4 when the self-device synchronization establishment register 150 is set, and allows it to pass when it is reset. 152 is a differential circuit and gate circuit 1
“0” → “1” of digital information that passed through 51
A preset signal 106 for the 1/9 frequency divider circuit 153 is generated by extracting the change point. 153 is a 1/9 frequency divider circuit that can be preset, and the synchronization pull-in is completed.
When the own device synchronization establishment register 150 is set and the gate circuit 151 is in the blocking state, the preset signal 106 is not input, so the clock signal 5 supplied from the interface device 1a or 1b is
is divided into 1/9 and a latch signal 105 is supplied to the reception register 13. Own device synchronization establishment register 15
If 0 is in the reset state, the preset signal 106 is supplied to this frequency divider circuit, and the frequency divider circuit 153 is preset. This frequency dividing circuit 153 is preset by latch signal 10 at the 9th clock after presetting.
If the timing is to supply 5, reception register 1
The contents of 3 are latched in the arrangement shown in the figure and taken in as data. In this case, if synchronization is not pulled in, the synchronization bit will not appear at the correct position. Reference numeral 154 denotes a synchronization monitoring circuit which constantly monitors the synchronization bit F of the received digital information, detects that the synchronization bit becomes "1" continuously for a certain period of time using the latch signal 107, and outputs the self-device synchronization establishment display register 150. and set the synchronization bit to “0”.
Reset if detected. Through the above operations, when the self-device synchronization establishment display register of the reception synchronization control circuit 15 is set, the reception synchronization control circuit 1
5 instructs the transmission synchronization control circuit 12 to send out a synchronization establishment pattern, but in parallel with this, the reception synchronization control circuit 15 monitors the received digital information 4 and
When the synchronization establishment pattern shown in the figure is detected,
The partner device synchronization establishment display register of the reception synchronization control circuit 15 is set. This synchronization establishment pattern can be easily detected by confirming that the received digital information 4 continues to be "1" for a certain period of time. In this case, while receiving the synchronization establishment pattern, it is necessary to stop the operation of the synchronization monitoring circuit 154 shown in FIG. This can be easily implemented by providing a circuit. As explained above, the setting of the own device synchronization establishment display register and the other device synchronization establishment display register of the reception synchronization control circuit 15 is performed completely independently. During the period when both display registers are set, the reception synchronization control circuit 15 outputs the communication enable display signal 1.
01 indicates that communication is possible. Therefore, each communication and reception digital information switching circuit 10,
11 is in a state where information from the input/output terminal 7 is sent out, and received information is outputted to 8. Next, if the synchronization monitoring circuit 154 in FIG. 4 detects "0" in the synchronization bit F during the period when the reception synchronization control circuit 15 is displaying the communication enabled state by the communication enable display signal 101, the synchronization is lost. As described above, the own device synchronization establishment display register 150 is reset, but if both the own device synchronization establishment display register and the other device display register of the reception synchronization control circuit 15 are set, the synchronization monitoring circuit resets the synchronization establishment display register 150. When out-of-sync is detected, both display registers are reset, and the reception synchronization control circuit 15 outputs an out-of-sync pattern sending instruction signal 103.
, and instructs the transmission synchronization control circuit 12 to transmit an out-of-synchronization pattern. At this time, an out-of-sync pattern (FIG. 2) is sent to the other device, forcing out-of-sync. Therefore, the control of the other party's device is similarly restarted from sending out the out-of-synchronization pattern. The subsequent operations are performed in the same manner as the above-mentioned operations. Effects of the Invention As explained above, according to the present invention, two devices connected by a digital transmission path can be independently synchronously controlled, and devices placed in a completely equal state can be controlled independently. For example, when a line is set up by reservation, both terminal devices receive an incoming call, are set to the same operating conditions, and cannot establish a master-slave relationship by any means. Even if this is not possible, there is an advantage that synchronous control for transmitting and receiving control information between both terminal devices can be performed.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は本発明による同期制御方式の同期手順
を示すフローチヤート、第２図は本発明による同
期制御方式のタイムチヤートと使用するパターン
を示す図、第３図は本発明の実施例を示す同期制
御回路の構成図、第４図は第３図の受信制御回路
の同期引き込み動作に関係する部分の詳細図であ
る。１ａ，１ｂ……同期制御回路、２ａ，２ｂ……
伝送路インタフエース装置、３……送信デイジタ
ル情報、４……受信デイジタル情報、５……伝送
路の設定完了を示す信号、６……クロツク信号、
７……送信制御情報入力端子、８……受信制御情
報出力端子、１０……送信デイジタル情報切り換
え回路、１１……送信レジスタ、１２……送信同
期制御回路、１３……受信レジスタ、１４……受
信デイジタル情報の切り換え回路、１５……受信
同期制御回路、１５０……自装置同期確立表示レ
ジスタ、１５１……ゲート回路、１５２……微分
回路、１５３分周回路、１５４……同期監視回
路。 FIG. 1 is a flowchart showing the synchronization procedure of the synchronous control method according to the present invention, FIG. 2 is a diagram showing the time chart and patterns used in the synchronous control method according to the present invention, and FIG. 3 shows an embodiment of the present invention. FIG. 4 is a block diagram of the synchronization control circuit, and is a detailed diagram of the portion related to the synchronization pull-in operation of the reception control circuit of FIG. 3. 1a, 1b... synchronous control circuit, 2a, 2b...
Transmission line interface device, 3... Transmission digital information, 4... Reception digital information, 5... Signal indicating completion of transmission line setting, 6... Clock signal,
7...Transmission control information input terminal, 8...Reception control information output terminal, 10...Transmission digital information switching circuit, 11...Transmission register, 12...Transmission synchronization control circuit, 13...Reception register, 14... Reception digital information switching circuit, 15...Reception synchronization control circuit, 150...Self-device synchronization establishment display register, 151...Gate circuit, 152...Differentiation circuit, 153 Frequency division circuit, 154...Synchronization monitoring circuit.

Claims

【特許請求の範囲】[Claims]

１デイジタル伝送路を介して結合された２つの
装置間の情報伝送のための同期制御方式におい
て、同期制御の開始時、あるいは情報伝送の途中
で同期はずれが生じたとき、上記２つの装置はそ
れぞれ独立に、同期が確立されていないときでも
検出できる同期はずれパターンを定められた期間
送出した後、同期引き込みのための同期パターン
を送出し、相手装置からの同期パターンにより自
装置の同期引き込みを行い、上記自装置の同期引
き込みが終了した時点で同期確立パターンを定め
られた期間だけ送出し、相手装置からの同期確立
パターンを検出したことにより情報伝送を開始す
ることを特徴とする同期制御方式。1. In a synchronization control method for information transmission between two devices connected via a digital transmission path, when synchronization is lost at the start of synchronization control or during information transmission, each of the two devices After independently transmitting an out-of-sync pattern that can be detected even when synchronization has not been established for a specified period of time, a synchronization pattern for synchronization pull-in is sent, and the synchronization pattern of the own device is pulled in by the synchronization pattern from the other device. A synchronization control method characterized in that the synchronization establishment pattern is transmitted for a predetermined period of time when the synchronization pull-in of the own device is completed, and information transmission is started upon detecting the synchronization establishment pattern from the other device.