JPH0119471Y2 - - Google Patents
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- Publication number
- JPH0119471Y2 JPH0119471Y2 JP1981102475U JP10247581U JPH0119471Y2 JP H0119471 Y2 JPH0119471 Y2 JP H0119471Y2 JP 1981102475 U JP1981102475 U JP 1981102475U JP 10247581 U JP10247581 U JP 10247581U JP H0119471 Y2 JPH0119471 Y2 JP H0119471Y2
- Authority
- JP
- Japan
- Prior art keywords
- pulse
- delay
- capacitor
- period
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 239000003990 capacitor Substances 0.000 claims description 23
- 230000003111 delayed effect Effects 0.000 claims description 7
- 230000001934 delay Effects 0.000 claims description 2
- 230000000630 rising effect Effects 0.000 description 10
- 238000010586 diagram Methods 0.000 description 3
- 230000007257 malfunction Effects 0.000 description 2
- 238000007599 discharging Methods 0.000 description 1
- 230000001960 triggered effect Effects 0.000 description 1
Landscapes
- Pulse Circuits (AREA)
- Electronic Switches (AREA)
Description
【考案の詳細な説明】
本考案はパルス遅延回路に係り、入力パルスと
同じ周波数の遅延パルスを発生出力するに際し、
所定可変範囲内の遅延量の上限値を入力パルスの
周期に略等しい値に制限することにより、時定数
のばらつきがあつても特に入力パルスの周期に略
等しい遅延量が付与された遅延パルスを安定に出
力し得る回路を提供することを目的とする。
同じ周波数の遅延パルスを発生出力するに際し、
所定可変範囲内の遅延量の上限値を入力パルスの
周期に略等しい値に制限することにより、時定数
のばらつきがあつても特に入力パルスの周期に略
等しい遅延量が付与された遅延パルスを安定に出
力し得る回路を提供することを目的とする。
従来より、入力信号周波数を変えることなく位
相が所定量遅延された遅延パルスを発生出力する
パルス遅延回路として、単安定マルチバイブレー
タ（以下モノマルチという）を使用した回路が知
られていることは周知の通りである。このパルス
遅延回路は種々の装置に使用されるが、例えばヘ
リカルスキヤン型磁気記録再生装置のキヤプスタ
ンサーボ系に適用した場合、トラツキングプリセ
ツト補正のため再生コントロールパルスをドラム
パルスと一定の位相関係とするように遅延する遅
延回路として使用され得る。この遅延回路の遅延
量可変範囲は、再生コントロールパルスの周期以
上あれば、どのようなコントロールヘツドの位置
ずれがあつても電気的に吸収することができる。
従つて、この遅延回路の遅延量可変範囲は再生コ
ントロールパルスの周期以上に選定されるが、こ
の場合再生コントロールパルスの繰り返し周波数
を変えないで所望の遅延量を付与するためには、
再生コントロールパルスの周期以下の遅延量可変
範囲をもつモノマルチを２個縦続接続した構成と
しなければならない。なぜなら、１個のモノマル
チで再生コントロールパルスの周期以上の遅延量
を付与すると、出力信号周波数が入力信号周波数
の1/2になつてしまうからである。なお、上記遅
延回路の遅延量可変範囲は、最低限再生コントロ
ールパルスの周期に略等しければよいが、１個の
モノマルチだけで再生コントロールパルスの周期
に略等しい遅延量を得ることは、モノマルチのば
らつきなどによつて実現が極めて困難であり、結
局モノマルチを２段縦続接続した構成とせざるを
得ない。
相が所定量遅延された遅延パルスを発生出力する
パルス遅延回路として、単安定マルチバイブレー
タ（以下モノマルチという）を使用した回路が知
られていることは周知の通りである。このパルス
遅延回路は種々の装置に使用されるが、例えばヘ
リカルスキヤン型磁気記録再生装置のキヤプスタ
ンサーボ系に適用した場合、トラツキングプリセ
ツト補正のため再生コントロールパルスをドラム
パルスと一定の位相関係とするように遅延する遅
延回路として使用され得る。この遅延回路の遅延
量可変範囲は、再生コントロールパルスの周期以
上あれば、どのようなコントロールヘツドの位置
ずれがあつても電気的に吸収することができる。
従つて、この遅延回路の遅延量可変範囲は再生コ
ントロールパルスの周期以上に選定されるが、こ
の場合再生コントロールパルスの繰り返し周波数
を変えないで所望の遅延量を付与するためには、
再生コントロールパルスの周期以下の遅延量可変
範囲をもつモノマルチを２個縦続接続した構成と
しなければならない。なぜなら、１個のモノマル
チで再生コントロールパルスの周期以上の遅延量
を付与すると、出力信号周波数が入力信号周波数
の1/2になつてしまうからである。なお、上記遅
延回路の遅延量可変範囲は、最低限再生コントロ
ールパルスの周期に略等しければよいが、１個の
モノマルチだけで再生コントロールパルスの周期
に略等しい遅延量を得ることは、モノマルチのば
らつきなどによつて実現が極めて困難であり、結
局モノマルチを２段縦続接続した構成とせざるを
得ない。
しかるに、このような２段縦続接続されたモノ
マルチよりなる従来のパルス遅延回路は、２個の
モノマルチに対して遅延量を夫々各別に調整して
総和の遅延量が所望の値になるようにしていたた
め、遅延量可変調整回数が２回必要で調整操作が
面倒であり、しかも２個のモノマルチ夫々に遅延
量（時定数）可変用ボリウムが必要で部品コスト
が１個のモノマルチの場合に比し高くなるという
欠点があつた。また、上記の遅延量可変用ボリウ
ムの値は通常、規格に対して最大20％程度ばらつ
くため、このばらつきにより１個のモノマルチの
遅延量が再生コントロールパルス等の入力信号の
周期以上となり、誤動作を起すことがあつた。
マルチよりなる従来のパルス遅延回路は、２個の
モノマルチに対して遅延量を夫々各別に調整して
総和の遅延量が所望の値になるようにしていたた
め、遅延量可変調整回数が２回必要で調整操作が
面倒であり、しかも２個のモノマルチ夫々に遅延
量（時定数）可変用ボリウムが必要で部品コスト
が１個のモノマルチの場合に比し高くなるという
欠点があつた。また、上記の遅延量可変用ボリウ
ムの値は通常、規格に対して最大20％程度ばらつ
くため、このばらつきにより１個のモノマルチの
遅延量が再生コントロールパルス等の入力信号の
周期以上となり、誤動作を起すことがあつた。
本考案は上記の欠点を除去するものであり、以
下図面と共にその一実施例につき説明する。
下図面と共にその一実施例につき説明する。
第１図は本考案になるパルス遅延回路の一実施
例の回路図を示す。同図中、入力端子１に入来し
たパルスはモノマルチ２に印加され、その立上り
でトリガーされる。モノマルチ２の遅延量は次段
の遅延回路３内のコンデンサC1を放電させるに
要する時間あれば良く、できるだけ小なる値に選
定されている。これにより、入力端子１よりの入
力パルスが第２図Ａに示す如き波形ａであつた場
合は、モノマルチ２の出力端には同図Ｂに示す一
定のパルス幅TAのパルスｂが現われる。この一
定幅TAのパルスｂは遅延回路３内のインバータ
４により極性反転されてフリツプフロツプ８のリ
セツト端子Ｒに印加される一方、２入力OR回路
５を通してフリツプフロツプ８のセツト端子Ｓに
印加される。フリツプフロツプ８はリセツト端子
Ｒの入力パルスの立上りでリセツトされ、セツト
端子Ｓの入力パルスの立上りでセツトされる構成
とされているため、入力端子１の入力パルスａの
立上り時点より時間TA経過後インバータ４の出
力パルスによりリセツトされる。
例の回路図を示す。同図中、入力端子１に入来し
たパルスはモノマルチ２に印加され、その立上り
でトリガーされる。モノマルチ２の遅延量は次段
の遅延回路３内のコンデンサC1を放電させるに
要する時間あれば良く、できるだけ小なる値に選
定されている。これにより、入力端子１よりの入
力パルスが第２図Ａに示す如き波形ａであつた場
合は、モノマルチ２の出力端には同図Ｂに示す一
定のパルス幅TAのパルスｂが現われる。この一
定幅TAのパルスｂは遅延回路３内のインバータ
４により極性反転されてフリツプフロツプ８のリ
セツト端子Ｒに印加される一方、２入力OR回路
５を通してフリツプフロツプ８のセツト端子Ｓに
印加される。フリツプフロツプ８はリセツト端子
Ｒの入力パルスの立上りでリセツトされ、セツト
端子Ｓの入力パルスの立上りでセツトされる構成
とされているため、入力端子１の入力パルスａの
立上り時点より時間TA経過後インバータ４の出
力パルスによりリセツトされる。
モノマルチ２の出力パルスｂはまた抵抗R1を
介してNPNトランジスタTrのベースに印加さ
れ、これをスイツチング制御する。ここで、トラ
ンジスタTrのコレクタはコンパレータ６の非反
転入力端子、可変抵抗器VR及びコンデンサC1の
接続点に接続されている。また可変抵抗器VRの
他端は直流電源電圧＋Ｂ入力端子に接続されてお
り、コンデンサC1の他端は接地されている。更
にコンパレータ６の反転入力端子には入力端子７
より一定の直流電圧１／２VCCが印加され、コンパ レータ６の出力端子はOR回路５の他方の入力端
子に接続されている。
介してNPNトランジスタTrのベースに印加さ
れ、これをスイツチング制御する。ここで、トラ
ンジスタTrのコレクタはコンパレータ６の非反
転入力端子、可変抵抗器VR及びコンデンサC1の
接続点に接続されている。また可変抵抗器VRの
他端は直流電源電圧＋Ｂ入力端子に接続されてお
り、コンデンサC1の他端は接地されている。更
にコンパレータ６の反転入力端子には入力端子７
より一定の直流電圧１／２VCCが印加され、コンパ レータ６の出力端子はOR回路５の他方の入力端
子に接続されている。
従つて、トランジスタTrがパルスｂのローレ
ベルの期間はオフとされるため、このオフ期間、
コンデンサC1は可変抵抗器VRを通して印加され
る電源電圧＋Ｂにより、可変抵抗器VR、コンデ
ンサC1の各値により定まる充電時定数で徐々に
充電される。この充電時定数は、例えば入力パル
スａの周期Ｔの半分程度の時間でコンデンサC1
の端子電圧がVCC／２となるような値に選定されて いる。またトランジスタTrはパルスｂのハイレ
ベル期間、すなわち入力パルスａの立上り時点か
ら時間TAの間はオンとされるが、このオン期間、
コンデンサC1の充電電荷はトランジスタTrを介
して瞬時に放電される。従つて、コンデンサC1
の端子電圧は第２図Ｃにｃで示す如くになり、コ
ンパレータ６の非反転入力端子に印加され、ここ
で、一定の直流電圧１／２VCCとレベル比較される。
ベルの期間はオフとされるため、このオフ期間、
コンデンサC1は可変抵抗器VRを通して印加され
る電源電圧＋Ｂにより、可変抵抗器VR、コンデ
ンサC1の各値により定まる充電時定数で徐々に
充電される。この充電時定数は、例えば入力パル
スａの周期Ｔの半分程度の時間でコンデンサC1
の端子電圧がVCC／２となるような値に選定されて いる。またトランジスタTrはパルスｂのハイレ
ベル期間、すなわち入力パルスａの立上り時点か
ら時間TAの間はオンとされるが、このオン期間、
コンデンサC1の充電電荷はトランジスタTrを介
して瞬時に放電される。従つて、コンデンサC1
の端子電圧は第２図Ｃにｃで示す如くになり、コ
ンパレータ６の非反転入力端子に印加され、ここ
で、一定の直流電圧１／２VCCとレベル比較される。
これにより、コンパレータ６からは第２図Ｄに示
すパルスｄが出力されてOR回路５を通してフリ
ツプフロツプ８のセツト端子Ｓに印加され、その
立上りでこれをセツトする。
すパルスｄが出力されてOR回路５を通してフリ
ツプフロツプ８のセツト端子Ｓに印加され、その
立上りでこれをセツトする。
従つて、フリツプフロツプ８は可変抵抗器VR
のばらつきが問題とならない通常の動作時には、
入力パルスａの立上り時点より時間TA経過した
時点からコンパレータ６の出力パルスｄが立上る
時点までの期間TBはリセツト状態とされ、パル
スｄの立上り時点から次の入力パルスａの立上り
時点より時間TA経過した時点まではセツト状態
とされることになり、その出力端子より出力端
子９へは第２図Ｅに示すパルスｅが出力される。
この出力パルスｅは第２図Ａ，Ｅよりわかるよう
に、入力パルスａと同一の繰り返し周波数で、か
つ、遅延量（TA＋TB）が付与されたパルスであ
る。ただし、遅延量TBは１個の可変抵抗器VRの
みを可変するだけで０〜（Ｔ−TA）の可変範囲
内の任意の値に調整できるから、結局全体の遅延
量（TA＋TB）としてはTA〜Ｔの可変範囲内の任
意の遅延量を可変抵抗器VRを可変するだけで得
ることができる。なお、TAは前記した如く極め
て小である。
のばらつきが問題とならない通常の動作時には、
入力パルスａの立上り時点より時間TA経過した
時点からコンパレータ６の出力パルスｄが立上る
時点までの期間TBはリセツト状態とされ、パル
スｄの立上り時点から次の入力パルスａの立上り
時点より時間TA経過した時点まではセツト状態
とされることになり、その出力端子より出力端
子９へは第２図Ｅに示すパルスｅが出力される。
この出力パルスｅは第２図Ａ，Ｅよりわかるよう
に、入力パルスａと同一の繰り返し周波数で、か
つ、遅延量（TA＋TB）が付与されたパルスであ
る。ただし、遅延量TBは１個の可変抵抗器VRの
みを可変するだけで０〜（Ｔ−TA）の可変範囲
内の任意の値に調整できるから、結局全体の遅延
量（TA＋TB）としてはTA〜Ｔの可変範囲内の任
意の遅延量を可変抵抗器VRを可変するだけで得
ることができる。なお、TAは前記した如く極め
て小である。
ところで、以上は可変抵抗器VRのばらつきが
問題とならない通常時の動作説明であるが、可変
抵抗器VRの値が温度変化等により最大20％程度
ばらつき、遅延量TBがＴ−TAよりも大となつて
しまうことがある。しかし、本実施例によれば、
この場合は第３図Ａに示すモノマルチ２の出力パ
ルス（第２図Ｂに示すパルスと同一）がトランジ
スタTrをオフとしている期間中、コンデンサC1
の端子電圧は第３図Ｂに示す如くVCC／２よりも大 となることはなく、従つてコンパレータ６の出力
電圧は同図Ｃに示す如くローレベルのままでハイ
レベルとなることはない。このため、フリツプフ
ロツプ８は入力パルスａの立上り時点より時間
TA経過後にリセツトされる点は通常時と同じで
あるが、セツトのタイミングが通常時とは異なり
モノマルチ２の出力パルスの立上り時点で行なわ
れることになる。
問題とならない通常時の動作説明であるが、可変
抵抗器VRの値が温度変化等により最大20％程度
ばらつき、遅延量TBがＴ−TAよりも大となつて
しまうことがある。しかし、本実施例によれば、
この場合は第３図Ａに示すモノマルチ２の出力パ
ルス（第２図Ｂに示すパルスと同一）がトランジ
スタTrをオフとしている期間中、コンデンサC1
の端子電圧は第３図Ｂに示す如くVCC／２よりも大 となることはなく、従つてコンパレータ６の出力
電圧は同図Ｃに示す如くローレベルのままでハイ
レベルとなることはない。このため、フリツプフ
ロツプ８は入力パルスａの立上り時点より時間
TA経過後にリセツトされる点は通常時と同じで
あるが、セツトのタイミングが通常時とは異なり
モノマルチ２の出力パルスの立上り時点で行なわ
れることになる。
従つて、この場合の出力端子９へ出力されるパ
ルスは第３図Ｄに示す如く、繰り返し周波数が入
力パルスａと同一で、かつ、入力パルスａの立上
り時点から入力パルス周期Ｔに等しいTA＋TB′の
遅延量が付与されたパルスとなる。すなわち、本
実施例によれば、可変抵抗器VRの値がばらつい
ても、遅延量はTB′（≒Ｔ）に制限されるので、後
段回路の誤動作を防止できる。このことは、逆に
前記したヘリカルスキヤン型磁気記録再生装置の
キヤプスタンサーボ系においてトラツキングプリ
セツト補正のために用いられる遅延回路のよう
に、入力される再生コントロールパルスの周期に
等しい遅延量を得る遅延回路に適用した場合は、
VRのばらつきがあつても常に所望の遅延量を得
ることができることを意味するから、このような
遅延回路として使用して特に好適である。
ルスは第３図Ｄに示す如く、繰り返し周波数が入
力パルスａと同一で、かつ、入力パルスａの立上
り時点から入力パルス周期Ｔに等しいTA＋TB′の
遅延量が付与されたパルスとなる。すなわち、本
実施例によれば、可変抵抗器VRの値がばらつい
ても、遅延量はTB′（≒Ｔ）に制限されるので、後
段回路の誤動作を防止できる。このことは、逆に
前記したヘリカルスキヤン型磁気記録再生装置の
キヤプスタンサーボ系においてトラツキングプリ
セツト補正のために用いられる遅延回路のよう
に、入力される再生コントロールパルスの周期に
等しい遅延量を得る遅延回路に適用した場合は、
VRのばらつきがあつても常に所望の遅延量を得
ることができることを意味するから、このような
遅延回路として使用して特に好適である。
なお、本考案回路において、モノマルチ２はデ
イジタルパルスカウント方式のものも使用できる
ことは勿論である。
イジタルパルスカウント方式のものも使用できる
ことは勿論である。
上述の如く、本考案になるパルス遅延回路は、
入力パルスを一定時間遅延する第１の遅延回路
と、第１の遅延回路より第１の遅延パルスが供給
され第１の遅延パルスの第１の論理レベル期間は
コンデンサの充電電荷を放電し、第１の遅延パル
スの第２の論理レベル期間はコンデンサに対して
所望時定数で充電を行なうコンデンサを含む時定
数回路と、コンデンサの端子電圧と基準電圧とを
レベル比較するレベル比較器と、レベル比較器の
出力信号と前記入力パルス又はこれに位相同期し
たパルスとの論理和出力により第３の論理レベル
とされ、前記第１の遅延パルスが前記第１の論理
レベルから前記第２の論理レベルへ変化した時点
で第４の論理レベルとされる第２の遅延パルスを
発生出力する第２の遅延回路とよりなり、前記時
定数回路内のコンデンサの時定数を可変制御する
ことにより所望の遅延量が付与された前記第２の
遅延パルスを出力すると共に最大遅延量を上記入
力パルスの周期に略等しい値に制限するよう構成
したため、入力パルスの周期に略等しい可変範囲
内の遅延量が付与された遅延パルスを安定に得る
ことができ、またモノマルチを２段縦続接続した
パルス遅延回路に比し、遅延量の調整個所を第２
の遅延回路内のコンデンサの時定数可変手段の１
個所のみと少なくでき、従つて遅延量の可変操作
が簡単にでき、温度特性等が悪くて上記コンデン
サの時定数が入力パルスの周期よりも長い遅延量
を付与するようになつても、得られる遅延量は入
力パルスの周期に略等しい値に制限することがで
き、従つて例えばヘリカルスキヤン型磁気記録再
生装置のキヤプスタンサーボ系においてトラツキ
ングプリセツト補正のために用いられる遅延回路
のように、入力されるパルスの周期に等しい遅延
量を得る遅延回路に適用して特に好適である等の
特長を有するものである。
入力パルスを一定時間遅延する第１の遅延回路
と、第１の遅延回路より第１の遅延パルスが供給
され第１の遅延パルスの第１の論理レベル期間は
コンデンサの充電電荷を放電し、第１の遅延パル
スの第２の論理レベル期間はコンデンサに対して
所望時定数で充電を行なうコンデンサを含む時定
数回路と、コンデンサの端子電圧と基準電圧とを
レベル比較するレベル比較器と、レベル比較器の
出力信号と前記入力パルス又はこれに位相同期し
たパルスとの論理和出力により第３の論理レベル
とされ、前記第１の遅延パルスが前記第１の論理
レベルから前記第２の論理レベルへ変化した時点
で第４の論理レベルとされる第２の遅延パルスを
発生出力する第２の遅延回路とよりなり、前記時
定数回路内のコンデンサの時定数を可変制御する
ことにより所望の遅延量が付与された前記第２の
遅延パルスを出力すると共に最大遅延量を上記入
力パルスの周期に略等しい値に制限するよう構成
したため、入力パルスの周期に略等しい可変範囲
内の遅延量が付与された遅延パルスを安定に得る
ことができ、またモノマルチを２段縦続接続した
パルス遅延回路に比し、遅延量の調整個所を第２
の遅延回路内のコンデンサの時定数可変手段の１
個所のみと少なくでき、従つて遅延量の可変操作
が簡単にでき、温度特性等が悪くて上記コンデン
サの時定数が入力パルスの周期よりも長い遅延量
を付与するようになつても、得られる遅延量は入
力パルスの周期に略等しい値に制限することがで
き、従つて例えばヘリカルスキヤン型磁気記録再
生装置のキヤプスタンサーボ系においてトラツキ
ングプリセツト補正のために用いられる遅延回路
のように、入力されるパルスの周期に等しい遅延
量を得る遅延回路に適用して特に好適である等の
特長を有するものである。
第１図は本考案回路の一実施例を示す回路図、
第２図Ａ〜Ｅ及び第３図Ａ〜Ｄは夫々第１図の動
作説明用信号波形図である。 １……入力端子、２……単安定マルチバイブレ
ータ（モノマルチ）、３……遅延回路、６……コ
ンパレータ、８……フリツプフロツプ、９……出
力端子、Tr……スイツチングトランジスタ、VR
……可変抵抗器、C1……充放電用コンデンサ。
第２図Ａ〜Ｅ及び第３図Ａ〜Ｄは夫々第１図の動
作説明用信号波形図である。 １……入力端子、２……単安定マルチバイブレ
ータ（モノマルチ）、３……遅延回路、６……コ
ンパレータ、８……フリツプフロツプ、９……出
力端子、Tr……スイツチングトランジスタ、VR
……可変抵抗器、C1……充放電用コンデンサ。
Claims (1)
- 入力パルスの周期に略等しい遅延量可変範囲を
有し該入力パルスと同一の繰り返し周波数で所望
の遅延量が付与されたパルスを出力するパルス遅
延回路において、上記入力パルスを一定時間遅延
する第１の遅延回路と、該第１の遅延回路より第
１の遅延パルスが供給され第１の遅延パルスの該
第１の論理レベル期間はコンデンサの充電電荷を
放電し、該第１の遅延パルスの第２の論理レベル
期間は該コンデンサに対して所望時定数で充電を
行なう該コンデンサを含む時定数回路と、該コン
デンサの端子電圧と基準電圧とをレベル比較する
レベル比較器と、該レベル比較器の出力信号と前
記入力パルス又はこれに位相同期したパルスとの
論理和出力により第３の論理レベルとされ、前記
第１の遅延パルスが前記第１の論理レベルから前
記第２の論理レベルへ変化した時点で第４の論理
レベルとされる第２の遅延パルスを発生出力する
第２の遅延回路とよりなり、前記時定数回路内の
コンデンサの時定数を可変制御することにより所
望の遅延量が付与された前記第２の遅延パルスを
出力すると共に最大遅延量を上記入力パルス周期
に略等しい値に制限するよう構成したパルス遅延
回路。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1981102475U JPS588230U (ja) | 1981-07-10 | 1981-07-10 | パルス遅延回路 |
| US06/395,219 US4490755A (en) | 1981-07-09 | 1982-07-06 | Recording and reproducing video signals at selectable different tape traveling speeds from plural video head pairs |
| DE3225584A DE3225584C2 (de) | 1981-07-09 | 1982-07-08 | Videosignal-Aufzeichnungs- und Wiedergabevorrichtung |
| KR828203068A KR880002211B1 (ko) | 1981-07-09 | 1982-07-09 | 트랙킹 프리셋트 보정회로 |
| FR8212117A FR2509507B1 (fr) | 1981-07-09 | 1982-07-09 | Appareil d'enregistrement et de reproduction pour l'enregistrement et la reproduction de signaux video a differentes vitesses de deplacement d'une bande a partir de plusieurs paires de tetes video |
| GB08219928A GB2104703B (en) | 1981-07-09 | 1982-07-09 | Video recording and reproducing apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1981102475U JPS588230U (ja) | 1981-07-10 | 1981-07-10 | パルス遅延回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS588230U JPS588230U (ja) | 1983-01-19 |
| JPH0119471Y2 true JPH0119471Y2 (ja) | 1989-06-06 |
Family
ID=29897118
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1981102475U Granted JPS588230U (ja) | 1981-07-09 | 1981-07-10 | パルス遅延回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS588230U (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7515005B2 (en) * | 2006-06-30 | 2009-04-07 | O2Micro International Ltd. | Variable frequency multi-phase oscillator |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5028966A (ja) * | 1973-07-13 | 1975-03-24 |
-
1981
- 1981-07-10 JP JP1981102475U patent/JPS588230U/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5028966A (ja) * | 1973-07-13 | 1975-03-24 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS588230U (ja) | 1983-01-19 |
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