JPH01192140A - Semiconductor integrated circuit device - Google Patents
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体集積回路装置に関し、特に高融点金属
の珪化物を用いた多層配線の構造に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a semiconductor integrated circuit device, and particularly to a multilayer wiring structure using a silicide of a high melting point metal.
従来、半導体集積回路装置の配線材料とじては、アルミ
ニウムや、アルミニウムの合金を用いるものが一般的で
ある。また、多層配線構造を有する半導体集積回路にお
いては、下層配線のアルミニウム層の上部、あるいは上
層配線のアルミニウム層の下部に高融点金属の珪化物層
を用いた、２層構造を有する配線も提案されている。Conventionally, wiring materials for semiconductor integrated circuit devices have generally been made of aluminum or aluminum alloys. Furthermore, in semiconductor integrated circuits having a multilayer wiring structure, wiring having a two-layer structure has been proposed, in which a silicide layer of a refractory metal is used above the aluminum layer of the lower layer wiring or below the aluminum layer of the upper layer wiring. ing.
この多層配線においては、下層配線と、上層配線の接続
部は、第３図に示される構造を有するものが一般的であ
る。すなわち、アルミニウム層３を成長させた後、高融
点金属の珪化物、例えばタングステンシリサイド層４を
連続的に成長させパターニングして下層配線１０を形成
する。その後、下層配線と、シリコン酸化膜２上の全面
に酸化膜等からなる眉間絶縁膜６を形成したのち、眉間
絶縁膜６の所望の位置に開孔部１１を設け、次で全面に
アルミニウム層を形成し、バターニングして上層配１１
１３を形成する。In this multilayer wiring, the connecting portion between the lower layer wiring and the upper layer wiring generally has the structure shown in FIG. 3. That is, after growing the aluminum layer 3, a silicide of a refractory metal, for example, a tungsten silicide layer 4, is continuously grown and patterned to form the lower wiring 10. After that, after forming a glabellar insulating film 6 made of an oxide film etc. on the lower wiring and the entire surface of the silicon oxide film 2, openings 11 are formed at desired positions of the glabella insulating film 6, and then an aluminum layer is formed on the entire surface. Form the upper layer 11 by buttering.
form 13.
アルミニウムを用いる配線、あるいはシリコン入りアル
ミニウムを用いる配線では、熱的、電気的及び機械的な
ストレスによる極部的なアルミニウムの欠損が生じる。In wiring using aluminum or wiring using silicon-containing aluminum, local aluminum defects occur due to thermal, electrical, and mechanical stress.
このため配線の抵抗が増大したり、あるいは、配線は断
線を引き起こしたりするという欠点がある。This has the disadvantage that the resistance of the wiring increases or that the wiring may break.
また、アルミニウムと、高融点金属の珪化物との２層構
造を有する配線では、開孔部において、下層配線と上層
配線は高融点金属の珪化物を介して接続されることにな
るため、下層配線と上層配線の接触部は接触抵抗が高く
なるという欠点がある。In addition, in a wiring having a two-layer structure of aluminum and a high melting point metal silicide, the lower layer wiring and the upper layer wiring are connected through the high melting point metal silicide at the opening, so the lower layer A disadvantage is that the contact resistance between the wiring and the upper layer wiring is high.
本発明の半導体集積回路装置は、アルミニウム層からな
る多層配線構造を有し、かつ少くとも下層配線がアルミ
ニウム層と高融点金属の珪化物層との２層構造を有する
半導体装置であって、上層配線と下層配線とは各配線を
構成するアルミニウム層により接続されているものであ
る。The semiconductor integrated circuit device of the present invention is a semiconductor device having a multilayer wiring structure made of aluminum layers, and at least the lower wiring has a two-layer structure of an aluminum layer and a silicide layer of a high melting point metal, and the upper layer The wiring and the lower layer wiring are connected by an aluminum layer that constitutes each wiring.
次に、本発明について図面を参照して説明する。 Next, the present invention will be explained with reference to the drawings.
第１図は本発明の第１の実施例の製造工程にそって説明
するための縦断面図である。FIG. 1 is a longitudinal sectional view for explaining the manufacturing process of the first embodiment of the present invention.
まず“第１図（ａ）に示すように、シリコン基板１に厚
さ約１，０μｍのシリコン酸化膜２を成長させる０次で
その上にスパッタリング法を用いて、厚さ０．５μｍの
アルミニウム層３と厚さ０．１μｍのタングステンシリ
サイド層４を連続的に成長させる。その後フォトレジス
ト膜５をマスクとして、ＣＣＺ４系のガスプラズマ中で
、タングステンシリサイド層４及びアルミニウム層３を
連続的にエツチングし、下層配線１０を形成する。First, as shown in FIG. 1(a), a silicon oxide film 2 with a thickness of about 1.0 μm is grown on a silicon substrate 1, and an aluminum film with a thickness of 0.5 μm is grown on it using a sputtering method. The layer 3 and the tungsten silicide layer 4 having a thickness of 0.1 μm are continuously grown.Then, using the photoresist film 5 as a mask, the tungsten silicide layer 4 and the aluminum layer 3 are continuously etched in CCZ4 gas plasma. Then, lower layer wiring 10 is formed.
次に第１図（ｂ）に示すように、気、相成長法により１
．０μｍのＰＳＧ等からなる眉間絶縁膜６を形成し、フ
ォトレジスト膜５Ａをマスクとし、所望の位置に下層配
線と、上層配線とを接続するための開孔部１１を形成す
る。Next, as shown in Figure 1(b), 1
．． A glabellar insulating film 6 made of PSG or the like with a thickness of 0 μm is formed, and using the photoresist film 5A as a mask, an opening 11 for connecting the lower layer wiring and the upper layer wiring is formed at a desired position.
次に第１図（Ｃ）に示すように、開孔部１１に露出した
タングステンシリサイド層をＣＣ！！４系のガスプラズ
マ中でエツチングして、開孔部１１Ａを形成する。その
後層間絶縁膜６と開孔部１１Ａとの全面にスパッタリン
グ法を用いてアルミニウム層を形成し、フォトレジスト
膜をマスクとして、Ｃ’ Ｃｌ ａ系のガスプラズマ中
でアルミニウム層をエツチングして上層配線１３を形成
する。Next, as shown in FIG. 1(C), the tungsten silicide layer exposed in the opening 11 is CC! ! Etching is performed in a 4-system gas plasma to form the opening 11A. Thereafter, an aluminum layer is formed on the entire surface of the interlayer insulating film 6 and the opening 11A using a sputtering method, and using the photoresist film as a mask, the aluminum layer is etched in C'Cl a based gas plasma to form upper layer wiring. form 13.
この第１の実施例によれば、下層配線１０は、全”域に
渡って２層構造となり、゛まな、下層配線１０が、アル
ミニウム層３“の上部にタングステンシリサイド層４が
、重畳した構造を有するため、下層配線形成後の、４５
０℃程度の熱処理によっても、極部的なアルミニウムの
欠損に帰因する配線抵抗の増大や断線が生じることがな
く、しかも、開孔部１１Ａにおいてタングステンシリサ
イド層４が選択的に除去され、アルミニウム層により下
層配線と、上層配線゛とが接続されているため、接触抵
抗が低く押さえられる。According to this first embodiment, the lower layer wiring 10 has a two-layer structure over the entire area, and the lower layer wiring 10 has a structure in which the tungsten silicide layer 4 is superimposed on the top of the aluminum layer 3''. 45 after forming the lower layer wiring.
Even by heat treatment at about 0°C, there is no increase in wiring resistance or disconnection due to local defects in aluminum, and the tungsten silicide layer 4 is selectively removed in the opening 11A, and the aluminum Since the lower layer wiring and the upper layer wiring are connected through the layers, contact resistance can be kept low.
第２図は本発明め第２の実施例を説明するための縦断面
図である。′ 、、ｉ ゛まず、第２図（ａ）に示
すように第１の実施例と同様にしてシリコン酸化膜２上
にアルミニウム層３とタングステンシリサイド層４とか
らなる下層配線１０を形成した後、気相成長法により、
厚さ１．０μｍの眉間絶縁膜６を形成する。ひきつづき
、スパッタリング法を用いて厚さ０．１μｍのタングス
テンシリサイド層４Ａ７形成し、フォトレジスト膜５Ｂ
をマスクとして、タングステンシリサイド層４Ａと層間
絶縁層６、タングステンシリサイド層４を連続的にエツ
チングし、所−の位、置に下層配線１０と上層配線とを
接続するための開孔部１１Ｂを形成する。FIG. 2 is a longitudinal sectional view for explaining a second embodiment of the present invention. ',,i' First, as shown in FIG. 2(a), a lower wiring 10 consisting of an aluminum layer 3 and a tungsten silicide layer 4 is formed on a silicon oxide film 2 in the same manner as in the first embodiment. , by vapor phase growth method,
A glabellar insulating film 6 with a thickness of 1.0 μm is formed. Subsequently, a tungsten silicide layer 4A7 with a thickness of 0.1 μm is formed using a sputtering method, and a photoresist film 5B is formed.
Using as a mask, the tungsten silicide layer 4A, the interlayer insulating layer 6, and the tungsten silicide layer 4 are continuously etched to form openings 11B at certain positions for connecting the lower wiring 10 and the upper wiring. do.
これは、まず、。Ｃｔ”４系、））“ユアラズ、中にお
いてタングステンシリサイド層４Ａをエツチングした後
、エツチングガスをＣＦ４系に変更して層間竺縁膜６を
、さらに再びＣＣＺ４系に変更してタンでステンシリサ
イド層４をエツチングすることにより連続的に行うとと
カモできる。This is, first of all. After etching the tungsten silicide layer 4A in the Ct"4 series,)) "Yuraz, the etching gas was changed to a CF4 type to form the interlayer border film 6, and then again to the CCZ4 type, and the sten silicide layer 4A was etched with tan. It is possible to do this continuously by etching 4.
次に、第２図に（ｂ）示すように、フォトレジスト膜５
Ｂを除去したのち、タン、ゲステンシリサイド層４Ａと
゛開孔部１１Ｂとの全面にアルミニウム層３Ａを形成し
、フォトレジスト膜をマスクとしてＣＣｌ４系のガスプ
ラズマ中で、アルミニウム層３Ａとタングステンシリサ
イド層６とを連続的にエツチング除去して、アルミニウ
ム層３Ａとタングステンシリサイド層４Ａとからなる上
層配線１３Ａを形成する。Next, as shown in FIG. 2(b), the photoresist film 5
After removing B, an aluminum layer 3A is formed on the entire surface of the tungsten silicide layer 4A and the opening 11B, and the aluminum layer 3A and the tungsten silicide layer are formed in CCl4 gas plasma using the photoresist film as a mask. 6 are successively etched away to form an upper layer wiring 13A consisting of an aluminum layer 3A and a tungsten silicide layer 4A.
この第２の実施例によれば、下層配線１０の上部だけで
なく、上層配線１３Ａの下部にもタングステンシリサイ
ド層が存在するため、配線形成後の４５０°Ｃ程度の熱
処理によっても、下層配線ばかりでなく、上層配線の極
部的アルミニウム欠損等に帰因する配線抵抗の増大や断
線をも防ぐことができる。According to this second embodiment, since the tungsten silicide layer is present not only on the upper part of the lower layer wiring 10 but also on the lower part of the upper layer wiring 13A, only the lower layer wiring can be heated even by heat treatment at about 450°C after wiring formation. In addition, it is possible to prevent an increase in wiring resistance and disconnection caused by local aluminum defects in the upper layer wiring.
なお、上記実施例においては配線材料としての高融点金
属の珪化物として、タングステンシリサイドを用いた場
合について説明したが、これに限定されるものではなく
、モリブデンシリサイド等の半導体装置の金属配線に用
い得る材料であればよい。また、アルミニウムは、シリ
コンや銅などの不純物を含むものであってもよいことは
、本発明の主旨から当然のことである。In addition, in the above embodiment, a case was explained in which tungsten silicide was used as a silicide of a high-melting point metal as a wiring material, but the invention is not limited to this. Any material that can be obtained is fine. Furthermore, it is a matter of course from the gist of the present invention that aluminum may contain impurities such as silicon and copper.
以上説明したように本発明は、少くとも下層配線がアル
ミニウム層と高融点金属の珪化物との２層構造を有する
半導体集積回路装置の上層配線と下層配線とを、各配線
を構成するアルミニウム層により接続することにより、
下層配線と上層配線との接触抵抗を低くできる効果があ
る。従って、半導体集積回路装置の信頼性は向上したも
のとなる。As explained above, the present invention provides a semiconductor integrated circuit device in which at least the lower layer wiring has a two-layer structure of an aluminum layer and a high-melting point metal silicide, and an aluminum layer constituting each wiring. By connecting with
This has the effect of lowering the contact resistance between the lower layer wiring and the upper layer wiring. Therefore, the reliability of the semiconductor integrated circuit device is improved.
第１図（ａ）〜（ｃ）及び第２図（ａ）、（ｂ）は本発
明の第１及び第２の実施例を説明するための縦断面図、
第３図は従来の半導体集積回路装置を説明するための縦
断面図である。
１・・・シリコン基板、２・・・シリコン酸化膜、３゜
３Ａ・・・アルミニウム層、４，４Ａ・・・タングステ
ンシリサイド層、５．５Ａ、５Ｂ・・・フォトレジスト
膜、１０・・・下層配線、１１．ＩＩＡ、１−ＩＢ・・
・開孔部、１３．１３Ａ・・・上層配線。
第 １ 図FIGS. 1(a) to (c) and FIGS. 2(a) and (b) are longitudinal sectional views for explaining the first and second embodiments of the present invention,
FIG. 3 is a longitudinal sectional view for explaining a conventional semiconductor integrated circuit device. DESCRIPTION OF SYMBOLS 1...Silicon substrate, 2...Silicon oxide film, 3°3A...Aluminum layer, 4,4A...Tungsten silicide layer, 5.5A, 5B...Photoresist film, 10... Lower layer wiring, 11. IIA, 1-IB...
・Opening part, 13.13A...upper layer wiring. Figure 1
Claims (1)
くとも下層配線がアルミニウム層と高融点金属の珪化物
層との２層構造を有する半導体装置であって、上層配線
と下層配線とは各配線を構成するアルミニウム層により
接続されていることを特徴とする半導体集積回路装置。A semiconductor device that has a multilayer wiring structure consisting of an aluminum layer, and at least the lower wiring has a two-layer structure of an aluminum layer and a silicide layer of a high melting point metal, and the upper wiring and the lower wiring are connected to each other. A semiconductor integrated circuit device characterized in that the device is connected by a constituent aluminum layer.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1789588A JPH01192140A (en) | 1988-01-27 | 1988-01-27 | Semiconductor integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1789588A JPH01192140A (en) | 1988-01-27 | 1988-01-27 | Semiconductor integrated circuit device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01192140A true JPH01192140A (en) | 1989-08-02 |
Family
ID=11956459
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1789588A Pending JPH01192140A (en) | 1988-01-27 | 1988-01-27 | Semiconductor integrated circuit device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01192140A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0287555A (en) * | 1988-09-26 | 1990-03-28 | Hitachi Ltd | Semiconductor device |
| EP3823060A1 (en) * | 2019-11-14 | 2021-05-19 | Commissariat à l'Energie Atomique et aux Energies Alternatives | Electrically conductive element |
-
1988
- 1988-01-27 JP JP1789588A patent/JPH01192140A/en active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0287555A (en) * | 1988-09-26 | 1990-03-28 | Hitachi Ltd | Semiconductor device |
| EP3823060A1 (en) * | 2019-11-14 | 2021-05-19 | Commissariat à l'Energie Atomique et aux Energies Alternatives | Electrically conductive element |
| US11749807B2 (en) | 2019-11-14 | 2023-09-05 | Commissariat A L'energie Atomique Et Aux Energies Alternatives | Electrically conductive element |
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