JPH0119199Y2 - - Google Patents
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- JPH0119199Y2 JPH0119199Y2 JP11970578U JP11970578U JPH0119199Y2 JP H0119199 Y2 JPH0119199 Y2 JP H0119199Y2 JP 11970578 U JP11970578 U JP 11970578U JP 11970578 U JP11970578 U JP 11970578U JP H0119199 Y2 JPH0119199 Y2 JP H0119199Y2
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Description
【考案の詳細な説明】
この考案は、電子楽器において、ソフトペダル
効果のようなペダル効果を模擬するための回路に
関する。
効果のようなペダル効果を模擬するための回路に
関する。
従来、電子ピアノのような電子楽器において
は、第1図に示すような回路によつてソフトペダ
ル効果を実現していた。すなわち、ソフトペダル
FPをふみこんで、ソフトペダルスイツチFSを矢
印a方向に電圧源V11からV12(電圧値V11,V12は
V11>V12)へ切換えると、キースイツチKSWを
介してコンデンサC11に充電される電荷量が低下
される。ここで、キーオンしてキースイツチ
KSWを矢印b方向に切換えると、コンデンサC11
の電荷はダイオードD0を介してコンデンサC12に
転送される。このときの電荷転送量は、コンデン
サC11が抵抗R11を介して放電しきらないあいだは
キースイツチKSWの切換速度、すなわち打鍵速
度に比例する。コンデンサC12へ転送された電荷
は抵抗R12を介して徐々に放電される。抵抗R12
の端子電圧の変化はエンベロープ信号V0として
出力され、楽音信号を振幅変調する際の変調信号
として使用される。エンベロープ信号V0のピー
ク振幅値、すなわちアタツクレベルはソフトペダ
ルスイツチFSをV11側に切換えた場合に比べてそ
れをV12側に切換えた場合の方が低くなることが
明らかである。
は、第1図に示すような回路によつてソフトペダ
ル効果を実現していた。すなわち、ソフトペダル
FPをふみこんで、ソフトペダルスイツチFSを矢
印a方向に電圧源V11からV12(電圧値V11,V12は
V11>V12)へ切換えると、キースイツチKSWを
介してコンデンサC11に充電される電荷量が低下
される。ここで、キーオンしてキースイツチ
KSWを矢印b方向に切換えると、コンデンサC11
の電荷はダイオードD0を介してコンデンサC12に
転送される。このときの電荷転送量は、コンデン
サC11が抵抗R11を介して放電しきらないあいだは
キースイツチKSWの切換速度、すなわち打鍵速
度に比例する。コンデンサC12へ転送された電荷
は抵抗R12を介して徐々に放電される。抵抗R12
の端子電圧の変化はエンベロープ信号V0として
出力され、楽音信号を振幅変調する際の変調信号
として使用される。エンベロープ信号V0のピー
ク振幅値、すなわちアタツクレベルはソフトペダ
ルスイツチFSをV11側に切換えた場合に比べてそ
れをV12側に切換えた場合の方が低くなることが
明らかである。
上記のように、第1図の回路は、打鍵速度に応
じたエンベロープ信号が得られるのでタツチレス
ポンス効果を実現する上で有益なものであるが、
ソフトペダル効果を実現する手段としてみた場合
には単に電圧源の切換えを行なつているだけであ
るため次のような欠点がある。
じたエンベロープ信号が得られるのでタツチレス
ポンス効果を実現する上で有益なものであるが、
ソフトペダル効果を実現する手段としてみた場合
には単に電圧源の切換えを行なつているだけであ
るため次のような欠点がある。
(1) 第1図に示した以外の手段で接点移行時間を
検知する場合、例えば接点移行時間をデジタル
的に計数したり、マグネツトとコイルを用いて
電磁誘導電圧として検知したりする場合には採
用できない。
検知する場合、例えば接点移行時間をデジタル
的に計数したり、マグネツトとコイルを用いて
電磁誘導電圧として検知したりする場合には採
用できない。
(2) 振幅変化特性のうち、アタツクレベル以外の
例えばデイケイタイム等を制御することができ
ない。
例えばデイケイタイム等を制御することができ
ない。
この考案の目的は、上記した従来技術の欠点を
なくし、多様な楽音制御が可能なペダル効果回路
を提供することにある。
なくし、多様な楽音制御が可能なペダル効果回路
を提供することにある。
この考案は、鍵が押されるたびに該鍵に対応す
る楽音信号を発生する電子楽器において、ペダル
効果回路を次のように構成したことを特徴とする
ものである。
る楽音信号を発生する電子楽器において、ペダル
効果回路を次のように構成したことを特徴とする
ものである。
すなわち、ペダル効果回路にあつては、操作子
と、操作検出手段と、押鍵検知手段と、ラツチ手
段と、情報発生手段と、タツチ検知手段と、エン
ベロープ制御手段とが設けられる。
と、操作検出手段と、押鍵検知手段と、ラツチ手
段と、情報発生手段と、タツチ検知手段と、エン
ベロープ制御手段とが設けられる。
操作子は、ピアノのソフトペダル効果のような
ペダル効果を楽音信号に付与すべく操作されるも
ので、後述する実施例ではソフトペダルFPに対
応する。
ペダル効果を楽音信号に付与すべく操作されるも
ので、後述する実施例ではソフトペダルFPに対
応する。
操作検知手段は、操作子が操作されるたびにそ
の操作を検知して操作情報を発生するもので、実
施例ではソフトペダルスイツチFSに対応する。
の操作を検知して操作情報を発生するもので、実
施例ではソフトペダルスイツチFSに対応する。
押鍵検知手段は、鍵盤で鍵が押されるたびにそ
の押鍵操作を検知して押鍵情報を発生するもの
で、実施例では、キースイツチKSW、フリツプ
フロツプ11、ワンシヨツト回路12、ANDゲ
ート13等を含む回路部に対応する。
の押鍵操作を検知して押鍵情報を発生するもの
で、実施例では、キースイツチKSW、フリツプ
フロツプ11、ワンシヨツト回路12、ANDゲ
ート13等を含む回路部に対応する。
ラツチ手段は、押鍵検知手段からの押鍵情報に
応じて該押鍵情報の発生開始時のみ操作検知手段
からの操作情報を取込み、以後保持するもので、
実施例ではフリツプフロツプ25に対応する。
応じて該押鍵情報の発生開始時のみ操作検知手段
からの操作情報を取込み、以後保持するもので、
実施例ではフリツプフロツプ25に対応する。
情報発生手段は、ラツチ手段に操作検知手段か
らの操作情報が保持されることを条件にして、楽
音信号の振幅エンベロープにおけるピーク振幅レ
ベル及び振幅減衰率を低下制御するためのエンベ
ロープ制御情報を発生するもので、実施例では、
ゲート26、極性反転器27,29等を含む回路
部に対応する。
らの操作情報が保持されることを条件にして、楽
音信号の振幅エンベロープにおけるピーク振幅レ
ベル及び振幅減衰率を低下制御するためのエンベ
ロープ制御情報を発生するもので、実施例では、
ゲート26、極性反転器27,29等を含む回路
部に対応する。
タツチ検知手段は、鍵盤で鍵が押されるたびに
該鍵のタツチ量(タツチの速さ、強さ等)を検知
して該タツチ量に対応したタツチ情報を発生する
もので、実施例では、タツチセンサ23、サンプ
ル・ホールド回路24等を含む回路部に対応す
る。
該鍵のタツチ量(タツチの速さ、強さ等)を検知
して該タツチ量に対応したタツチ情報を発生する
もので、実施例では、タツチセンサ23、サンプ
ル・ホールド回路24等を含む回路部に対応す
る。
エンベロープ制御手段は、ラツチ手段に操作検
知手段からの操作情報が保持されない非保持時に
はタツチ検知手段からのタツチ情報に応じて楽音
信号の振幅エンベロープを制御すると共に、ラツ
チ手段に操作手段からの操作情報が保持された保
持時には情報発生手段からのエンベロープ制御情
報に応じてタツチ検知手段からのタツチ情報の値
を修正することにより楽音信号の振幅エンベロー
プをそのピーク振幅レベル及び振幅減衰率が上記
非保持時に比べて低下するように制御するもの
で、実施例では、加算器31〜35、微分回路3
6、フリツプフロツプ37、インバータ38、
ANDゲート39,40、ゲート41〜46、
VCR47、バツフア48、比較器49,50、
VCA51,52等を含む回路部に対応する。
知手段からの操作情報が保持されない非保持時に
はタツチ検知手段からのタツチ情報に応じて楽音
信号の振幅エンベロープを制御すると共に、ラツ
チ手段に操作手段からの操作情報が保持された保
持時には情報発生手段からのエンベロープ制御情
報に応じてタツチ検知手段からのタツチ情報の値
を修正することにより楽音信号の振幅エンベロー
プをそのピーク振幅レベル及び振幅減衰率が上記
非保持時に比べて低下するように制御するもの
で、実施例では、加算器31〜35、微分回路3
6、フリツプフロツプ37、インバータ38、
ANDゲート39,40、ゲート41〜46、
VCR47、バツフア48、比較器49,50、
VCA51,52等を含む回路部に対応する。
上記したこの考案の構成によれば、操作子を操
作しないで鍵を押すと、そのときの鍵タツチ量に
応じて楽音信号の振幅エンベロープが制御される
ので、音量等の変化に富んだ演奏を楽しむことが
できる。
作しないで鍵を押すと、そのときの鍵タツチ量に
応じて楽音信号の振幅エンベロープが制御される
ので、音量等の変化に富んだ演奏を楽しむことが
できる。
また、操作子を操作して鍵を押すと、該操作子
の非操作時に比べてエンベロープ制御情報に対応
する分だけ振幅エンベロープにおけるピーク振幅
レベル及び振幅減衰率が低下制御されるので、ピ
アノのソフトペダル効果を忠実に模擬することが
できる。すなわち、ピアノにあつては、押鍵開始
時にソフトペダルが踏まれていれば、押鍵音にソ
フトペダル効果(弱音効果)が付与されるが、押
鍵開始後にソフトペダルを踏んでも発音中の押鍵
音にはソフトペダル効果が付与されないようにな
つている。この考案では、ラツチ手段を設けて押
鍵情報の発生開始時のみ操作情報を取込むように
しているので、押鍵情報の発生開始後に操作子を
操作してもピーク振幅レベル及び振幅減衰率の低
下制御は行なわれず、しかも操作子を操作して押
鍵したときはピーク振幅レベルのみならず振幅減
衰率も低下制御されるから、第1図の従来回路に
比べてより忠実にピアノのソフトペダル効果を模
擬することができる。
の非操作時に比べてエンベロープ制御情報に対応
する分だけ振幅エンベロープにおけるピーク振幅
レベル及び振幅減衰率が低下制御されるので、ピ
アノのソフトペダル効果を忠実に模擬することが
できる。すなわち、ピアノにあつては、押鍵開始
時にソフトペダルが踏まれていれば、押鍵音にソ
フトペダル効果(弱音効果)が付与されるが、押
鍵開始後にソフトペダルを踏んでも発音中の押鍵
音にはソフトペダル効果が付与されないようにな
つている。この考案では、ラツチ手段を設けて押
鍵情報の発生開始時のみ操作情報を取込むように
しているので、押鍵情報の発生開始後に操作子を
操作してもピーク振幅レベル及び振幅減衰率の低
下制御は行なわれず、しかも操作子を操作して押
鍵したときはピーク振幅レベルのみならず振幅減
衰率も低下制御されるから、第1図の従来回路に
比べてより忠実にピアノのソフトペダル効果を模
擬することができる。
その上、ラツチ手段に操作情報がラツチされる
ことを条件にしてエンベロープ制御情報を発生す
ると共に、このエンベロープ制御情報及びラツチ
手段に基づいてピーク振幅レベル及び振幅減衰率
を低下させるべく振幅エンベロープを制御するよ
うにしたので、エンベロープ制御情報の内容を予
めどのように定めるかによつてソフトペダル効果
を例えばタツチ量に応じたものにしたり、応じな
いものにしたりすることができ、多様なソフトペ
ダル効果を実現可能となる。
ことを条件にしてエンベロープ制御情報を発生す
ると共に、このエンベロープ制御情報及びラツチ
手段に基づいてピーク振幅レベル及び振幅減衰率
を低下させるべく振幅エンベロープを制御するよ
うにしたので、エンベロープ制御情報の内容を予
めどのように定めるかによつてソフトペダル効果
を例えばタツチ量に応じたものにしたり、応じな
いものにしたりすることができ、多様なソフトペ
ダル効果を実現可能となる。
さらに、エンベロープ制御手段にはタツチ検知
手段からタツチ情報を供給する一方、ラツチ手段
で保持された操作情報に基づいて情報発生手段か
らエンベロープ制御情報を供給するようにしたの
で、タツチ量の検知は操作子の操作又は非操作に
関係なしに独立に行なうことができ、タツチセン
サとしても第1図に示したような充放電式のもの
に限らず、種々の形式のものを採用可能となる利
点もある。
手段からタツチ情報を供給する一方、ラツチ手段
で保持された操作情報に基づいて情報発生手段か
らエンベロープ制御情報を供給するようにしたの
で、タツチ量の検知は操作子の操作又は非操作に
関係なしに独立に行なうことができ、タツチセン
サとしても第1図に示したような充放電式のもの
に限らず、種々の形式のものを採用可能となる利
点もある。
さらにまた、エンベロープ制御手段では、エン
ベロープ制御情報に応じてタツチ情報の値を修正
することによつてピーク振幅レベルおよび振幅減
衰率を低下制御するようにしたので、ペダル効果
用に独立のエンベロープ制御を設けなくてよく、
回路構成が簡単になる利点もある。
ベロープ制御情報に応じてタツチ情報の値を修正
することによつてピーク振幅レベルおよび振幅減
衰率を低下制御するようにしたので、ペダル効果
用に独立のエンベロープ制御を設けなくてよく、
回路構成が簡単になる利点もある。
以下、添付図面に示す実施例についてこの考案
を詳述する。
を詳述する。
第2図は、この考案の一実施例による電子楽器
のペダル効果回路を示すものである。同図におい
て、KSWは対応するキーによつてオンオフ制御
されるキースイツチ、FSは楽音にソフトペダル
効果を付与するために操作されるソフトペダル
(弱音ペダル)FPによつて駆動されるソフトペダ
ルスイツチ、DSは然減衰音を得たい場合にキー
オン前又はキーオン中に操作されるダンパペダル
DPによつて駆動されるダンパペダルスイツチ、
SSは自然減衰音を得たい場合にキーオン中に操
作されるソステヌートペダルSPによつて駆動さ
れるソステヌートペダルスイツチである。これら
のペダルFP,DP,SP及びスイツチFS,DS,
SSの類は、全キーに共通に設けられるものであ
るが、これから述べる回路部(すなわち、第2図
の回路からペダルスイツチFS,DS,SSを除いた
回路部)は各キー毎又は各楽音形成チヤンネル毎
に設けられるものである。
のペダル効果回路を示すものである。同図におい
て、KSWは対応するキーによつてオンオフ制御
されるキースイツチ、FSは楽音にソフトペダル
効果を付与するために操作されるソフトペダル
(弱音ペダル)FPによつて駆動されるソフトペダ
ルスイツチ、DSは然減衰音を得たい場合にキー
オン前又はキーオン中に操作されるダンパペダル
DPによつて駆動されるダンパペダルスイツチ、
SSは自然減衰音を得たい場合にキーオン中に操
作されるソステヌートペダルSPによつて駆動さ
れるソステヌートペダルスイツチである。これら
のペダルFP,DP,SP及びスイツチFS,DS,
SSの類は、全キーに共通に設けられるものであ
るが、これから述べる回路部(すなわち、第2図
の回路からペダルスイツチFS,DS,SSを除いた
回路部)は各キー毎又は各楽音形成チヤンネル毎
に設けられるものである。
R−Sフリツプフロツプ11はキースイツチ1
1からのキーオンタイミングに同期した信号KON
でセツトされ且つキーオフタイミングに同期した
信号KOFFでリセツトされてキーイング波形を整形
するもので、その出力Qからなるキーオン信号
KONはキーチヤタリングを除去するに必要な動
作時間が設定された第1のワンシヨツト回路12
をトリガするようになつている。ANDゲート1
3は、キーオン信号KONと第1ワンシヨツト回
路12の出力=1とをANDし、キーチヤタ
リングのないキーオン信号KON′を発生するもの
である。第1ワンシヨツト回路12の出力=
OS1は第2のワンシヨツト回路14をトリガする
ようになつており、第2ワンシヨツト回路14の
出力=2は比較器50からの比較出力EQ2と
ANDゲート15でANDされる。比較器50はエ
ンベロープ信号Vputと制御電圧CV4とを比較し、
VputがCV4をこえたときに「高」から「低」にか
わるような比較出力EQ2を発生するもので、制
御電圧CV4として後述するように減衰時定数切換
レベルVBL又はその修正レベルに対応した電圧を
印加することにより、減衰時定数切換のためのタ
イミング信号として比較出力EQ2を発生するよ
うになつている。ANDゲート15の出力は、OR
ゲート16の一方の入力端に供給され、ORゲー
ト16の他方の入力端には、第1ワンシヨツト回
路12の出力Q=OS1を立上り微分回路17で微
分した信号OS1Dと信号++′とを
ORゲート18でORした信号が加えられている
ので、ORゲート16は、負進行キーオンパルス
NKONを発生するようなつている。なお、第2
ワンシヨツト回路14は出力信号Vputが制御電圧
CV4のレベルをこえるよう比較的長くその動作時
間が設定されているものであり、立上り微分回路
17はキーを非常に速く連打した場合に後述する
フリツプフロツプ37をリセツトさせて正常動作
を確保するために設けられたものである。
1からのキーオンタイミングに同期した信号KON
でセツトされ且つキーオフタイミングに同期した
信号KOFFでリセツトされてキーイング波形を整形
するもので、その出力Qからなるキーオン信号
KONはキーチヤタリングを除去するに必要な動
作時間が設定された第1のワンシヨツト回路12
をトリガするようになつている。ANDゲート1
3は、キーオン信号KONと第1ワンシヨツト回
路12の出力=1とをANDし、キーチヤタ
リングのないキーオン信号KON′を発生するもの
である。第1ワンシヨツト回路12の出力=
OS1は第2のワンシヨツト回路14をトリガする
ようになつており、第2ワンシヨツト回路14の
出力=2は比較器50からの比較出力EQ2と
ANDゲート15でANDされる。比較器50はエ
ンベロープ信号Vputと制御電圧CV4とを比較し、
VputがCV4をこえたときに「高」から「低」にか
わるような比較出力EQ2を発生するもので、制
御電圧CV4として後述するように減衰時定数切換
レベルVBL又はその修正レベルに対応した電圧を
印加することにより、減衰時定数切換のためのタ
イミング信号として比較出力EQ2を発生するよ
うになつている。ANDゲート15の出力は、OR
ゲート16の一方の入力端に供給され、ORゲー
ト16の他方の入力端には、第1ワンシヨツト回
路12の出力Q=OS1を立上り微分回路17で微
分した信号OS1Dと信号++′とを
ORゲート18でORした信号が加えられている
ので、ORゲート16は、負進行キーオンパルス
NKONを発生するようなつている。なお、第2
ワンシヨツト回路14は出力信号Vputが制御電圧
CV4のレベルをこえるよう比較的長くその動作時
間が設定されているものであり、立上り微分回路
17はキーを非常に速く連打した場合に後述する
フリツプフロツプ37をリセツトさせて正常動作
を確保するために設けられたものである。
ところで、信号++′を形成す
るための回路においては、ANDゲート13の出
力からなるキーオン信号ON′を1つの入力とする
ORゲート19が設けられており、このORゲー
ト19の他の1つの入力としては破線Xで示すよ
うにダンパペダルスイツチDSからの状態信号
DUMが入力されている。ORゲート19の出力
はD−フリツプフロツプ20のデータ入力端
(D)に加えられ、D−フリツプフロツプ20は
ソステヌートペダルスイツチSSからの状態信号
に応じてORゲート19の出力をラツチするよう
になつている。ここで、ダンパペダルスイツチ
DSからの状態信号DUMをORゲート19に入力
すること(破線X)は必ずしも必要でなく、D−
フリツプフロツプ20はキーオン信号KON′を直
接ラツチするようになつていてもよい。フリツプ
フロツプ20の出力とスイツチSSからの状態信
号とはANDゲート21に入力され、ANDゲート
21は、両入力をANDすることによつて、キー
オンがあり且つソステヌートペダルが操作されて
いることを示す信号SOSを発生するものである。
キーオン信号KON′とソステヌート信号SOSとダ
ンパ信号DUMとはNORゲート22に供給され、
ここで、信号++′に変換される。
この信号++′は、キーオン後第
1ワンシヨツト回路12の動作時間を経てから
「高」から「低」になり、ソステヌートペダルス
イツチSS又はダンパペダルスイツチDSがオンし
ている限り「低」でありつづけるもので、それに
よつてその低レベル期間中楽音を自然減衰させる
べく指示するものである。
るための回路においては、ANDゲート13の出
力からなるキーオン信号ON′を1つの入力とする
ORゲート19が設けられており、このORゲー
ト19の他の1つの入力としては破線Xで示すよ
うにダンパペダルスイツチDSからの状態信号
DUMが入力されている。ORゲート19の出力
はD−フリツプフロツプ20のデータ入力端
(D)に加えられ、D−フリツプフロツプ20は
ソステヌートペダルスイツチSSからの状態信号
に応じてORゲート19の出力をラツチするよう
になつている。ここで、ダンパペダルスイツチ
DSからの状態信号DUMをORゲート19に入力
すること(破線X)は必ずしも必要でなく、D−
フリツプフロツプ20はキーオン信号KON′を直
接ラツチするようになつていてもよい。フリツプ
フロツプ20の出力とスイツチSSからの状態信
号とはANDゲート21に入力され、ANDゲート
21は、両入力をANDすることによつて、キー
オンがあり且つソステヌートペダルが操作されて
いることを示す信号SOSを発生するものである。
キーオン信号KON′とソステヌート信号SOSとダ
ンパ信号DUMとはNORゲート22に供給され、
ここで、信号++′に変換される。
この信号++′は、キーオン後第
1ワンシヨツト回路12の動作時間を経てから
「高」から「低」になり、ソステヌートペダルス
イツチSS又はダンパペダルスイツチDSがオンし
ている限り「低」でありつづけるもので、それに
よつてその低レベル期間中楽音を自然減衰させる
べく指示するものである。
従つて、この信号++′と微分
出力OS1DとをORゲート18でORした信号は、
極端に速くキーを連打しない通常の場合、OS1D
がキーオンタイミングに同期して「高」になるの
で、実質的に++′に等しい。し
かしながら、特殊の場合としてキーを高速で連打
した場合には、信号++′が「低」
であつても一瞬OS1DのためにORゲート18の
出力が「高」になることがある。そして、ORゲ
ート18の出力とANDゲート15の出力とをOR
ゲート16でORした信号は、キーを高速
連打せず且つペダルDP,SSをふまない通常の場
合は、キーオン後第1ワンシヨツト回路12の動
作が完了した時点(第2ワンシヨツト回路14の
出力OS2が「高」から「低」にかわる時点)で
「高」から「低」になり、その後第2ワンシヨツ
ト回路14の動作時間が完了し且つ出力信号Vput
がCV4レベルをこえた時点で「低」から「高」に
変化するものとなる。ここで、が「低」
から「高」になるタイミングは、CV4レベルをか
えることにより適宜変更できるものであるが、キ
ーオンタイミングやペダルスイツチFS,DS,SS
のオン・オフタイミングには直接関係しない。た
だ、先に述べた特殊な場合としてキーを高速連打
した場合には、は低レベルにあるときで
もOS1Dによつて一瞬「高」になることがある。
出力OS1DとをORゲート18でORした信号は、
極端に速くキーを連打しない通常の場合、OS1D
がキーオンタイミングに同期して「高」になるの
で、実質的に++′に等しい。し
かしながら、特殊の場合としてキーを高速で連打
した場合には、信号++′が「低」
であつても一瞬OS1DのためにORゲート18の
出力が「高」になることがある。そして、ORゲ
ート18の出力とANDゲート15の出力とをOR
ゲート16でORした信号は、キーを高速
連打せず且つペダルDP,SSをふまない通常の場
合は、キーオン後第1ワンシヨツト回路12の動
作が完了した時点(第2ワンシヨツト回路14の
出力OS2が「高」から「低」にかわる時点)で
「高」から「低」になり、その後第2ワンシヨツ
ト回路14の動作時間が完了し且つ出力信号Vput
がCV4レベルをこえた時点で「低」から「高」に
変化するものとなる。ここで、が「低」
から「高」になるタイミングは、CV4レベルをか
えることにより適宜変更できるものであるが、キ
ーオンタイミングやペダルスイツチFS,DS,SS
のオン・オフタイミングには直接関係しない。た
だ、先に述べた特殊な場合としてキーを高速連打
した場合には、は低レベルにあるときで
もOS1Dによつて一瞬「高」になることがある。
次に、制御電圧CV1〜CV5を形成するための回
路部について説明する。タツチセンサ23は、例
えば先に第1図に例示したような手段によつてキ
ースイツチKSWの打鍵速度に応じた電圧信号を
発生するもので、その出力としての電圧信号はサ
ンプル・ホールド(S/H)回路24で第1ワン
シヨツト回路12の出力OS1に応じてサンプルさ
れ、ホールドされる。このため、サンプル・ホー
ルド回路24の出力電圧は打鍵速度に比例した大
きさで発生される。D−フリツプフロツプ25は
この考案の教示にしたがつて設けられたラツチ手
段であつて、キーオン信号KON′の立上りタイミ
ングでのみソフトペダルスイツチFSからの状態
信号を取込み、以後保持するようになつており、
そのラツチ出力はゲート26に制御信号として供
給される。サンプル・ホールド回路24の出力
は、一方で加算器31,32,35には直接的に
信号S1として供給されると共に加算器34には極
性反転器28を介して信号−S1として供給され、
他方でゲート26を介して信号S2として加算器3
4に供給されると共にゲート26及び極性反転器
27,29をそれぞれ介して信号−S2として加算
器32,35にそれぞれ供給されている。加算器
31は、アタツクタイム電位+VATとサンプル・
ホールド電圧S1とを加算して制御電圧CV1を形成
し、加算器32は、第1デイケイタイム電位+
V1DTとサンプル・ホールド電圧S1,−S2とを加算
して制御電圧CV2を形成し、加算器33は、信号
SOS+DUM+KON′に応じてオンオフ制御され
るゲート30からの一定電位+Vと第2デイケイ
タイム電位+V2DTとを加算して制御電圧CV3を形
成し、加算器34は、減衰時定数切換点レベル電
位+VBLとサンプル・ホールド電圧−S1,S2とを
加算して制御電圧CV4を形成し、加算器35は、
アタツクレベル電位+VALとサンプル・ホールド
電圧S1,−S2とを加算して制御電圧CV5を形成す
る。制御電圧CV1〜CV3は前述した負進行キーオ
ンパルスによつて起動されるエンベロー
プ形成部に時定数制御のために供給され、制御電
圧CV4は前述したように比較器50に出力電圧
Vputとの比較対象電圧として供給され、制御電圧
V5は電圧制御型可変利得増幅器(VCA)52に
供給される。
路部について説明する。タツチセンサ23は、例
えば先に第1図に例示したような手段によつてキ
ースイツチKSWの打鍵速度に応じた電圧信号を
発生するもので、その出力としての電圧信号はサ
ンプル・ホールド(S/H)回路24で第1ワン
シヨツト回路12の出力OS1に応じてサンプルさ
れ、ホールドされる。このため、サンプル・ホー
ルド回路24の出力電圧は打鍵速度に比例した大
きさで発生される。D−フリツプフロツプ25は
この考案の教示にしたがつて設けられたラツチ手
段であつて、キーオン信号KON′の立上りタイミ
ングでのみソフトペダルスイツチFSからの状態
信号を取込み、以後保持するようになつており、
そのラツチ出力はゲート26に制御信号として供
給される。サンプル・ホールド回路24の出力
は、一方で加算器31,32,35には直接的に
信号S1として供給されると共に加算器34には極
性反転器28を介して信号−S1として供給され、
他方でゲート26を介して信号S2として加算器3
4に供給されると共にゲート26及び極性反転器
27,29をそれぞれ介して信号−S2として加算
器32,35にそれぞれ供給されている。加算器
31は、アタツクタイム電位+VATとサンプル・
ホールド電圧S1とを加算して制御電圧CV1を形成
し、加算器32は、第1デイケイタイム電位+
V1DTとサンプル・ホールド電圧S1,−S2とを加算
して制御電圧CV2を形成し、加算器33は、信号
SOS+DUM+KON′に応じてオンオフ制御され
るゲート30からの一定電位+Vと第2デイケイ
タイム電位+V2DTとを加算して制御電圧CV3を形
成し、加算器34は、減衰時定数切換点レベル電
位+VBLとサンプル・ホールド電圧−S1,S2とを
加算して制御電圧CV4を形成し、加算器35は、
アタツクレベル電位+VALとサンプル・ホールド
電圧S1,−S2とを加算して制御電圧CV5を形成す
る。制御電圧CV1〜CV3は前述した負進行キーオ
ンパルスによつて起動されるエンベロー
プ形成部に時定数制御のために供給され、制御電
圧CV4は前述したように比較器50に出力電圧
Vputとの比較対象電圧として供給され、制御電圧
V5は電圧制御型可変利得増幅器(VCA)52に
供給される。
ここで、エンベロープ信号Vputを得るための回
路部について説明すると、36は負信号キーオン
パルスを立下り微分するための微分回路、
37は微分回路36の微分出力でリセツトされ且
つ比較器49からの比較出力(アタツクレベル検
知信号)EQ1でトリガされるR−S−Tフリツプ
フロツプ、38はキーオンパルスを反転
するインバータ、39,40は丸印Mで示すよう
な入力結線を有するANDゲートである。ANDゲ
ート39はフリツプフロツプ37の出力とイン
バータ38の出力とが共に「高」のとき「高」と
なるような制御信号G1を発生し、ANDゲート4
0はフリツプフロツプ37の出力Qとインバータ
38の出力とが共に「高」のとき「高」となるよ
うな制御信号G2を発生する。なお制御信号G3は
前述の負進行キーオンパルスと同じもの
である。
路部について説明すると、36は負信号キーオン
パルスを立下り微分するための微分回路、
37は微分回路36の微分出力でリセツトされ且
つ比較器49からの比較出力(アタツクレベル検
知信号)EQ1でトリガされるR−S−Tフリツプ
フロツプ、38はキーオンパルスを反転
するインバータ、39,40は丸印Mで示すよう
な入力結線を有するANDゲートである。ANDゲ
ート39はフリツプフロツプ37の出力とイン
バータ38の出力とが共に「高」のとき「高」と
なるような制御信号G1を発生し、ANDゲート4
0はフリツプフロツプ37の出力Qとインバータ
38の出力とが共に「高」のとき「高」となるよ
うな制御信号G2を発生する。なお制御信号G3は
前述の負進行キーオンパルスと同じもの
である。
ゲート41,42,43はそれぞれ制御信号
G1,G2,G3でオンオフ制御され、ゲート44,
45,46もそれぞれ制御信号G1,G2,G3でオ
ンオフ制御されるものである。ゲート41はオン
になつたとき比較器49の一方の入力端にアタツ
クレベル電位+VALを供給し、ゲート42,43
は各々オンになつたとき電圧制御型可変抵抗
(VCR)47の一端に基準電位V2,V3(いずれも
接地電位)を供給する。
G1,G2,G3でオンオフ制御され、ゲート44,
45,46もそれぞれ制御信号G1,G2,G3でオ
ンオフ制御されるものである。ゲート41はオン
になつたとき比較器49の一方の入力端にアタツ
クレベル電位+VALを供給し、ゲート42,43
は各々オンになつたとき電圧制御型可変抵抗
(VCR)47の一端に基準電位V2,V3(いずれも
接地電位)を供給する。
VCR47の一端とゲート41との間には、補
助電圧源ΔVが図示の極性で接続され、VCR47
の他端と接地点との間には充放電用コンデンサC
が接続されている。補助電圧源ΔVは、コンデン
サCをVCR47を介してVAL+ΔVの電圧で充電
することによつてコンデンサCの端子電圧が確実
に+VALに到達するよう保証するためのものであ
る。VCR47の制御入力端には、ゲート44,
45,46がそれぞれオンになつたとき制御電圧
CV1,CV2,CV3が供給され、VCR47の抵抗値
は各々の制御電圧に対応した値になるので、時定
数制御が可能になる。
助電圧源ΔVが図示の極性で接続され、VCR47
の他端と接地点との間には充放電用コンデンサC
が接続されている。補助電圧源ΔVは、コンデン
サCをVCR47を介してVAL+ΔVの電圧で充電
することによつてコンデンサCの端子電圧が確実
に+VALに到達するよう保証するためのものであ
る。VCR47の制御入力端には、ゲート44,
45,46がそれぞれオンになつたとき制御電圧
CV1,CV2,CV3が供給され、VCR47の抵抗値
は各々の制御電圧に対応した値になるので、時定
数制御が可能になる。
コンデンサCはVCR47の一端にVAL+ΔVの
電圧が供給されたとき充電され、VCR47の一
端がゲート42又は43を介して接地されたとき
放電されるものであり、その充放電に伴う端子電
圧の変化はバツフア48を介してエンベロープ信
号Vputとして出力される。出力信号Vputは比較器
49に帰還されて+VALと比較されるとともに比
較器50に帰還されてCV4と比較される一方、楽
音信号INを入力とするVCA51に利得制御電圧
として供給される。VCA51ではエンベロープ
信号Vputを変調信号として楽音信号INが振幅変
調され、その振幅変調出力はVCA52で再び制
御電圧CV5に応じて振幅変調される。従つて、
VCA52から得られる楽音信号OUTは、VCA
51とVCA52とで二重に振幅変化特性が制御
されたものとなる。
電圧が供給されたとき充電され、VCR47の一
端がゲート42又は43を介して接地されたとき
放電されるものであり、その充放電に伴う端子電
圧の変化はバツフア48を介してエンベロープ信
号Vputとして出力される。出力信号Vputは比較器
49に帰還されて+VALと比較されるとともに比
較器50に帰還されてCV4と比較される一方、楽
音信号INを入力とするVCA51に利得制御電圧
として供給される。VCA51ではエンベロープ
信号Vputを変調信号として楽音信号INが振幅変
調され、その振幅変調出力はVCA52で再び制
御電圧CV5に応じて振幅変調される。従つて、
VCA52から得られる楽音信号OUTは、VCA
51とVCA52とで二重に振幅変化特性が制御
されたものとなる。
次に、第2図の回路の動作を説明する。はじめ
にキーは高速連打せず、ペダルスイツチFS,
DS,SSはいずれもオフ状態にある場合の動作を
述べる。この場合、キースイツチKSWがオンす
ると、そのキーオン時点から第1ワンシヨツト回
路12の動作時間だけ経過した時点でキーオンパ
ルスが「高」から「低」にかわるので、
この立下りタイミングは微分回路36で検知さ
れ、フリツプフロツプ37が微分回路36の微分
出力でリセツトされる。この結果、フリツプフロ
ツプ37の出力が「高」となり、インバータ3
8の出力も「高」であるので、ANDゲート39
の出力、すなわち制御信号G1が「高」となる。
従つて、ゲート41,44がオン制御され、コン
デンサCはVCR47を介してVAL+ΔVなる電圧
に向つて充電される。このときの充電時定数は制
御電圧CV1に応じたVCR47の抵抗値とコンデ
ンサCの静電容量値との積で決まる。制御電圧
CV1は、加算器31で形成され、所定のアタツク
タイム電位+VATに、打鍵速度に応じたサンプ
ル・ホールド電圧S1を加えたものである。このた
め、打鍵速度が大きければ大きいほど制御電圧は
+VATレベルより大きくなり、それに応じて充電
時定数は小さく、アタツクタイムは短くなる。コ
ンデンサCの充電の進展につれて、出力信号Vput
はアタツクレベルALに向けてカーブATに示す
ように指数関数的に立上る波形を示すようにな
る。
にキーは高速連打せず、ペダルスイツチFS,
DS,SSはいずれもオフ状態にある場合の動作を
述べる。この場合、キースイツチKSWがオンす
ると、そのキーオン時点から第1ワンシヨツト回
路12の動作時間だけ経過した時点でキーオンパ
ルスが「高」から「低」にかわるので、
この立下りタイミングは微分回路36で検知さ
れ、フリツプフロツプ37が微分回路36の微分
出力でリセツトされる。この結果、フリツプフロ
ツプ37の出力が「高」となり、インバータ3
8の出力も「高」であるので、ANDゲート39
の出力、すなわち制御信号G1が「高」となる。
従つて、ゲート41,44がオン制御され、コン
デンサCはVCR47を介してVAL+ΔVなる電圧
に向つて充電される。このときの充電時定数は制
御電圧CV1に応じたVCR47の抵抗値とコンデ
ンサCの静電容量値との積で決まる。制御電圧
CV1は、加算器31で形成され、所定のアタツク
タイム電位+VATに、打鍵速度に応じたサンプ
ル・ホールド電圧S1を加えたものである。このた
め、打鍵速度が大きければ大きいほど制御電圧は
+VATレベルより大きくなり、それに応じて充電
時定数は小さく、アタツクタイムは短くなる。コ
ンデンサCの充電の進展につれて、出力信号Vput
はアタツクレベルALに向けてカーブATに示す
ように指数関数的に立上る波形を示すようにな
る。
コンデンサCの端子電圧がほぼ+VALに等しく
なると、比較器49の出力EQ1が「低」から
「高」になり、フリツプフロツプ37をトリガし
てその出力状態を反転させる。すなわち、このと
き、フリツプフロツプ37の出力Qは「高」、
は「低」となるので、ANDゲート39の出力G1
は「低」、ANDゲート40の出力G2が「高」と
なる。従つて、ゲート42,45がオンとなり、
コンデンサCは制御電圧CV2に応じた時定数で
VCR47を介して放電する。ここで、制御電圧
CV2は加算器32で形成され、第1デイケイタイ
ム電位+V1DTとサンプル・ホールド電圧S1とを加
えたものである。このため、打鍵速度に対応した
サンプル・ホールド電圧S1の加算分だけ放電時定
数は小さくなる。コンデンサCの放電に伴う出力
信号Vputの変化はカーブ1DTに示すようになる。
なると、比較器49の出力EQ1が「低」から
「高」になり、フリツプフロツプ37をトリガし
てその出力状態を反転させる。すなわち、このと
き、フリツプフロツプ37の出力Qは「高」、
は「低」となるので、ANDゲート39の出力G1
は「低」、ANDゲート40の出力G2が「高」と
なる。従つて、ゲート42,45がオンとなり、
コンデンサCは制御電圧CV2に応じた時定数で
VCR47を介して放電する。ここで、制御電圧
CV2は加算器32で形成され、第1デイケイタイ
ム電位+V1DTとサンプル・ホールド電圧S1とを加
えたものである。このため、打鍵速度に対応した
サンプル・ホールド電圧S1の加算分だけ放電時定
数は小さくなる。コンデンサCの放電に伴う出力
信号Vputの変化はカーブ1DTに示すようになる。
コンデンサCの端子電圧が放電の進展に伴つて
降下して制御電圧CV4にほぼ等しくなると、比較
器50の出力が「低」から「高」になる。このと
きすでに第2ワンシヨツト回路14の出力2は
「高」になつているので、ANDゲート15では
EQ2と2とのAND条件が成立してそのAND
出力は「高」となる。このため、ORゲート16
の出力は「低」から「高」となり、ひい
てはと等価な制御信号G2によりゲート4
3,46がオンとなる。なお、ゲート42,45
はインバータ38の出力が「低」になるためオフ
する。従つて、出力信号Vputが制御電圧CV4にほ
ぼ等しくなつた時点以降は、コンデンサCは
VCR47を介して制御電圧CV3に対応した時定
数で放電する。ここで、制御電圧CV3とCV4はそ
れぞれ加算器33,34で形成されるものであ
り、CV1,CV2と同様にアナログ演算による修正
を受ける。すなわち、制御電圧CV3は、キーオフ
がなされた場合にのみ修正を受け、それ以外の場
合は第2デイケイタイム電位+V2DTに等しい。キ
ーオフがなされると、ゲート30がオンして+
V2DTに+Vが加算されるので制御電圧CV3はその
和電位に等しくなる。それゆえ、出力信号Vputの
変化としては、キーオフがなされない場合には
V1VT>V2DTであるので比較的大きな時定数でカー
ブ2DTに示すようにゆつくり減衰するものとな
り、減衰途中でキーオフがなされた場合には和電
位(+V2DT+V)に対応した比較的小さな時定数
でカーブ2DT′に示すように急速に減衰するもの
となる。一方、制御電圧CV4は、減衰時定数切換
点レベルBLに対応した電位+VBLと、極性反転
したサンプル・ホールド電圧−S1とを加算して形
成されるものであるが、このことは打鍵速度が大
きいほど制御電圧CV4が小さく、従つて、BLレ
ベルが低下することを意味する。換言すれば、打
鍵速度が大きいほど第1減衰過程での時定数を大
きく、すなわち第1デイケイタイム(カーブ
1DTに対応)を長くとり、それによつて前述の
アタツクタイムの短縮及び後述のアタツクレベル
の増大と相俟つてアタツク感を強調するようにし
たものである。
降下して制御電圧CV4にほぼ等しくなると、比較
器50の出力が「低」から「高」になる。このと
きすでに第2ワンシヨツト回路14の出力2は
「高」になつているので、ANDゲート15では
EQ2と2とのAND条件が成立してそのAND
出力は「高」となる。このため、ORゲート16
の出力は「低」から「高」となり、ひい
てはと等価な制御信号G2によりゲート4
3,46がオンとなる。なお、ゲート42,45
はインバータ38の出力が「低」になるためオフ
する。従つて、出力信号Vputが制御電圧CV4にほ
ぼ等しくなつた時点以降は、コンデンサCは
VCR47を介して制御電圧CV3に対応した時定
数で放電する。ここで、制御電圧CV3とCV4はそ
れぞれ加算器33,34で形成されるものであ
り、CV1,CV2と同様にアナログ演算による修正
を受ける。すなわち、制御電圧CV3は、キーオフ
がなされた場合にのみ修正を受け、それ以外の場
合は第2デイケイタイム電位+V2DTに等しい。キ
ーオフがなされると、ゲート30がオンして+
V2DTに+Vが加算されるので制御電圧CV3はその
和電位に等しくなる。それゆえ、出力信号Vputの
変化としては、キーオフがなされない場合には
V1VT>V2DTであるので比較的大きな時定数でカー
ブ2DTに示すようにゆつくり減衰するものとな
り、減衰途中でキーオフがなされた場合には和電
位(+V2DT+V)に対応した比較的小さな時定数
でカーブ2DT′に示すように急速に減衰するもの
となる。一方、制御電圧CV4は、減衰時定数切換
点レベルBLに対応した電位+VBLと、極性反転
したサンプル・ホールド電圧−S1とを加算して形
成されるものであるが、このことは打鍵速度が大
きいほど制御電圧CV4が小さく、従つて、BLレ
ベルが低下することを意味する。換言すれば、打
鍵速度が大きいほど第1減衰過程での時定数を大
きく、すなわち第1デイケイタイム(カーブ
1DTに対応)を長くとり、それによつて前述の
アタツクタイムの短縮及び後述のアタツクレベル
の増大と相俟つてアタツク感を強調するようにし
たものである。
上記動作の結果、カーブAT,1DT,2DT又は
2DT′をつないだ形のエンベロープ信号Vputが得
られるわけであるが、この信号VputがVCA51
を制御するのと同時にVCA52を制御する制御
電圧CV5は加算器35において次のようにして形
成される。すなわち、打鍵速度に応じたサンプ
ル・ホールド電圧S1を所定のアタツクレベル電位
+VALと加算することによつて制御電圧CV5が形
成される。サンプル・ホールド電圧S1は、キーオ
ン時点直後の第1ワンシヨツト回路12の出力パ
ルスOS1に応じてタツチセンサ23の出力をサン
プル・ホールドしたものであり、打鍵速度が大き
いほど大きな値を有するものである。このため、
打鍵速度を大きくすればするほど、制御電圧CV5
が増大するので、それに応じてVCA52ではア
タツク時の楽音信号振幅が増大されるようにな
り、強いアタツク感が得られる。
2DT′をつないだ形のエンベロープ信号Vputが得
られるわけであるが、この信号VputがVCA51
を制御するのと同時にVCA52を制御する制御
電圧CV5は加算器35において次のようにして形
成される。すなわち、打鍵速度に応じたサンプ
ル・ホールド電圧S1を所定のアタツクレベル電位
+VALと加算することによつて制御電圧CV5が形
成される。サンプル・ホールド電圧S1は、キーオ
ン時点直後の第1ワンシヨツト回路12の出力パ
ルスOS1に応じてタツチセンサ23の出力をサン
プル・ホールドしたものであり、打鍵速度が大き
いほど大きな値を有するものである。このため、
打鍵速度を大きくすればするほど、制御電圧CV5
が増大するので、それに応じてVCA52ではア
タツク時の楽音信号振幅が増大されるようにな
り、強いアタツク感が得られる。
次に特殊な場合としてキーを非常に速く連打し
た場合の動作を述べると、この場合には前述のよ
うにキーオンパルスが低レベルをとつて
いる間でも瞬間的に微分パルスOS1Dによつて高
レベルになる。従つて、この瞬時的高レベル信号
の立下り時にフリツプフロツプ37がリセツトさ
れるので、前述したような充放電シーケンス動作
がくりかえされる。この場合、例えば2回目のキ
ーオンが第1の減衰過程(1DT)の途中でなさ
れたものとすれば、充電開始レベルは接地レベル
ではなく、コンデンサCにその時点で残留してい
る電荷による電位レベルであり、この電位レベル
からアタツクレベルALに立上つて後に再び減衰
するような波形が得られるものである。
た場合の動作を述べると、この場合には前述のよ
うにキーオンパルスが低レベルをとつて
いる間でも瞬間的に微分パルスOS1Dによつて高
レベルになる。従つて、この瞬時的高レベル信号
の立下り時にフリツプフロツプ37がリセツトさ
れるので、前述したような充放電シーケンス動作
がくりかえされる。この場合、例えば2回目のキ
ーオンが第1の減衰過程(1DT)の途中でなさ
れたものとすれば、充電開始レベルは接地レベル
ではなく、コンデンサCにその時点で残留してい
る電荷による電位レベルであり、この電位レベル
からアタツクレベルALに立上つて後に再び減衰
するような波形が得られるものである。
ここで、各種のペダルを操作した場合の動作を
述べる。まず、ソフトペダルFPをふんでスイツ
チFSをオンにした場合には、D−フリツプフロ
ツプ25がキーオン信号KON′に応じてスイツチ
FSの状態信号をラツチし、フリツプフロツプ2
5の出力Qは「高」となる。このためゲート26
がオンになり、サンプル・ホールド電圧S2が加算
器32,35には極性反転されて−S2として供給
されると共に加算器34にはそのままの形で供給
される。このため、加算器32では+V1DT+S1−
S2の演算が行なわれ、その加算出力からなる制御
電圧CV2としては、前述した+V1DT+S1なる電圧
より低い電圧が得られることになる。従つて、こ
の制御電圧CV2で制御されるVCR47はその抵
抗値が−S2相当分だけ高くなり、第1減衰過程
(1DT)の時定数が大きくなる。また、加算器3
4では、+VBL−S1+S2の演算が行なわれ、その
加算出力からなる制御電圧CV4としては、前述し
た+VBL−S1なる電圧より+S2分だけ高い電圧が
得られる。従つて、この制御電圧CV4と出力信号
Vputとを比較器50で比較すると、+S2相当分だ
け減衰時定数切換レベルBLが上昇することにな
る。それゆえ、先に述べた第1減衰過程(1DT)
での時定数の増大と、減衰時定数切換レベルBL
の上昇とを勘案して減衰波形を全体としてみた場
合には、ソフトペダルをふまない場合よりもふん
だ場合の方が減衰カーブがゆるやかになることが
了解される。その上、加算器35では加算器32
におけると同様にサンプル・ホールド電圧−S2が
+VAL+S1なる加算電圧に減算要素として作用す
るので、制御電圧CV5は−S2分だけ減少し、それ
に応じてアタツクレベルが低下する。従つて、ソ
フトペダルをふんだ場合には、前述の減衰カーブ
の緩慢化と相俟つてアタツクレベルの低下により
全体としての音量感が低下することになり、ソフ
トペダル効果(弱音効果)が得られる。
述べる。まず、ソフトペダルFPをふんでスイツ
チFSをオンにした場合には、D−フリツプフロ
ツプ25がキーオン信号KON′に応じてスイツチ
FSの状態信号をラツチし、フリツプフロツプ2
5の出力Qは「高」となる。このためゲート26
がオンになり、サンプル・ホールド電圧S2が加算
器32,35には極性反転されて−S2として供給
されると共に加算器34にはそのままの形で供給
される。このため、加算器32では+V1DT+S1−
S2の演算が行なわれ、その加算出力からなる制御
電圧CV2としては、前述した+V1DT+S1なる電圧
より低い電圧が得られることになる。従つて、こ
の制御電圧CV2で制御されるVCR47はその抵
抗値が−S2相当分だけ高くなり、第1減衰過程
(1DT)の時定数が大きくなる。また、加算器3
4では、+VBL−S1+S2の演算が行なわれ、その
加算出力からなる制御電圧CV4としては、前述し
た+VBL−S1なる電圧より+S2分だけ高い電圧が
得られる。従つて、この制御電圧CV4と出力信号
Vputとを比較器50で比較すると、+S2相当分だ
け減衰時定数切換レベルBLが上昇することにな
る。それゆえ、先に述べた第1減衰過程(1DT)
での時定数の増大と、減衰時定数切換レベルBL
の上昇とを勘案して減衰波形を全体としてみた場
合には、ソフトペダルをふまない場合よりもふん
だ場合の方が減衰カーブがゆるやかになることが
了解される。その上、加算器35では加算器32
におけると同様にサンプル・ホールド電圧−S2が
+VAL+S1なる加算電圧に減算要素として作用す
るので、制御電圧CV5は−S2分だけ減少し、それ
に応じてアタツクレベルが低下する。従つて、ソ
フトペダルをふんだ場合には、前述の減衰カーブ
の緩慢化と相俟つてアタツクレベルの低下により
全体としての音量感が低下することになり、ソフ
トペダル効果(弱音効果)が得られる。
ここで、ソフトペダル効果付与動作を要約して
説明すると、次のようになる。
説明すると、次のようになる。
すなわち、ソフトペダル効果に関与する制御電
圧は、CV2,CV4及びCV5の3つであり、それぞ
れ次の式(1)〜(3)で表わされる。
圧は、CV2,CV4及びCV5の3つであり、それぞ
れ次の式(1)〜(3)で表わされる。
CV2=V1DT+S1−S2 …(1)
CV4=VBL−S1+S2 …(2)
CV5=VAL+S1−S2 …(3)
これらの式において、S1は打鍵速度に応じたサ
ンプル・ホールド電圧(回路24の出力)であ
り、S2はフリツプフロツプ25にソフトペダルス
イツチFSのオン情報(“1”)がラツチされたと
きゲート26から送出される電圧である。
ンプル・ホールド電圧(回路24の出力)であ
り、S2はフリツプフロツプ25にソフトペダルス
イツチFSのオン情報(“1”)がラツチされたと
きゲート26から送出される電圧である。
フリツプフロツプ25にスイツチFSのオン情
報がラツチされないときは、S2=0であり、上記
式(1)〜(3)はそれぞれ次の式(11)〜(13)のようにな
る。
報がラツチされないときは、S2=0であり、上記
式(1)〜(3)はそれぞれ次の式(11)〜(13)のようにな
る。
CV2=V1DT+S1 …(11)
CV4=VBL−S1 …(12)
CV5=VAL+S1 …(13)
また、フリツプフロツプ25にスイツチFSの
オン情報がラツチされたときは、ゲート26での
電圧降下をほぼゼロとすれば、S1=S2となり、上
記式(1)〜(3)はそれぞれ次の式(21)〜(23)のよ
うになる。
オン情報がラツチされたときは、ゲート26での
電圧降下をほぼゼロとすれば、S1=S2となり、上
記式(1)〜(3)はそれぞれ次の式(21)〜(23)のよ
うになる。
CV2=V1DT …(21)
CV4=VBL …(22)
CV5=VAL …(23)
従つて、式(11)〜(13)及び式(21)〜(23)を
それぞれ対比すれば、フリツプフロツプ25にス
イツチFSのオン情報がラツチされた場合の方が
ラツチされない場合よりも、(イ)CV2の減少に応じ
て、減衰カーブ1DTで表わされる振幅減衰率が
小さくなり(減衰カーブ1DTとしては傾きが図
示のものより小さくなる)、(ロ)CV4の増大に応じ
て減衰時定数切換レベルBLが上昇し、(ハ)CV5の
減少に応じてアタツクレベルALが低下し、この
結果としてピアノで得られるのと同様のソフトペ
ダル効果(弱音効果)が得られる。
それぞれ対比すれば、フリツプフロツプ25にス
イツチFSのオン情報がラツチされた場合の方が
ラツチされない場合よりも、(イ)CV2の減少に応じ
て、減衰カーブ1DTで表わされる振幅減衰率が
小さくなり(減衰カーブ1DTとしては傾きが図
示のものより小さくなる)、(ロ)CV4の増大に応じ
て減衰時定数切換レベルBLが上昇し、(ハ)CV5の
減少に応じてアタツクレベルALが低下し、この
結果としてピアノで得られるのと同様のソフトペ
ダル効果(弱音効果)が得られる。
上記説明では、一例としてゲート26での電圧
降下をほぼゼロとしてS1=S2としたが、別の例と
してゲート26の内部抵抗及び/又は減衰器、増
幅器等の接続により、あるいはS1とは独立にS2を
発生する構成によりS1とS2との間に差をもたせる
ようにすれば式(21)〜(23)は式(1)〜(3)と同様
になり、S1(タツチ量)に応じたソフトペダル効
果が得られる。
降下をほぼゼロとしてS1=S2としたが、別の例と
してゲート26の内部抵抗及び/又は減衰器、増
幅器等の接続により、あるいはS1とは独立にS2を
発生する構成によりS1とS2との間に差をもたせる
ようにすれば式(21)〜(23)は式(1)〜(3)と同様
になり、S1(タツチ量)に応じたソフトペダル効
果が得られる。
次にダンパペダルDP又はソステヌートペダル
SPをふんだ場合の動作を述べる。この両ペダル
DP,SPは共に自然減衰音を得たい場合に操作さ
れるものである点で共通した機能をもつており、
ただ異なるのはダンパペダルDPがキーオン前か
ら操作されるのに対し、ソステヌートペダルSP
がキーオン中に操作される点である。前述したよ
うに、これらのペダルを操作してスイツチDS,
SSをオンにしているあいだは信号++
KON′はたとえキーオフした後でも「低」から
「高」にならないものである。それゆえ、ペダル
スイツチDS,SSをオンにした場合には、前述の
減衰中キーオンを継続した場合と同様にゲート3
0がオフであり、加算器33の出力からなる制御
電圧CV3は+V2DTに等しくなる。従つてコンデン
サCはCV3=+V2DTに対応した比較的大きい時定
数でカーブ2DTに示すように放電する。減衰カ
ーブ2DTを有するエンベロープ信号でVCA51
を制御すれば、楽音の自然減衰効果を模擬するこ
とができる。
SPをふんだ場合の動作を述べる。この両ペダル
DP,SPは共に自然減衰音を得たい場合に操作さ
れるものである点で共通した機能をもつており、
ただ異なるのはダンパペダルDPがキーオン前か
ら操作されるのに対し、ソステヌートペダルSP
がキーオン中に操作される点である。前述したよ
うに、これらのペダルを操作してスイツチDS,
SSをオンにしているあいだは信号++
KON′はたとえキーオフした後でも「低」から
「高」にならないものである。それゆえ、ペダル
スイツチDS,SSをオンにした場合には、前述の
減衰中キーオンを継続した場合と同様にゲート3
0がオフであり、加算器33の出力からなる制御
電圧CV3は+V2DTに等しくなる。従つてコンデン
サCはCV3=+V2DTに対応した比較的大きい時定
数でカーブ2DTに示すように放電する。減衰カ
ーブ2DTを有するエンベロープ信号でVCA51
を制御すれば、楽音の自然減衰効果を模擬するこ
とができる。
なお、上記実施例において、制御電圧CV5はゲ
ート41に供給してある電位+VALに代えてそこ
に供給してもよく、あるいはエンベロープ信号
Vputの通路に接続したVCA等に供給してエンベ
ロープ信号Vputを制御するようにしてもよく、い
ずれにしても前述したのと同様の作用効果が得ら
れる。また、電位V2は、V2<VBLであれば、必ず
しもV3と等しくしなくてもよい。さらに、第2
図に示す如くV2=V3である場合には、ゲート4
2,43のうちの一方を省略し、残つた1つのゲ
ートを、制御信号G2,G3を入力とするORゲート
の出力で制御するようにしてもよい。
ート41に供給してある電位+VALに代えてそこ
に供給してもよく、あるいはエンベロープ信号
Vputの通路に接続したVCA等に供給してエンベ
ロープ信号Vputを制御するようにしてもよく、い
ずれにしても前述したのと同様の作用効果が得ら
れる。また、電位V2は、V2<VBLであれば、必ず
しもV3と等しくしなくてもよい。さらに、第2
図に示す如くV2=V3である場合には、ゲート4
2,43のうちの一方を省略し、残つた1つのゲ
ートを、制御信号G2,G3を入力とするORゲート
の出力で制御するようにしてもよい。
以上に詳述したところから明らかなように、こ
の考案による回路は、多様な楽音制御が可能であ
つて、特にピアノ音のようなパーカツシブ音を模
擬する場合に応用して有益なものである。
の考案による回路は、多様な楽音制御が可能であ
つて、特にピアノ音のようなパーカツシブ音を模
擬する場合に応用して有益なものである。
第1図は、従来の電子ピアノにおけるソフトペ
ダル効果回路を示す回路図、第2図は、この考案
の一実施例によるペダル効果回路をそなえた電子
楽器の回路図である。 23……タツチセンサ、25……ペダル情報ラ
ツチ用D−フリツプフロツプ、KSW……キース
イツチ、FS……ソフトペダルスイツチ。
ダル効果回路を示す回路図、第2図は、この考案
の一実施例によるペダル効果回路をそなえた電子
楽器の回路図である。 23……タツチセンサ、25……ペダル情報ラ
ツチ用D−フリツプフロツプ、KSW……キース
イツチ、FS……ソフトペダルスイツチ。
Claims (1)
- 【実用新案登録請求の範囲】 鍵盤で鍵が押されるたびに該鍵に対応する楽音
信号(IN)を発生する電子楽器において、 (a) 前記楽音信号にペダル効果を付与すべく操作
される操作子(FP)と、 (b) この操作子が操作されるたびにその操作を検
知して操作情報を発生する操作検知手段(FS)
と、 (c) 前記鍵盤で鍵が押されるたびにその押鍵操作
を検知して押鍵情報(KON′)を発生する押鍵
検知手段KSW,11〜13と、 (d) この押鍵検知手段からの押鍵情報に応じて該
押鍵情報の発生開始時のみ前記操作検知手段か
らの操作情報を取込み、以後保持するラツチ手
段25と、 (e) このラツチ手段に前記操作検知手段からの操
作情報が保持されることを条件にして、前記楽
音信号の振幅エンベロープにおけるピーク振幅
レベル(AL)及び振幅減衰率(IDT)を低下
制御するためのエンベロープ制御情報(−S2)
を発生する情報発生手段26,27,29と、 (f) 前記鍵盤で鍵が押されるたびに該鍵のタツチ
量を検知して該タツチ量に対応したタツチ情報
(S1)を発生するタツチ検知手段23,24と、 (g) 前記ラツチ手段に前記操作検知手段からの操
作情報が保持されない非保持時には前記タツチ
検知手段からのタツチ情報に応じて前記楽音信
号の振幅エンベロープを制御すると共に、前記
ラツチ手段に前記操作手段からの操作情報が保
持された保持時には前記情報発生手段からのエ
ンベロープ制御情報に応じて前記タツチ検知手
段からのタツチ情報の値を修正することにより
前記楽音信号の振幅エンベロープをそのピーク
振幅レベル及び振幅減衰率が前記非保持時に比
べて低下するように制御するエンベロープ制御
手段31〜52とを設けたことを特徴とするペ
ダル効果回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11970578U JPH0119199Y2 (ja) | 1978-08-31 | 1978-08-31 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11970578U JPH0119199Y2 (ja) | 1978-08-31 | 1978-08-31 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5538333U JPS5538333U (ja) | 1980-03-12 |
JPH0119199Y2 true JPH0119199Y2 (ja) | 1989-06-02 |
Family
ID=29075217
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP11970578U Expired JPH0119199Y2 (ja) | 1978-08-31 | 1978-08-31 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0119199Y2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH079583B2 (ja) * | 1987-01-29 | 1995-02-01 | ヤマハ株式会社 | 電子楽器の楽音発生制御装置 |
JP2556560B2 (ja) * | 1988-09-14 | 1996-11-20 | 株式会社河合楽器製作所 | 楽音生成方式 |
-
1978
- 1978-08-31 JP JP11970578U patent/JPH0119199Y2/ja not_active Expired
Also Published As
Publication number | Publication date |
---|---|
JPS5538333U (ja) | 1980-03-12 |
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