JPH01191523A - Control method for error detecting and correcting device - Google Patents

Abstract

PURPOSE:To decrease the circuit scale by storing a memory map control instruction, an identification signal control instruction and an address control instruction in a storage means in advance as instructions of the same bit constitution as that of an arithmetic control instruction and reading the instructions as required so as to implement a required circuit operation. CONSTITUTION:A storage means is provided, in which a memory map control instruction, an identification signal control instruction and an address control instruction are stored in advance, and a digital data inputted in the memory on a prescribed address on the memory map by a memory map control instruction read from the storage means. Then kinds of the digital signal is identified by the identification signal control instruction read from the storage means, the memory address is controlled by the address control instruction read from the storage means and the arithmetic control instruction read similarly controls the logic circuit element to detect and correct an error in the digital data. Thus, the circuit scale of the entire device is reduced.

Description

【発明の詳細な説明】 産業上の利用分野 本発明は誤り検出・訂正装置の制御方法に係り、ＰＣＭ
録音再生機、ディジタル・オーディオ・テープレコーダ
（ＤＡＴ）、ディジタル・オーディオ・ディスク（ＤＡ
Ｄ）等において、信頼性確保のために所定の方法で生成
されたパリティ（誤り検査符号）を付加され、符号化さ
れたブロックとして記録されたディジタル信号を再生す
る場合に、符号誤りを検出し、元の正しい信号に訂正す
る誤り検出・訂正装置の制御方法に関する。[Detailed Description of the Invention] Industrial Application Field The present invention relates to a control method for an error detection/correction device, and
Recording/playback equipment, digital audio tape recorder (DAT), digital audio disc (DA)
D) etc., code errors are detected when reproducing a digital signal recorded as a coded block with parity (error check code) added using a predetermined method to ensure reliability. , relates to a control method for an error detection/correction device that corrects the original correct signal.

従来の技術 従来よりディジタルデータの誤り検出・訂正を行う手段
としては、ディジタルデータについて或いはディジタル
データ同志についてのｍｉを行うために構成された回路
（ハードウェア）を、予め定義された命令によってプロ
グラミングされた記憶装置からハードウェアの各構成要
素となる素子に対し必要な制御命令を発することによっ
て実行するというマイクロプログラミング的な手法が一
般的となっている。従って、実際の誤り検出・訂正は上
記命令の組み合わせによって誤り検出・訂正の過程であ
られれる数式の演算を実行することにより行われる。BACKGROUND ART Conventionally, as a means for detecting and correcting errors in digital data, a circuit (hardware) configured to perform MI on digital data or on each other is programmed with predefined instructions. A microprogramming method has become common, in which necessary control commands are issued to the elements constituting each hardware component from a stored storage device. Therefore, actual error detection/correction is performed by executing calculations of mathematical expressions generated in the process of error detection/correction using a combination of the above-mentioned instructions.

一方、上記誤り検出・訂正を行う際にはディジタルデー
タを一時的に記憶するメモリが必要となり、このメモリ
のメモリマツプ上にディジタル・オーディオ・ディスク
（［）ＡＤ）等の記録媒体等より読み取られたディジタ
ルデータを記憶させるアドレス管理手段、前記識別信号
よりディジタルデータの種類を識別するディジタル信号
識別手段、及び前記メモリからのディジタルデータの読
み出し及び誤り訂正が行われたディジタルデータのメモ
リへの書き込みを行う手段は種々の論理回路素子の組み
合せよりなるハードウェアによって構成されていた。On the other hand, when performing the error detection and correction described above, a memory is required to temporarily store digital data, and the memory map of this memory contains data read from a recording medium such as a digital audio disk ([)AD). address management means for storing digital data, digital signal identification means for identifying the type of digital data from the identification signal, and reading digital data from the memory and writing error-corrected digital data into the memory. The means were constituted by hardware consisting of a combination of various logic circuit elements.

発明が解決しようとする問題点 しかしながら、ディジタルデータの情報ｍが非常に多い
こと、短時間に多けの情報処理を行わなければならない
ことなどによって、上記ハードウェアで構成したメモリ
のアドレス管理手段、識別信号からディジタルデータの
種類を判定づるディジタル信号識別手段、メモリの読み
出し占き込み動作を行う手段の回路規模が大きくなり、
著しい小型化が進む民生用のディジタル機器にとっての
問題点のひとつとなっていた。それと同時に、このよう
にハードウェアで構成された部分とマイクロプログラミ
ングによる動作を行う誤り検出・訂正回路との間でディ
ジタルデータを伝送する場合には、タイミングの調整等
を図るための複雑な構成の回路が必要になるという同題
があった。Problems to be Solved by the Invention However, due to the large amount of digital data information and the need to process a large amount of information in a short period of time, memory address management means configured with the above hardware, The circuit scale of the digital signal identification means that determines the type of digital data from the identification signal and the means that performs the memory readout operation has become larger.
This has become one of the problems for consumer digital devices, which are becoming increasingly smaller. At the same time, when transmitting digital data between parts configured with hardware and error detection/correction circuits that operate using microprogramming, complicated configurations are required to adjust timing, etc. There was a similar topic that required a circuit.

本発明は上記の点に鑑みて創作されたものであって、回
路規模を小さく抑え得るとともに効率的なハードウェア
構成よりなる誤り検出・訂正装置の制御方法を提供する
ことを目的とする。The present invention was created in view of the above points, and an object of the present invention is to provide a control method for an error detection/correction device that can keep the circuit scale small and has an efficient hardware configuration.

問題点を解決するための手段 本発明は、少なくともディジタル信号とディジタル信号
の種類を示す識別信号及び誤り検査符号からなるディジ
タルデータを所定のメモリマツプ上に一時的に記憶する
メモリと、メモリに記憶されたディジタルデータに対し
て所定の演算を行うことによりディジタルデータの誤り
を検出すると共にディジタルデータの誤りを訂正する演
算手段とを有する誤り検出・訂正ｅ置の制御方法であっ
て、メモリマツプ制御命令、識別信号制御命令、アドレ
ス制御命令及び演算制御命令が予め記憶されている記憶
手段を有し、記憶手段より読み出されるメモリマツプ制
御命令によって前記メモリに入力された前記ディジタル
データを前記メモリマツプ上の所定の７ドレスに記憶し
た後、記憶手段より読み出される識別信号制御命令によ
って前記ディジタル信号の種類を識別し、前記メモリに
記憶された前記ディジタルデータの誤り検出・訂正を行
うために、記憶手段より読み出されるアドレス制御命令
によって、前記ディジタルデータの読み出し／内き込み
を行う前記メモリのアドレスを制御するとともに、記憶
手段より読み出される演算制御命令により前記演算手段
を構成する論理回路素子を制御することにより前記ディ
ジタルデータの誤り検出・訂正を行う。Means for Solving the Problems The present invention provides a memory for temporarily storing digital data consisting of at least a digital signal, an identification signal indicating the type of the digital signal, and an error check code on a predetermined memory map; A control method for an error detection/correction device comprising arithmetic means for detecting errors in digital data and correcting errors in the digital data by performing a predetermined operation on the digital data, the control method comprising: a memory map control command; It has a storage means in which an identification signal control command, an address control command, and an arithmetic control command are stored in advance, and the digital data input to the memory according to the memory map control command read from the storage means is stored in a predetermined 7 on the memory map. an address that is read out from the storage means in order to identify the type of the digital signal according to an identification signal control command read out from the storage means after being stored in the address, and to detect and correct errors in the digital data stored in the memory; The digital data is controlled by controlling the address of the memory from which the digital data is read/loaded by the control command, and by controlling the logic circuit elements constituting the calculation means by the calculation control command read from the storage device. Detect and correct errors.

作用 メモリマツプ制御命令、識別信号制御命令、及びアドレ
ス制御命令は演算制御命令と同一のビット構成の命令と
して記憶手段に予め記憶され、必要に応じて読み出され
ることにより所定の回路動作が行われる。このように、
従来は論理回路素子等を用いてハードウェア的に行って
いたメモリマツプ制御、識別信号制御及びアドレス制御
がソフトウェア化される。The working memory map control command, the identification signal control command, and the address control command are stored in advance in the storage means as commands having the same bit configuration as the arithmetic control command, and are read out as necessary to perform a predetermined circuit operation. in this way,
Memory map control, identification signal control, and address control, which were conventionally performed in hardware using logic circuit elements, are now implemented in software.

実施例 第１図は本発明の誤り検出・訂正装置をＰ　Ａ　Ｌ、　
。Embodiment FIG. 1 shows the error detection/correction device of the present invention in PAL,
.

ＮＴＳＣの両方式のディジタル音声データを再生し得る
ディジタル・オーディオ・ディスク（ＤＡＤ）再生装置
に適用した場合のフローチャートを示す。このフローチ
ャートの詳しい説明は後述する。A flowchart is shown when applied to a digital audio disk (DAD) playback device that can play back both NTSC and digital audio data. A detailed explanation of this flowchart will be given later.

本出願人は特願昭６１−６８５１３号（名称「ディジタ
ル信号の伝送方式」）において、１フイ一ルド分のディ
ジタル音声信号に対して簡単なインターリーブをかけて
も、高い誤り検出能力。In Japanese Patent Application No. 61-68513 (named ``Digital Signal Transmission System''), the present applicant has proposed a high error detection ability even when simple interleaving is applied to one field's worth of digital audio signals.

誤り訂正能力を有するディジタル信号の伝送方式を提案
した。第１１図に示すメモリ３０内にはこの方式によっ
て伝送された（記録媒体より再生されたものも含む）デ
ィジタル音声信号が記憶される。第２図はメモリ３０の
記憶内容の要部のメモリマツプをＮＴＳＣ方式の場合に
ついて示し、又第３図は第２図のメモリマツプの記憶領
域を示す。We proposed a digital signal transmission system with error correction capability. In the memory 30 shown in FIG. 11, digital audio signals transmitted by this method (including those reproduced from a recording medium) are stored. FIG. 2 shows a memory map of the main part of the contents stored in the memory 30 in the case of the NTSC system, and FIG. 3 shows the storage area of the memory map shown in FIG.

メモリ３０は、第２図に示すように５９行Ｘ６１列＝３
５９９シンボル（１シンボルは８ビツト）分の記憶容量
を有する。因みに、ＰＡＬ方式の場合には６９行Ｘ６１
列＝４０２９シンボルとなる。The memory 30 has 59 rows x 61 columns=3 as shown in FIG.
It has a storage capacity for 599 symbols (one symbol is 8 bits). By the way, in the case of PAL system, 69 lines x 61
Column=4029 symbols.

以下第２図のメモリマツプについて簡単に説明する。第
２図において、ｍｕ、Ｌ４は左チヤンネル音声信号をパ
ルス符号変調（ＰＣＭ）して得られた左チャンネルＰＣ
Ｍ音声ｆ−夕の上位８ビツト及び下位８ビツトを夫々示
し、同様にＲｕ。The memory map shown in FIG. 2 will be briefly explained below. In Fig. 2, mu, L4 is the left channel PC obtained by pulse code modulation (PCM) of the left channel audio signal.
The upper 8 bits and lower 8 bits of the M audio f-t are shown, respectively, and similarly Ru.

ＲＩｌは右チヤンネルＰＣＭ音声データの上位８ビツト
及び下位８ビツトを夫々示す。また、Ｄは未定義のデー
タを示す。史に、Ｌ、Ｈの前の数値は再生されるべき順
番を示しており、またＩＤは音声情報やブリエンファシ
スその他に１！１する識別値＠（Ｉｎ信号）を示す。こ
れらのＰ　ＣＭ　ａ声データ、識別信号の一部は横方向
（Ｃ１方向）の１〜５６シンボル、及び縦方向（Ｃ２方
向）の６〜５８シンボルの範囲内の第３図に２０で示す
データ領域に配置される。RI1 indicates the upper 8 bits and lower 8 bits of the right channel PCM audio data, respectively. Further, D indicates undefined data. Historically, the numbers in front of L and H indicate the order in which they should be reproduced, and the ID indicates an identification value @ (In signal) that is 1:1 for audio information, pre-emphasis, and the like. A part of these PCM a voice data and identification signals are data shown as 20 in FIG. 3 within the range of 1 to 56 symbols in the horizontal direction (C1 direction) and 6 to 58 symbols in the vertical direction (C2 direction). placed in the area.

縦方向の５９番目のシンボルにおいて、横方向の１〜２
９番目のシンボルの第３図に示す領域には第２図に示す
如くすべて０”が記憶され、これはパリティＣ１，Ｃ２
の生成のためには使用するが、記録されないデータであ
る。また、第３図に２４８．２４ｂで示す縦方向の５９
番目のシンボルの領域において、横方向の３０〜６１番
目の計３２シンボルの領域には識別信号（ＩＤ信号）カ
配すレ、５７〜６１番目のシンボルの領域１９１）には
１０信号のパリティ（第２図ではこれも１０と記す）が
配置される。すなわち、２４ａ。At the 59th symbol in the vertical direction, 1 to 2 in the horizontal direction
As shown in FIG. 2, all 0'' are stored in the area shown in FIG. 3 of the ninth symbol, which corresponds to parity C1, C2.
This is data that is used to generate, but is not recorded. In addition, 59 in the vertical direction shown at 248.24b in FIG.
In the area of the th symbol, an identification signal (ID signal) is placed in the 30th to 61st horizontal symbol area, a total of 32 symbols, and a parity signal (ID signal) of 10 signals is placed in the area 191) of the 57th to 61st symbols. In FIG. 2, this is also indicated as 10). That is, 24a.

２４ｂはｔｏ信号領域を承す。又、２１，２４ａ。24b receives the to signal area. Also, 21, 24a.

２４ｂの外側の領域２４ｃはフラッグ領域となっており
、各種の状態を示すフラッグ信号が記憶される。An area 24c outside 24b is a flag area, and flag signals indicating various states are stored therein.

パリティは有限体（ガロア体）ＧＦ（２８）上で定義し
たリード・ソロモン符号におけるパリティで、ＮＴＳＣ
方式の場合には、１符号Ｊ！の語調が６１シンボルで、
そのうちデータが５６シンボル、パリティが５シンボル
である（６１．５６＞リード・ソロモン符号によるＣ１
パリティ（第１のパリティ）は第２図ではＰで示され、
第３図のＣ１パリティ領域２１に記憶される。またデー
タが５４シンボル、パリティが５シンボルである（５９
．５４）リード・ソロモン符号によるＣ２パリティ（第
２のパリティ）は第２図ではＱで示され、第３図の０２
パリテイ領域２２に記憶される。Parity is the parity in the Reed-Solomon code defined on the finite field (Galois field) GF (28), and is the parity in the NTSC code.
In the case of the method, 1 code J! The tone of the word is 61 symbols,
Of these, 56 symbols are data and 5 symbols are parity (61.56>C1 by Reed-Solomon code).
Parity (first parity) is indicated by P in Figure 2,
It is stored in the C1 parity area 21 in FIG. Also, data is 54 symbols and parity is 5 symbols (59
．． 54) C2 parity (second parity) by Reed-Solomon code is indicated by Q in Figure 2 and 02 in Figure 3.
It is stored in the parity area 22.

第３図のパリティ領域２３には、Ｃ２パリティ領域２２
（又はＣ１パリティ領域２１）のパリティを生成要素と
する（６１．５６）リード・ソロモン符号（又は（５９
，５４）リード・ソロモン符号）によるＣＩ（又はＣ２
）パリティが記憶されるがこのパリティはＣ１パリティ
でもＣ２パリティでも同一の値となり、パリティはＣ１
と０２による二用符号化（積符号化）とされている。The parity area 23 in FIG.
(or (61.56) Reed-Solomon code (or (59
, 54) Reed-Solomon code) by CI (or C2
) parity is stored, but this parity has the same value for both C1 parity and C2 parity;
and 02 are used for dual-use encoding (product encoding).

このように、上記のメモリマツプにはＮＴＳＣ方式の場
合横方向の１〜５６シンボルのデータ（０２パリティ含
む）と横方向の５７〜６１シンボルの０１パリテイとか
らなる（６１．５６＞リード・ソロモン符号（第１のデ
ィジタル信号）と縦方向の６〜５９シンボルのデータ（
０１パリティ含む）と縦方向の１〜５シンボルのＣ２バ
リティとからなる（５９．５４）リード・ソロモン符号
（第２のディジタル信号）とが記憶される。In this way, in the case of the NTSC system, the above memory map consists of data of 1 to 56 symbols in the horizontal direction (including 02 parity) and 01 parity of 57 to 61 symbols in the horizontal direction (61.56>Reed-Solomon code). (first digital signal) and data of 6 to 59 symbols in the vertical direction (
01 parity) and C2 parity of 1 to 5 symbols in the vertical direction (59.54) Reed-Solomon code (second digital signal) is stored.

第４図は本発明のメモリマツプ制御命令その他の命令が
予め記憶された記憶手段となるインストラクションＲＯ
Ｍ（以下単にＲＯＭと略記する）１及びその周辺の回路
の回路図を示す。２はプログラム・カウンタであり、Ｒ
ＯＭＩのアト□レスの制御を行う。端子３からはこのプ
ログラム・カウンタ２のリセット及びスタートを行わせ
る信号が供給され、端子４からはプログラム・カウンタ
２の動作を途中で中止させるインタラブド信号が供給さ
れる。また端子５からはタイミングクロック信号が、端
子６からはＲＯＭＩのアドレスを制御するジャンプ信号
が夫々供給される。FIG. 4 shows an instruction RO which is a storage means in which memory map control commands and other commands of the present invention are stored in advance.
A circuit diagram of M (hereinafter simply abbreviated as ROM) 1 and its peripheral circuits is shown. 2 is the program counter, R
Controls the OMI address. A signal for resetting and starting the program counter 2 is supplied from a terminal 3, and an interlaced signal for stopping the operation of the program counter 2 midway is supplied from a terminal 4. Further, a timing clock signal is supplied from the terminal 5, and a jump signal for controlling the address of the ROMI is supplied from the terminal 6.

７はラッチでありＲＯＭ１から供給される１６ビツトの
各種命令を一時的に蓄えるとともに、適当なタイミング
でデコーダ８及び１０へ夫々８ビツトずつの信号として
供給する。デコーダ８゜１０はラッチ７から供給される
命令信号をデコードして命令に対応する各種制御信号を
発生し、端子９からは後述するメモリ３０へこの制御信
号を供給し、端子１１からは第１１図の各種レジスタに
制ｔＩＩＩ信号を供給する。A latch 7 temporarily stores various 16-bit commands supplied from the ROM 1, and supplies them to decoders 8 and 10 as 8-bit signals at appropriate timing. The decoder 8-10 decodes the command signal supplied from the latch 7 and generates various control signals corresponding to the command, and supplies this control signal from the terminal 9 to the memory 30, which will be described later, and from the terminal 11 to the 11th A control tIII signal is supplied to the various registers shown in the figure.

第５図は第４図のＲＯＭＩに記憶された命令信号のビッ
ト構成を示す。同図（Ａ）に示すように、配憶される命
令の一単位は１６ビツトであるが、例えば同図（Ｂ）、
（Ｃ）のような構成の８ビツトの命令が２つあったとす
ると、これを合成して同図（Ｄ）のように命令の一単位
として記憶し、またこれを命令としてデコーダ８．１０
に供給する構成とした。これにより、１命令ステツプで
段数の命令の実行が可能となり演惇時間の短縮化が図ら
れることとなる。FIG. 5 shows the bit configuration of the command signal stored in the ROMI of FIG. As shown in (A) of the same figure, one unit of instructions to be stored is 16 bits, but for example, (B) of the same figure,
Assuming that there are two 8-bit instructions with the configuration shown in (C), they are combined and stored as a unit of instruction as shown in (D) of the same figure, and this is also sent to the decoder 8.10 as an instruction.
The structure was designed to supply the As a result, a number of stages of instructions can be executed in one instruction step, and the performance time can be shortened.

更に、第４図のＲＯＭＩには実際に誤り検出・訂正を行
う場合の第１１図のレジスタ等の論理回路素子の制御用
命令だけでなく、メモリ３０上に記憶されるディジタル
信号の０１方向、Ｃ２方向のメモリマツプ制御命令、誤
り検出・訂正が行われた後この誤ったデータを正しいデ
ータに１きかえる等のメモリ３０の読み出し、書き込み
時のアドレス副葬命令、メモリ３０に記憶されたＩＤ信
号の識別信号制御命令が記憶されており、上記の動作を
マイクロプログラミング命令で制御することとした。Furthermore, the ROMI shown in FIG. 4 contains not only instructions for controlling logic circuit elements such as registers shown in FIG. A memory map control command in the C2 direction, an address burial command at the time of reading and writing of the memory 30, such as changing erroneous data to correct data after error detection and correction, and an ID signal stored in the memory 30. Identification signal control instructions are stored, and the above operations are controlled by microprogramming instructions.

第６図（Ａ）、（Ｂ）、（Ｃ）は上記ＲＯＭ１に記憶さ
れた命令のうちのいくつかの具体的なビット構成の例を
示す。同図においてＩＮＣと示す命令は第１１図におい
てメモリ３０に記憶されたディジタルデータの読み出し
ｍき込みを行う場合等にアドレスをインクリメントする
命令である。FIGS. 6A, 6B, and 6C show examples of specific bit configurations of some of the instructions stored in the ROM1. An instruction indicated as INC in the figure is an instruction for incrementing an address when reading and writing digital data stored in the memory 30 in FIG. 11, for example.

同図に示すようにこの命令は１６ビツト中第５ビツトか
ら第１２ビツトまでの８ビツトによって構成され、第９
ビツトから第１２ビツトまでの４ビツトでＩＮＣ命令で
あることを示し、第６ビツトから第８ビツトまでの３ビ
ツトでインクリメントされるアドレスが０１方向（ＸＡ
ＤＲ）か、Ｃ２方向（ＹＡＤＲ）か、マーク用のアドレ
ス（ＭＡＤＲ）かを示す。第５ビツトは、このビットを
１とすることによりＩＱ低信号のアドレス制御を行うこ
とを示す。As shown in the figure, this instruction consists of 8 bits from the 5th bit to the 12th bit out of 16 bits, and the 9th bit.
The 4 bits from the 12th bit indicate that it is an INC instruction, and the 3 bits from the 6th bit to the 8th bit indicate that the address is incremented in the 01 direction (XA
DR), C2 direction (YADR), or mark address (MADR). The fifth bit indicates that address control of the IQ low signal is performed by setting this bit to 1.

又、上位４ビツト及び下位４ビツトは不定となっている
が、この部分に上位４ビツト、下位４ビツトによって構
成される命令を重ねることにより、１命令ステツプで複
数の制御が可能となる。Furthermore, although the upper 4 bits and lower 4 bits are undefined, multiple controls can be performed with one instruction step by superimposing an instruction composed of the upper 4 bits and the lower 4 bits in these parts.

第６図（Ｂ）においてＬＤＵＡという命令は後述する第
１１図の回路において、ＡＬＵレジスタ４８にＲ１で指
定されるレジスタとＲ２で指定されるレジスタの内容を
互いに乗算してロードし、ＡＬＵレジスタ５０の内容を
Ａレジスタ５３ｂの内容と加口して新たにＡレジスタ５
３ｂにロードするという動作を行う。同図右側に示すＳ
−２゜３−１．８ｏ、Ｓｌ、Ｓ２．ＭＲ，Ｃ，Ｄ、Ｅ等
は第１１図に示す回路中のレジスタを示す。In FIG. 6(B), the instruction LDUA loads the ALU register 50 by multiplying the contents of the register designated by R1 and the register designated by R2 into the ALU register 48 in the circuit of FIG. 11, which will be described later. The contents of the A register 53b are added to the contents of the A register 53b to create a new A register 5.
3b. S shown on the right side of the figure
-2°3-1.8o, Sl, S2. MR, C, D, E, etc. indicate registers in the circuit shown in FIG.

第６図（Ｃ）においてＬＤＭＷという命令は第１１図の
ＭＷレジスタ６１の内容をメモリ３０中のデータアドレ
ス（１，ＤＡＤＲ）又はマークアドレス（１，ＭＡＤＲ
）で示されるアドレスの位置に伝送するという動作を行
う。In FIG. 6(C), the instruction LDMW transfers the contents of the MW register 61 in FIG. 11 to the data address (1, DADR) or mark address (1, MADR) in the memory 30.
) is transmitted to the address location indicated by .

第７図は上記しＤＵＡ、ＬＤＭＷ、ＩＮＣという各命令
を実際に用いる場合のビット構成を示す。FIG. 7 shows the bit configuration when the above-described instructions DUA, LDMW, and INC are actually used.

同図（Ａ）ではＳ−２レジスタ４１ａ、Ｓ−ルジスタ４
１ｂ（第１１図参照）の内容を乗算してＡＬＵレジスタ
４８にロードするとともにＡＬＵレジスタ５０の内容を
Ａレジスタ５３ｂにロードするという命令となり、同図
（Ｂ）ではＬＤＭＷによってＭＷレジスタ６１の内容を
メモリ３０の１、ＣＡＤＨによって７ドレスが示される
位ａに書き込みを行うとともにＩＮＧによってＸＡＤＲ
を１つインクリメントするという２つの動作を行う命令
となる。In the same figure (A), the S-2 register 41a, the S-register 4
1b (see Figure 11) and loads the result into the ALU register 48, and also loads the contents of the ALU register 50 into the A register 53b. In the figure (B), the contents of the MW register 61 are 1 of the memory 30, writes to location a indicated by 7 address by CADH, and writes to XADR by ING.
This is an instruction that performs two operations: incrementing by one.

第８図は上記ＬＤＵＡ、ＬＤＭＷ、ＩＮＧという各命令
を実行する場合の第４図に示す回路のタイミングチャー
トを示す。同図（Ａ＞においてＭＣＫでポされるクロッ
クパルスの４パルスに１パルスの割合で同図＜８）のＴ
ＭＧφパルスが端子５に供給されるとともにＲＯＭ１か
らは同図（Ｃ）に示ずタイミングで１６ビツトの命令が
ラッチ７に出力される。またラッチ７からはＴＭＧφの
バイパルスに同期して同図（Ｄ）に示すタイミングで８
ビツトずつの命令が出力され夫々デコーダ８，１０に供
給される。FIG. 8 shows a timing chart of the circuit shown in FIG. 4 when executing the instructions LDUA, LDMW, and ING. In the same figure (A>), T of
The MGφ pulse is supplied to the terminal 5, and a 16-bit instruction is output from the ROM 1 to the latch 7 at a timing not shown in FIG. In addition, from latch 7, 8
Bit-by-bit instructions are output and supplied to decoders 8 and 10, respectively.

第９図はデコーダ８．１０によってデコードされた命令
が第１１図の回路中の所定の素子に供給されるタイミン
グを示している。同図（Ａ）。FIG. 9 shows the timing at which instructions decoded by decoder 8.10 are supplied to predetermined elements in the circuit of FIG. Same figure (A).

（Ｂ）のＭＣＫ、ｒＭＧφは第８図（Ａ）、（Ｂ）と同
じものである。同図（Ｃ）のＣはクリアパルス、同図（
Ｄ）のｄはアドレスカウンタのクロックパルス、同図（
Ｅ）のｅはメモリ３０の読み出し／書き込みを行うパル
ス、同図（Ｆ）のｆは第１１図に示す回路中のレジスタ
のラッチパルスを示す。ここでｄ、ｆで示す信号は第４
図の端子１１より出力され、ｆで示す信号は端子９より
出力される。MCK and rMGφ in (B) are the same as in FIGS. 8(A) and (B). C in the same figure (C) is a clear pulse, the same figure (
d in D) is the clock pulse of the address counter;
In E), e indicates a pulse for reading/writing the memory 30, and f in FIG. 11F indicates a latch pulse for the register in the circuit shown in FIG. Here, the signals indicated by d and f are the fourth
The signal is output from terminal 11 in the figure, and the signal indicated by f is output from terminal 9.

第１０図はメモリ３０及びメモリ３０を制御する回路の
回路図を示す。同図においてＣ１カウンタ１２．Ｃ２カ
ウンタ１３は共にアドレスカウンタであり、第１１図の
ＡＤＲレジスタ５８の出力が端子１４に供給されること
によってメモリ３０のＣ１方向及びＣ２方向のアドレス
がカウントされる。例えばＣ２方向のデータを順次出力
する場合にはＣ１カウンタ１２が一定値を出力しＣ２カ
ウンタが１つずつインクリメントすることによって０１
方向の上記一定値に対応するある列のＣ２方向のデータ
が順次比されることとなる。端子１２ａ、１３ａからは
夫々Ｃ１方向の出力、Ｃ２方向の出力が終了したオーバ
ーフローフラッグ信号が出力される。FIG. 10 shows a circuit diagram of the memory 30 and the circuit that controls the memory 30. In the figure, C1 counter 12. Both the C2 counters 13 are address counters, and the addresses in the C1 direction and the C2 direction of the memory 30 are counted by supplying the output of the ADR register 58 in FIG. 11 to the terminal 14. For example, when sequentially outputting data in the C2 direction, the C1 counter 12 outputs a constant value and the C2 counter increments one by one.
Data in the C2 direction of a certain column corresponding to the above-mentioned constant value of the direction are sequentially compared. Overflow flag signals are output from the terminals 12a and 13a, respectively, when the output in the C1 direction and the output in the C2 direction are completed.

Ｃ１カウンタ１２．Ｃ２カウンタ１３の出力は夫々ラッ
チ１４．１５を介してデータセレクタ１６に供給され、
ここで適当に信号選択が行われた後バッフ？１７を介し
てメモリ３０に７ドレスとして供給される。C1 counter 12. The outputs of the C2 counter 13 are supplied to the data selector 16 via latches 14 and 15, respectively.
Is there a buffer after appropriate signal selection? 17 to the memory 30 as 7 addresses.

第１１図は本装置においてガロア体ＧＦ　（２８）上で
リード・ソロモン符号による誤り検出・訂正を行う部分
の回路図を示す。同図の回路は本出願人が昭和６２年１
２月１５日付で出願した特許願（発明の名称「誤り検出
・訂正装置」）において提案した回路であり、加ｎ（排
他的論理和演算）及び乗算をパイプライン方式で行うこ
とによって演算の高速化を図ったものである。以下同図
の回路について筒中に説明する。FIG. 11 shows a circuit diagram of a portion of this device that performs error detection and correction using a Reed-Solomon code on the Galois field GF (28). The circuit in the same figure was created by the applicant in 1986.
This circuit was proposed in a patent application filed on February 15th (name of the invention "Error detection/correction device"), and it achieves high-speed calculation by performing addition (exclusive OR operation) and multiplication in a pipeline system. The aim is to The circuit shown in the figure will be explained below.

メモリ３０はディジタル・オーディオ・ディスク（ＤＡ
Ｃ）等より再生された１フイ一ルド分のディジタル音声
信号（リード・ソロモン符号）を記憶するためのメｔり
であり、そのメモリマツプ。The memory 30 is a digital audio disk (DA).
This is a memory map for storing one field's worth of digital audio signals (Reed-Solomon code) reproduced from C), etc.

は第２図で説明した如くである。is as explained in FIG.

シンドローム生成部３４はリード・ソロモン符号での誤
り検出・訂正を行う際に必要となる５つのシンドローム
ｓ−２，ｓ、、ｓｏ、ｓ、、ｓ２を生成するための回路
であり、乗算部４５はガロア体ＧＦ　（２８）に属する
２つの値の乗算を行うための回路である。更に、この回
路は対数変換部（対数ＲＯＭ）４６．４７、算術演篩部
（ＡＬＵ）４８、対数ゼロ検出回路４９、ＡＬＬＪレジ
スタ５０、及び指数変換部（指数ＲＯＭ）５１とより構
成される。The syndrome generation unit 34 is a circuit for generating five syndromes s-2, s, , so, s, , s2 required when performing error detection and correction in Reed-Solomon codes, and the multiplication unit 45 is a circuit for multiplying two values belonging to the Galois field GF (28). Furthermore, this circuit is comprised of a logarithmic conversion unit (logarithm ROM) 46, 47, an arithmetic unit (ALU) 48, a logarithm zero detection circuit 49, an ALLJ register 50, and an exponent conversion unit (exponent ROM) 51.

対数ＲＯＭ４６．４７は共にリード・オンリ・メモリ（
ＲＯＭ）によって構成され、その内部にはガロア体上の
原始元αを庇とする対数テーブルが記憶されている。し
たがっである１ａα　、α０が夫々対数ＲＯＭ４６．４
７に供給されると、そのαを底とする対数ｍ、ｎが出力
されることとなる。ＡＬＵ４８では対数ＲＯＭ４６と４
７によって対数に変換された夫々の値ｍとｎの加算を行
う。Both logarithm ROM46 and 47 are read-only memories (
A logarithm table having a primitive element α on a Galois field as an eaves is stored inside the ROM. Therefore, 1aα and α0 are each logarithm ROM46.4
7, the logarithms m and n whose base is α will be output. In ALU48, logarithm ROM46 and 4
The respective values m and n converted into logarithms by 7 are added.

ここでの加ｎは本川［１の他の部分において排他的論理
和演算を一括して加専と称しているのとは異なり、通常
の加算が行われる。The addition n here is different from the other parts of Honkawa [1 in which the exclusive OR operation is collectively referred to as the addition, and ordinary addition is performed.

ＡＬＵ４８において行われた演算はＡＬＵレジスタ５０
に一時的に蓄えられる。このＡＬＵレジスタ５０をこの
位置に設けたことにより、後述するように乗ｎと加算と
をパイプライン方式で実行することが可能となる。ＡＬ
Ｕレジスタ５０の出力データｍ＋ｎは指数ＲＯＭ５１に
おイテαＩＩｌ＋０に変換される。この指数ＲＯＭは対
数ＲＯＭ４６゜４７などと同様にＲＯＭによって構成さ
れ、その内部には入力された値ｍ＋ｎを指数として、α
ｌ＋ｎに変換する指数テーブルが記憶されている。The calculations performed in the ALU 48 are stored in the ALU register 50.
is temporarily stored. By providing this ALU register 50 at this position, it becomes possible to execute the multiplication n and addition in a pipeline manner as described later. AL
The output data m+n of the U register 50 is converted into an item αIIl+0 in the index ROM 51. This index ROM is composed of a ROM similar to the logarithm ROM 46, 47, etc., and inside it, the input value m+n is used as an index, α
An index table for converting to l+n is stored.

又対数ゼロ検出回路４９は、対数ＲＯＭ４６゜４７にゼ
ロが入力された場合にデータセレクタ５２がゼロ信号を
出力するよう構成した回路である。The logarithmic zero detection circuit 49 is a circuit configured so that the data selector 52 outputs a zero signal when zero is input to the logarithm ROM 46, 47.

以上の説明より明らかなように、乗ｎ部４５全体として
考えると、入力された２つの値（Ｃ１゜α　）の積（α
ｍａｎ　、を出力することとなる。As is clear from the above explanation, when considering the n-power part 45 as a whole, the product (α
man , will be output.

加ｎ部５３は加寥）回路５３ａとＡレジスタ５３ｂとよ
り構成され、データセレクタ５２より供給される値とＡ
レジスタ５３ｂに記憶された値を加算回路５３ａにおい
て加算（排他的論理和、以下同様）し、その値を新たに
Ａレジスタ５３ｂに記憶するという操作を行う。The input section 53 is composed of a circuit 53a and an A register 53b, and is configured to input the value supplied from the data selector 52 and the A register 53b.
An operation is performed in which the values stored in the register 53b are added (exclusive ORed, the same applies hereinafter) in the adder circuit 53a, and the resulting value is newly stored in the A register 53b.

ここではメモリ３０に記憶された第３図のメモリマツプ
上のある列（１〜６１まである列の中のどれか１つの列
）に沿ったＣ２方向のデータの誤り検出・訂正を行う場
合を考え、このＣ２方向に沿ったデータをｖ　′、・・
・、■５８′　とする。Here, we will consider the case where error detection and correction is performed on data in the C2 direction along a certain column (any one of columns 1 to 61) on the memory map shown in FIG. 3, which is stored in the memory 30. , this data along the C2 direction is v',...
・, ■58′.

まず、シンドロームｓ、、ｓ−１，ｓｏ、ｓ１゜Ｓ２を
求めるための操作を行う。シンドロームの生成は、メモ
リ３０に記憶されたデータが読み出され、データバスを
通過して、バッファ３１．データセレクタ３２．メモリ
リードレジスタ（ＭＲレジスタ）３３を介してシンドロ
ーム生成部３４に供給され、このシンドローム生成部３
４において、上記シンドロームＳ−２，・・・、Ｓ２が
生成される。First, an operation is performed to obtain the syndrome s, s-1, so, s1°S2. The syndrome is generated when data stored in the memory 30 is read out, passed through the data bus, and sent to the buffer 31 . Data selector 32. It is supplied to the syndrome generation unit 34 via the memory read register (MR register) 33, and the syndrome generation unit 3
4, the syndromes S-2, . . . , S2 are generated.

ここでは−例として、シンドロームＳ１を求める操作に
ついて説明する。まずＣＳ−２レジスタ３５ａ、Ｃ８＝
ルジスタ３６ａ、＋＋、ｃｓ２レジスタ３９ａがすべて
クリアされ、φ（８ビツトすべてがゼロの状態を総称し
てφとする）の状態となる。Here, as an example, an operation for determining the syndrome S1 will be described. First, CS-2 register 35a, C8=
The registers 36a, ++, and cs2 registers 39a are all cleared, resulting in a state of φ (the state in which all 8 bits are zero is collectively referred to as φ).

■　ｖ５８′　がメモリ３０から読み出され、上述の経
路を経て加算回路３８ｃに入力される。一方ＣＳルジス
タ３８ａの内容φと、Ｃ１の値が記憶されたデータ発生
器３８ｂの出力との乗算が行われ、この結果も同時に加
算回路３８Ｃに供給される。加算回路３８Ｇでは２つの
入力の排他的論理和演算が行われ（３５Ｃ〜３９Ｇも同
様である）、その結果を新しくＣ８ｉ　レジスタ３８Ｈ
にセットする。この一連の操作を式で表せば次のように
なる。(2) v58' is read from the memory 30 and input to the adder circuit 38c via the above-mentioned path. On the other hand, the content φ of the CS register 38a is multiplied by the output of the data generator 38b in which the value of C1 is stored, and this result is also simultaneously supplied to the adder circuit 38C. The adder circuit 38G performs an exclusive OR operation on the two inputs (the same applies to 35C to 39G), and the result is newly stored in the C8i register 38H.
Set to . This series of operations can be expressed as follows.

＄Ｘ（Ｚ’　＋Ｖ５８’　＝ｖ５８’　＝？Ｃ８１■　
ＣＳルジスタ３８ａの内容（■５８′）とＣ１との乗算
が行われ、その結果が加算回路３８Ｃに供給される。加
算回路３８Ｃでは、これとメモリ３０から読み出された
ｖ５７′　と加算（排他的論理和演算、以下同様）が行
われ、その結果はＣＳルジスタ３８ａに新しくセットさ
れる。$X(Z'+V58'=v58' =?C81■
The contents of the CS register 38a (58') are multiplied by C1, and the result is supplied to the adder circuit 38C. The adder circuit 38C performs addition (exclusive OR operation, the same applies hereinafter) to this and v57' read from the memory 30, and the result is newly set in the CS register 38a.

α　・Ｖ　　’　＋■５７’　＝＋Ｃ８１■　ＣＳルジ
スタ３８ａの内容＜ａ　　”Ｖ５Ｂ’＋Ｖ　′）とＣ１
との乗算が行われ、その結果が加ｎ回路３８Ｃに供給さ
れる。１１Ｖｌｉ回路３８ｃでは、これとメモリ３０か
ら読み出されたｖ５６′　との加算が行われ、その結果
はＣＳルジスタ３８ａに新しくセットされる。α ・V'+■57' =+C81■ Contents of CS registor 38a <a "V5B'+V') and C1
Multiplication is performed with , and the result is supplied to the addition circuit 38C. In the 11Vli circuit 38c, this is added to v56' read from the memory 30, and the result is newly set in the CS register 38a.

（（Ｘ’　”　Ｖ５ｇ’　＋　Ｖ５７’　）　Ｘ　α１
＋　Ｖ５６’−Ｃ２・ｖ　′＋α１■　′＋Ｖ　′＋Ｃ
８以下同様の操作が繰り返され、最後にメモリ３０より
Ｖ　′が読み出され上記の演算が行われると、最終的に
は次の値がＣＳルジスタ３８ａにセットされる。((X' ” V5g' + V57' ) X α1
+V56'-C2・v'+α1■'+V'+C
8 and below, similar operations are repeated, and finally, when V' is read out from the memory 30 and the above calculation is performed, the next value is finally set in the CS register 38a.

α５８ｖ５８・＋。５７■５□・８６００．。α58v58・+. 57■5□・8600. .

α・Ｖ　′　＋α　・ｖｏ′ 但し、ここでα０−１（第１ビツトのみが１で他はすべ
てゼ［１）である。この式はリード・ソロモン符号によ
る誤り検出・訂正において周知のシンドロームの一つを
示し、シンドロームＳ１となる。α·V′ +α·vo′ However, here α0−1 (only the first bit is 1 and all others are 0 [1). This equation represents one of the well-known syndromes in error detection and correction using Reed-Solomon codes, and is called syndrome S1.

他のシンドロームｓ−２，ｓ−１，ｓｏ、ｓ２も同様に
、シンドローム生成部３４の夫々に対応する演算回路に
おいて、メモリ３０から読み出されるデータＶ　′、・
・・、■５８′　より生成され、夫々ＣＳ−Ｚレジスタ
３５８等にセットされる。Similarly, for the other syndromes s-2, s-1, so, and s2, data V', .
. . , 58' and set in the CS-Z register 358, etc.

ｃｓ　　レジスタ３５　ａ　、　−、Ｏ８，２レジスタ
３９ａにセットされたシンドロームＳ−２，・・・。Syndrome S-2, . . . set in cs register 35a, -, O8, 2 register 39a.

Ｓ２はデータセレクタ４０．データセレクタ３２を介し
てシンドロームレジスタ（Ｓ−２レジスタ）４１ａ、・
・・、シンドロームレジスタ（３２レジスタ）４１ｅへ
夫々転送され、セットされる。ここでＳ、レジスタ４１
　ａ、　・、８２レジスタ４１ｅにセットされたシンド
ロームは、ピロ検出器４２に供給される。シンドローム
Ｓ−２，・・・、Ｓ２の値が全てゼロであり、ゼロ検出
器４２がこれを検出づると、Ｖ　′、・・・ＨＶ　５　
Ｂ　’　には誤りが無いと判所され、次の列の一連のデ
ータについてのシンドローム生成演算に移行する。S2 is a data selector 40. Syndrome register (S-2 register) 41a, ・
. . , are transferred to the syndrome register (32 registers) 41e and set. Here S, register 41
a, . , 82 The syndrome set in the register 41e is supplied to the pyrodetector 42. When the values of the syndromes S-2, . . . , S2 are all zero, and the zero detector 42 detects this, V', . . . HV 5
It is determined that there is no error in B', and the process moves on to syndrome generation calculations for a series of data in the next column.

ゼロ検出器４２においてＳ−２，・・・、Ｓ２の中にぜ
口でないものがあることが検出されると、ｖ　′、・・
・＊　Ｖ　５　Ｂ　’のシンボルの中に誤りを含むもの
があると判断され、そのシンボルを特定し、正しいデー
タに訂正するための演算を行う。When the zero detector 42 detects that there is something in S-2, .
・* It is determined that some of the symbols of V 5 B' contain an error, and the symbol is identified and an operation is performed to correct it to correct data.

以下この演ｑの手続きについて説明する。以下の（１）
乃至（３０）は夫々第１図の回路の制御を行うコントロ
ール部（図示ゼず）によって指令される１インストラク
シヨンステツプに対応する。The procedure for this operation q will be explained below. (1) below
1 to 30 correspond to one instruction step commanded by a control section (not shown) that controls the circuit of FIG. 1, respectively.

（１）誤りを含むシンボルの数によって、所定の値を出
力するフラッグ部４３をクリアする。(1) Clear the flag unit 43 that outputs a predetermined value depending on the number of symbols containing errors.

■　Ａレジスタ５３ｂをクリアすると共に、データセレ
クタ４４及び５７はＳ−ルジスタ４１ｂよりＳ−１を読
み出して乗算部４５に供給する。(2) While clearing the A register 53b, the data selectors 44 and 57 read S-1 from the S-registor 41b and supply it to the multiplier 45.

ここではまずＳ−１を夫々対ａＲＯＭ４６及び４７にお
いて対数に変換し、ＡＬＵ４８においてそれらを互いに
加算（通常の加算）シた結果をＡＬＵレジスタ５０にセ
ットする。Here, S-1 is first converted into a logarithm in the pair of aROMs 46 and 47, and then added together (normal addition) in the ALU 48, and the result is set in the ALU register 50.

１０（ｌ　　Ｓ　　＋　　ＩＯｇａＳ　−１＋Ａ　Ｌ、
　ＬＪレジスタα　−１ ■　ＡＬＬＪレジスタ５０にセットされた内容を指数Ｒ
ＯＭ５１によってＳ−１の２乗に変換し、川口回路５３
ａにおいてＡレジスタ５３ｂにセットされた内容（φ）
との加算（排他的論理和）を実行し、その結果を新たに
Ａレジスタ５３ｂにセットする。10 (l S + IOgaS -1 + A L,
LJ register α -1 ■ Contents set in ALLJ register 50 as index R
Convert to the square of S-1 by OM51, and convert it to Kawaguchi circuit 53
Contents set in A register 53b at a (φ)
Executes addition (exclusive OR) with the A register 53b, and newly sets the result to the A register 53b.

Ｓ　　＋φ＝８−１　＋Ａレジスタ これと同時に乗算部４５では、Ｓ−２レジスタ４１ａ、
ＳＱレジスタ４１Ｃより夫々読み出されたＳ−２，Ｓｏ
の乗算操作の前段１（ＡＬＵ４８で両者の対数の加専が
行われるまでの段ｌ＠）での結果をＡＬＵレジスタ５０
ヘセットする。S +φ=8-1 +A register At the same time, in the multiplier 45, the S-2 register 41a,
S-2 and So read from the SQ register 41C, respectively.
The result in the first stage of the multiplication operation (stage l@ until the logarithms of both are added in the ALU 48) is stored in the ALU register 50.
Heset.

１０ｇ（ｚ　Ｓ−２＋　　１ｏＱ（ｘｓＱ　−＞Ａ　Ｌ
　Ｕレジスタ（４）ＡｔｊＪレジスタ５０に記憶された
内容を指数ＲＯＭ５１を通過させ、αのベキ乗に変換し
、川口回路５３ａにおいて、この指数ＲＯＭ５１の出力
とＡレジスタ５３ｂに記憶された内容とを加算すると共
に、この結果を新たにＡレジスタ５３ｂにセットする。10g(z S-2+ 1oQ(xsQ ->A L
U register (4) The content stored in the AtjJ register 50 is passed through the index ROM 51 and converted to the power of α, and the output of this index ROM 51 and the content stored in the A register 53b are added in the Kawaguchi circuit 53a. At the same time, this result is newly set in the A register 53b.

Ｓ　　　＋ｓ−１”ｓ□”’＞Ａレジスタ■　へレジス
タ５３ｂの内容をそのまま８レジスタ５４に転送する。S+s-1"s□"'>A register ■ The contents of the register 53b are transferred as they are to the 8 register 54.

ｓ　　　＋ｓ−１・Ｓ０→Ｂレジスタ ■　フラッグ部４３の第１のフラッグに、Ｓ−１＋Ｓ−
１・Ｓｏの値がゼロであるか、ゼロ以外の値であるかに
よって所定の値をセットする。s +s-1・S0→B register■ S-1+S- is set to the first flag of the flag section 43.
A predetermined value is set depending on whether the value of 1.So is zero or a value other than zero.

ｃｒ＞　〜（１ｉ）　　８６　、　Ｓ−１，３１につい
てよ記■〜■と同様の過程を経て、その結果をＣレジス
タ５５へ転送し、フラッグ部４３の第２のフラッグに所
定の値をセットする。cr> ~(1i) 86, For S-1 and 31, go through the same process as described in ■~■, transfer the result to the C register 55, and set a predetermined value in the second flag of the flag section 43. do.

Ｓ０２＋Ｓ−１・８１９Ｃレジスタ （１２）　〜（１６）Ｓｌ、Ｓｏ、３２について上記■
〜ｆ３）及びの〜（１１）と同様の過程を経て、その結
果をＣレジスタ５６へ転送し、フラッグ部４３の第３の
フラッグに所定の値をセットする。S02+S-1・819C register (12) ~ (16) Regarding Sl, So, 32 above ■
Through the same process as ~f3) and ~(11), the result is transferred to the C register 56, and the third flag of the flag section 43 is set to a predetermined value.

Ｓｌ　＋５ｏ−８２うＤレジスタ （１７）フラッグ部４°３において、第１乃至第３のフ
ラッグの値が全てゼロであればＶ。′、・・・。Sl +5o-82 D register (17) If the values of the first to third flags in the flag section 4°3 are all zero, V. ',...

■５８′のうちただ１つのシンボルのみが誤りを含むと
判定され、そうではない場合には２以上のシンボルにお
いて誤りを含むと判定される。(2) It is determined that only one symbol among 58' contains an error; otherwise, it is determined that two or more symbols contain errors.

この結果はレジスタ４３よりコントロール部へ送られる
。This result is sent from the register 43 to the control section.

以下１シンボルにのみ誤りがあると判定されたと仮定し
て、その誤りを含むシンボルを特定するためのＰ７ＪＪ
算を行う。P7JJ to identify the symbol containing the error, assuming that only one symbol has an error.
Do calculations.

（１８）フラッグ部４３をクリアする。(18) Clear the flag section 43.

（１９）　　Ａレジスタ５３ｂをクリアし、ｓルジスタ
４１ｄ、Ｓｏレジスタ４１ｃより夫々読み出されたデー
タＳ１をデータセレクタ４４を介して、又Ｓ。をデータ
セレクタ５７を介して夫々対数ＲＯＭ４６．対数ＲＯＭ
４７に供給する。(19) Clear the A register 53b, and send the data S1 read from the S register 41d and the So register 41c, respectively, to the S register via the data selector 44. through the data selector 57 to the logarithm ROM 46 . Logarithm ROM
47.

対数ＲＯＭ４７では、その出力の符号を反転し、それら
をＡＬＬＪ４８において加算した結果をＡＬＵレジスタ
５０にセットする。The logarithm ROM 47 inverts the sign of its output, adds them together in the ALLJ 48, and sets the result in the ALU register 50.

ｔｏｏ（ｘＳｌ−１０（１，Ｓ。−５ＡＬＵレジスタ（
２０１ＡＬＬＪレジスタ５０に記憶された（１９）の内
容を指数ＲＯＭ５１を介してαのベキ乗（ｓ１／ＳＱと
なる）に変換し、これとＡレジスタ５３ｂに記憶された
φとを加口回路５３ａにおいて加算し、この結果を新た
にＡレジスタ５３ｂにセットする。too(xSl-10(1,S.-5ALU register(
The content of (19) stored in the 201ALLJ register 50 is converted to the power of α (s1/SQ) via the index ROM 51, and this and φ stored in the A register 53b are combined in the addition circuit 53a. The result is newly set in the A register 53b.

Ｓ１／Ｓｏ＋φ−８１／Ｓｏ＋Ａレジスタ（２１）　　
Ａレジスタ５３ｂの内容をそのままＣレジスタ５５へ転
送する。S1/So+φ-81/So+A register (21)
The contents of the A register 53b are transferred to the C register 55 as is.

（２２）　　Ｃレジスタ５５の内容をデータセレクタ５
つ、データセレクタ４４を介して対数ＲＯＭ４６へ供給
すると共に、データセレクタ５７がらデフォルトで出力
された値１を対数ＲＯＭ４７へ供給し、夫々の対数に変
換し、ＡＬＵ１１８で互いに加ｎし、その結果を△ＬＵ
レジスタ５０を介してアドレスレジスタ（ΔＤＲレジス
タ）５８へセットする。(22) The contents of the C register 55 are sent to the data selector 5.
At the same time, the value 1 outputted by default from the data selector 57 is supplied to the logarithm ROM 46 via the data selector 44, and the value 1 is converted to each logarithm. △LU
It is set in the address register (ΔDR register) 58 via the register 50.

うＡ　Ｄ　Ｒレジスタ 周知のようにリード・ソロモン符号による誤り検出・訂
正方法においてこの値が誤りを含んだシンボルｉを示す
。ADR register As is well known, in the error detection/correction method using Reed-Solomon codes, this value indicates a symbol i containing an error.

（２３）　　ｉがゼロから５８までの値であれば、誤り
を含んだシンボルＶｉ′が特定されたこととなり、ｉが
５９以上の値であるときは、（１１）において誤りを含
んだシンボルが１つだけとした判断が誤まっていたとし
て、３シンボル以上に誤りを含む場合の処理に移行する
。ここではｉがゼロから５８の値であるとして以下の誤
り訂正操作を行う。(23) If i is a value from zero to 58, the symbol Vi′ containing an error has been identified, and if i is a value greater than or equal to 59, the symbol containing an error is identified in (11). Assuming that the determination that there is only one symbol is incorrect, the process shifts to the case where three or more symbols contain errors. Here, assuming that i is a value from 0 to 58, the following error correction operation is performed.

（’２４）ＡＤＲレジスタ５８にセットされた１直を第
１０図に示すＣ１カウンタ１２又はｃ２カウンタ１３供
給し、Ｃ１方向についでの訂正の場合にこの１直をＣ１
カウンタ１２に、Ｃ１方向についての訂正の場合には０
２カウンタ１３に夫々ロードする。この値は夫々ラッチ
１４又は１５によってラッチされた後データセレクタ１
６によって適当なデータ選択が行なわれ、メモリ３０に
記憶される。('24) The 1st shift set in the ADR register 58 is supplied to the C1 counter 12 or the c2 counter 13 shown in FIG.
The counter 12 is set to 0 in the case of correction in the C1 direction.
2 counters 13 respectively. After this value is latched by latch 14 or 15, respectively, data selector 1
6, the appropriate data selection is made and stored in memory 30.

（２５）　　Ａ　Ｄ　Ｒレジスタ５日から出力された値
に対応するアドレスのシンボルｖｉ′をメ［す３０より
読み出し、ＭＲレジスタ３３にセットする。(25) The symbol vi' of the address corresponding to the value output from the ADR register 5 is read from the memory 30 and set in the MR register 33.

（２（ｉ）　　Ａレジスタ５３ｂをクリアすると共に、
Ｓｏレジスタ４１ｃより読み出された狛ｓ。をデータセ
レクタ４４を介して対＠ＲＯＭ４６に供給し、データセ
レクタ５７よりデフォルトで出力された値１を対ｔ＆Ｒ
ＯＭ４７に供給する。(2(i) Clear the A register 53b and
Koma s read from the So register 41c. is supplied to the pair @ROM46 via the data selector 44, and the value 1 output by default from the data selector 57 is supplied to the pair @ROM46.
Supply to OM47.

対数ＲＯＭ４６．４７の出力を△ＬＵ−１８において加
監ンし、ＡＬＬＪレジスタ５０にヒツトする。The outputs of the logarithm ROMs 46 and 47 are supervised in ΔLU-18 and input to the ALLJ register 50.

ｌｏｇａＳｏ−！０（ｌａ１＝　ｌｏｐ、Ｓ。logaSo-! 0 (la1=lop, S.

−）ＡＬＵレジスタ （２７）　　Ａ　Ｌ　（Ｊレジスタ５０の内容を指数Ｒ
ＯＭ５１においてαのベキ乗に変換し、加算回路５３ａ
を介してＡレジスタ５３ｂにセットすると同時に、ＭＲ
レジスタにセットされた内容（Ｖ　ｉ　）を（２６）と
同様な計算を行ってＡＬｔＪレジスタ５０にセットする
。-) ALU register (27) A L (The contents of J register 50 are indexed R
OM51 converts α into a power, and adder circuit 53a
At the same time, the MR
The contents (V i ) set in the register are calculated in the same manner as in (26) and set in the ALtJ register 50.

Ｓ０＋０−８ｏ　Ａレジスタ １ｏｏ　　Ｖｉ’　　＋　　ｌｏｇ　　１−　１０１１
１ａＶ＋’α　　　　　　　　　　　　　α 今ＡＬＵレジスタ （２８）　　Ａ　Ｌ　Ｕレジスタ５０にセットされた内
容（Ｉ　Ｏ（ｌ　ｆｆＶ　ｉ　’　）を指数ＲＯＭ５１
においてαのベキ乗に変換するとともに、加算回路５３
ａにおいてＡレジスタ５３ｂにセットされた内容（Ｓｏ
）と加算し、新たにＡレジスタ５３ｂにセットする。S0+0-8o A register 1oo Vi' + log 1- 1011
1aV+'α α Now the ALU register (28)
In addition to converting α into a power, an addition circuit 53
The contents set in the A register 53b at step a (So
) and newly set it in the A register 53b.

Ｖ　ｉ’　＋８□−４Ａレジスタ ここでＶ　ｉ’　＋５ｏ＝Ｖ　ｉ となりＶＮ、ｔＸりを含むシンボルｖｉ′のデータが訂
正されたシンボル（真のｆ−タよりなるシンボル）であ
る。Vi'+8□-4A register Here, Vi'+5o=Vi, and the data of the symbol vi' including VN and tX is a corrected symbol (symbol consisting of a true f-ta).

（２９）　　Ａレジスタ５３ｂの内容（Ｖｉ）をデータ
セレクタ６６を介してメモリライトレジスタ（ＭＷレジ
スタ）６１にセットする。(29) Set the contents (Vi) of the A register 53b to the memory write register (MW register) 61 via the data selector 66.

（３０）　　ＭＷレジスタ６１にセットされた、誤りを
訂正されたデータｖｉをバッフ７６２を介してメモリ３
０の対応するアドレスに内き込み、誤り訂正操作が完了
する。(30) The error-corrected data vi set in the MW register 61 is sent to the memory 3 via the buffer 762.
0 and the error correction operation is completed.

以上の一連の操作によって１つの誤りシンボルを含む場
合の誤り検出・訂正が行われる。（１）乃至（３０）の
各インストラクション・ステップのうち（３１゜■、　
（１３）、　（２７）における操作は、ＡＬＬＪレジス
ター５０をｉＱＧプパイプライン方式としたことにより
、ＡＬＵレジスタ５０以前の演算（東口の前段部）とＡ
ＬＵ５０以降の演ｎ（乗算の後段部と加詐）を同時に実
行することがｐＪ能となり、誤り検出・訂正操作全体の
演粋処理速痕を大きく向上させることとなる。Through the above series of operations, error detection and correction is performed when one error symbol is included. Of each instruction step (1) to (30), (31°■,
By using the iQG pipeline system for the ALLJ register 50, the operations in (13) and (27) can be performed using the operations before the ALU register 50 (the front part of the east exit) and the A
Simultaneously executing the operations n after LU50 (the subsequent stages of multiplication and addition) becomes a PJ function, and greatly improves the operation processing speed of the entire error detection/correction operation.

２シンボル以上において誤りを含む場合の誤り検出・訂
正操作についても、周知の如く最終的にはシンドローム
Ｓ−２，・・・、Ｓ２についての演算を行うことに帰着
し、第１１図の回路において実行可能なことは言うまで
もない。Ｅレジスタ６３゜ＺＲＯＭ６４．Ｆレジスタ６
５などは２シンボル以上の誤りを含む場合に用いられる
。したがってより複雑な演算が必要となる２シンボル以
上の誤りを含む場合も、上記のように乗算と加算とをバ
イブライン方式で同時に実行し得ることとしたため、高
速に誤り訂正操作を行うことが可能となる。Regarding error detection and correction operations when two or more symbols contain errors, as is well known, the final result is to perform calculations for the syndromes S-2, . . . , S2, and in the circuit shown in FIG. Needless to say, it is doable. E register 63°ZROM64. F register 6
5 etc. is used when two or more symbols contain errors. Therefore, even if there are errors in two or more symbols that require more complex calculations, multiplication and addition can be performed simultaneously using the Vibration method as described above, making it possible to perform error correction operations at high speed. becomes.

なお、本実施例では第３図におけるＣ２方向のデータ列
についての誤り検出・訂正操作を説明したが、同様の操
作によって０１方向のデータについても誤り検出・訂正
操作が行える。In this embodiment, the error detection and correction operations for the data string in the C2 direction in FIG. 3 have been described, but the error detection and correction operations can also be performed for the data in the 01 direction by similar operations.

次に本発明の主要部となる第１図のフローチャートにつ
いて説明する。本発明の特徴は、既に述べた如く上記誤
り検出・訂正手段を構成する論理回路素子を制御する演
＄ｌυ制御命令だけでなく、メモリ３０のメモリマツプ
ａｉ１１ｍ命令と、識別信号（１０信号）からディジタ
ルデータの種類の判定を行う識別信号制御命令と、ディ
ジタルデータの誤り検出を行う場合並びにディジタルデ
ータの誤りが検出された場合にメモリ３０の読み出し／
書き込み動作を１ＩＩ１１１１するアドレスυ制御命令
とをＲＯＭ１に予め記憶させ、ソフトウェアとして取り
扱っているという点にある。Next, the flowchart shown in FIG. 1, which is the main part of the present invention, will be explained. As already mentioned, the feature of the present invention is that not only the operation $lυ control command for controlling the logic circuit elements constituting the error detection/correction means, but also the digital control command from the memory map ai11m command of the memory 30 and the identification signal (signal 10). An identification signal control command for determining the type of data, a read/write command for reading the memory 30 when detecting an error in digital data, and when an error in digital data is detected.
The point is that the address υ control command for performing the write operation is stored in the ROM 1 in advance and handled as software.

従って、第１図の本実施例の動作を示すフローチャート
も上記両動作を含めた形となっている。Therefore, the flowchart shown in FIG. 1 showing the operation of this embodiment also includes both of the above operations.

なお以下の説明において誤り訂正・検出に関する部分に
ついての動作は既に述べであることからその部分は単に
そのことを明示するに止め、その他の部分のみ説明する
こととする。In the following description, since the operations related to error correction/detection have already been described, this portion will only be clearly indicated, and only the other portions will be explained.

ステップ（以下ステップを３ｔと略記する）１では第１
０図、第１１図に示す回路等のＬＳＩに対する動作テス
トを行うか否かを判断し、テストを行う場合には■で示
す５ｔ４０に向かう。In step (hereinafter abbreviated as 3t) 1, the first
It is determined whether or not to perform an operation test on LSIs such as the circuits shown in FIGS.

Ｓｔ２ではスタート信号が供給されたかどうかを検出し
、スタート信号が入来した場合には第１１図のメモリ３
０に対し、ＤＡＤなどによって再生されたディジタル信
号を古き込む。St2 detects whether or not a start signal is supplied, and if a start signal is received, the memory 3 in FIG.
0, a digital signal reproduced by a DAD or the like is used.

Ｓｉ３では第３図においてＩＤ信号が記憶されるＩＤ領
域のうち２５で示す位置にゼロデータを書き込む。In Si3, zero data is written in the position indicated by 25 in the ID area where the ID signal is stored in FIG.

Ｓｉ４においては第３図の２４ｃの領域にあるエラーフ
ラッグを検査し、間接的に１０信号及びこのＩＤ信号と
共に記録媒体から読み出されたデータの正誤を判断し、
もしもエラーがあると判断された場合には、Ｓｉ５にお
いて［）信号にエラーがあったことを示すエラーフラッ
グを出力し、Ｓｉ２の動作を飛び越してＳｉ２を実行す
る。In Si4, the error flag in the area 24c in FIG.
If it is determined that there is an error, an error flag indicating that there is an error in the [) signal is output at Si5, and the operation of Si2 is skipped and executed.

Ｓｉ２では記録媒体からメモリ３０に記憶されたディジ
タル信号の種類を識別する。この場合の例では、音声信
号であるか、各種のコード（例えば漢字コード、アスキ
ーコードなと）であるかを識別している。At Si2, the type of digital signal stored in the memory 30 from the recording medium is identified. In this example, it is identified whether it is an audio signal or various codes (for example, Kanji code, ASCII code, etc.).

Ｓｉ７では第１０図のシンドローム・フラッグカウンタ
１８にＩＤ信号を出力するモードを設定し、ＩＤ符号の
数に対応するカウントを行う。At Si7, a mode is set for outputting an ID signal to the syndrome flag counter 18 shown in FIG. 10, and a count corresponding to the number of ID codes is performed.

Ｓｉ２では第３図の１０信号の持つ情報を出力し、Ｓｉ
２で次のＩＤ信号を出力するためにＩＤカウンタのイン
クリメントを行う。このＳｉ２゜Ｓｉ２はメモリに記憶
されたＩＤ信号の数だけ繰り返される。Si2 outputs the information of the 10 signals in Fig. 3, and
At step 2, the ID counter is incremented to output the next ID signal. This Si2°Si2 is repeated as many times as there are ID signals stored in the memory.

５ｔ１０は第１１図に示すＡレジスタ５３ｂ等全てのレ
ジスタをクリアし、ディジタルデータの誤り検出・訂正
の際にこれらのレジスタの使用を可能とする。5t10 clears all the registers such as the A register 53b shown in FIG. 11, and makes it possible to use these registers when detecting and correcting errors in digital data.

Ｓ　ｔ　１１では、メモリ３０に記憶されたディジタル
デー・りに対して誤り検出・訂正を行うか否かを判断し
、ＮＯの場合にはこの判断を繰り返し、ＹＥＳの場合に
は次のステップに進み誤り検出・訂正動作をスタートさ
せる。At Step 11, it is determined whether or not to perform error detection and correction on the digital data stored in the memory 30. If NO, this determination is repeated; if YES, the process proceeds to the next step. Advance error detection/correction operation is started.

５ｔ１２では第３図に示すメモリマツプの０１ｈ向（×
方向）のアドレスカウンタ、Ｃ２方向くＹ方向）のアド
レスカウンタ及びエラーマーク用のアドレスを１命令で
クリアする。At 5t12, the 01h direction (×
Clear the address counter in the C2 direction and the Y direction) and the address for the error mark with one instruction.

又５ｔ１３ではフラッグレジスタをクリアする。Also, at 5t13, the flag register is cleared.

５ｔ１４では既に述べた仕様によって第３図において０
１方向のシンドロームの生成を行う。In 5t14, due to the specifications already mentioned, it is 0 in Fig. 3.
Generate a unidirectional syndrome.

５ｔ１５では５ｔ１４で生成されたシンドロームＳ−２
，・・・、Ｓ２に基づいてメモリ３ｏに記憶されたＣ１
方向のディジタルデータに誤りがあるがどうかの検出を
行う。５ｔ１５で求めたシンドロームがすべてゼロであ
るとすればディジタルデータＶ。−ＶＳ２には誤りがな
いと判断され、■ヘジャンプする。一方シンドロームＳ
−２，・・・、Ｓ２のうちの少なくとも１つがゼロでな
いとするとＶ。Syndrome S-2 generated in 5t14 in 5t15
,..., C1 stored in the memory 3o based on S2
Detects whether there is an error in the direction digital data. If all the syndromes found in 5t15 are zero, the digital data is V. - It is determined that there is no error in VS2, and the process jumps to ■. On the other hand, syndrome S
-2,..., V if at least one of S2 is not zero.

〜ｖ５８の中には誤りが含まれているとして５ｔ１６へ
移行する。Since an error is included in ~v58, the process moves to 5t16.

５ｔ１６では上記誤りが１つだけか又は２以上の誤りを
含むのかを判定する動作を行う。この具体的な動作は既
に述べた。At 5t16, an operation is performed to determine whether there is only one error or two or more errors. This specific operation has already been described.

５ｔ１８では５ｔ１６で２以上の誤りを含むとされた判
断に対し、誤りが２つたけであるか、又は３つ以上の誤
りを含むのかを判定する動作を行う。５ｔ１８において
２つの誤りを含むと判断され５ｔ１９においてこの２つ
のエラーの訂正を行い、Ｖ　ｏ　□　Ｖ　ｓ　ｓがすべ
て元の正しいデータに訂正されると５ｔ２１でノーエラ
ーのフラッグを立てるためにノーエラーを示すデータを
メモリに書き込む。一方５ｔ１８で誤りが３つ以上ある
と判断されると、このことを示すエラーフラッグをメモ
リに書き込む。At 5t18, in response to the determination in 5t16 that two or more errors are included, an operation is performed to determine whether there are only two errors or three or more errors. It is determined at 5t18 that there are two errors, and these two errors are corrected at 5t19. When all V o □ V s s are corrected to the original correct data, a no error flag is set at 5t21 to indicate no error. Write data to memory. On the other hand, if it is determined at 5t18 that there are three or more errors, an error flag indicating this is written in the memory.

５ｔ２２では、Ｃ１方尚の処理が終了するたびに０２方
向のアドレスカウンタをインクリメントするとともにＣ
１方向の処理がづべて終了していなければ５ｔ２３にお
いて■ヘジャンプし、次の行の０１方向の処理を行う、
Ｃ２方向のアドレスカウンタがＮ丁ＳＣの場合には５つ
、ＰＡＬの場合には６９までカウントされＣ２オーバー
フローフラッグを検出すると５ｔ２３においてＣ１方向
の処理がすべて終了したと判断され、５ｔ２４でＣ１方
向、Ｃ２方向のカウンタが、又５ｔ２５で第８図に示す
レジスタがずべてクリアされる。At 5t22, each time the processing in the C1 direction is completed, the address counter in the 02 direction is incremented and the C1 direction is incremented.
If the processing in one direction has not been completed, jump to ■ at 5t23 and perform the processing in the 01 direction on the next line.
The address counter in the C2 direction counts up to 5 in the case of Ncho SC and 69 in the case of PAL, and when the C2 overflow flag is detected, it is determined that all processing in the C1 direction is completed at 5t23, and at 5t24, the address counter in the C1 direction is counted up to 69. The counter in the C2 direction and all the registers shown in FIG. 8 are cleared at 5t25.

５ｔ２６でＮＴＳＣ方式であるかＰＡＬ方式であるかを
判断し、夫々の場合に２方向のシンボル数が異なること
から別々の操作（Ｓｉ２０及び５ｔ２８）によって０２
方向のシンドローム生成を行う。以後誤りを検出し、訂
正する操作はＣ１についての場合と同様である。At 5t26, it is determined whether the system is NTSC or PAL, and since the number of symbols in the two directions is different in each case, 02 is determined by separate operations (Si20 and 5t28).
Generate the direction syndrome. Thereafter, the operations for detecting and correcting errors are the same as for C1.

５ｔ２９において誤りがゼロか誤りがあるか否かを判断
し、誤りがない場合には■から５ｔ３４にジャンプして
ノーエラーフラッグメモリに記録する。At 5t29, it is determined whether there is no error or no error, and if there is no error, the process jumps from ■ to 5t34 and is recorded in the no-error flag memory.

５ｔ２９において誤りのあることが発見されると、５ｔ
３０において、誤りの数が１つだけであるか、２つ以上
あるのかを判定するａ誤りが１つだけの場合には５ｔ３
１において、Ｓｔｌ　７と同様に１エラーの誤り訂正を
行い、この誤り訂正操作が終了すると５ｔ３４において
、ノーエラーフラッグをメモリに記録される。If an error is discovered at 5t29, 5t
30, determine whether there is only one error or two or more errors.a If there is only one error, 5t3
At step 1, error correction for one error is performed as in Stl 7, and when this error correction operation is completed, at 5t34, a no-error flag is recorded in the memory.

５ｔ３２では５ｔ３０において誤りが２つ以上あると判
断された場合には５ｔ１８と同様に、誤りが２つだけか
あるいは３つ以上あるのかを判断する。誤りが２つだけ
だと判定された場合には５ｔ３３において、この２つの
エラーに対する誤り訂正操作が行われ、５ｔ３４でノー
エラーフラッグがメモリに記録され、誤りが３つ以上あ
ると判定された場合にはエラーフラッグをメモリに記録
する。In 5t32, if it is determined that there are two or more errors in 5t30, it is determined whether there are only two errors or three or more errors, similarly to 5t18. If it is determined that there are only two errors, an error correction operation for these two errors is performed at 5t33, and a no-error flag is recorded in the memory at 5t34, and if it is determined that there are three or more errors, records the error flag in memory.

Ｃ２方向の１つの列の処理が終了すると３ｔ３６におい
てＣ１方向のアドレス力ウレンタをインクリメントし、
次の列の処理を準備するとともに７ラツグカウンタのイ
ンクリメントも行う。このあと５ｔ３７で再びメモリ３
０に記録されたディジタルデータがＰＡＬ方式かＮＴＳ
０７１式かを判断し、ＰＡＬ方式の場合には■から５ｔ
３８に移行し、Ｃ１方向のカウンタが６９までカウント
されオーバーフローフラッグを検出すると０２方向の処
理が終了したと判断され、そうでない場合には次の列の
Ｃ２方向の処理を続行する。When the processing of one column in the C2 direction is completed, the address force urenta in the C1 direction is incremented at 3t36.
In addition to preparing to process the next column, the 7 lag counter is also incremented. After this, memory 3 again at 5t37
Whether the digital data recorded in 0 is PAL or NTS
Determine whether it is 071 type, and if it is PAL type, 5t from ■
38, when the counter in the C1 direction counts up to 69 and an overflow flag is detected, it is determined that the processing in the 02 direction has ended, and if not, the processing in the C2 direction of the next column is continued.

また５ｔ３７でＮＴＳＣ方式と判定されると■から５ｔ
３９に移行し、Ｃ１方向のカウンタが５９までカウント
されオーバーフローフラッグを検出すると０２方向の処
理が終了したと判断され、そうでない場合には次の列の
Ｃ２方向の処理を続行する。Also, if it is determined that the NTSC system is used at 5t37, 5t
39, when the counter in the C1 direction counts up to 59 and an overflow flag is detected, it is determined that the processing in the 02 direction has ended, and if not, the processing in the C2 direction of the next column is continued.

以上の動作によってメモリ３０に記憶されたディジタル
音声データの誤り検出・訂正が終了し、続いてこの訂正
されたデータをもとに再生が行われ次の段階へと進む。Through the above operations, error detection and correction of the digital audio data stored in the memory 30 is completed, and then reproduction is performed based on this corrected data and the process proceeds to the next stage.

発明の効果 上述の如く、本発明によれば、装回全体の回路規模を縮
少できるとともに、従来ハードウェアで構成されていた
蔀分をソフトウェア化することによりタイミングの調整
等に要する労力が軽減される等の特長を有する。Effects of the Invention As described above, according to the present invention, it is possible to reduce the circuit scale of the entire circuit, and the labor required for timing adjustment etc. can be reduced by converting the circuitry that was conventionally configured with hardware into software. It has features such as:

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は本発明の一実施例のフローチャートを示す図、
第２図はメモリに記憶されるデータを示す模式図、第３
図はメモリのメモリマツプを示す図、第４図はインスト
ラクションＲＯＭ及びその周辺の回路図、第５図は本実
施例の命令のビット構成を示す図、第６図及び第７図は
具体的な命令のビット構成の例を示す図、第８図及び第
９図は第４図に示す回路の動作を示すタイミングチャー
トを示す図、第１０図はメモリを制御する回路の回路図
、第１１図はリード・ソロモン符号による誤り検出・訂
正を行う回路の回路図である。 １・・・インストラクションＲＯＭ、２・・・プログラ
ムカウンタ、３４・・・シンドローム生成部、４６．４
７・・・対数変換部（対数ＲＯＭ）、４８・・・算術演
惇部（ＡＬＵ）、５１・・・指数変換部（指数ＲＯＭ）
、３５ｃ〜３９ｃ、５３ｃ・・・加算回路、４．５３・
・・加算部、３０・・・メモリ、４５・・・乗粋部、４
９・・・対数ゼロ検出回路、５０・・・ＡＬＬＪレジス
タ（ＡＬｔＪｒｅＯ）、５３ｂ・・・Ａレジスタ（Δｒ
ｅｇ）、５４・Ｂレジスタ（Ｂｒｅｄ）、５５・・・Ｃ
レジスタ（Ｃｒａｏ）、５６・・・Ｄレジスタ（Ｄｒｅ
ｌ。 特許出願人　日本ビクター株式会社 代　理　人　弁理士　伊　東　忠　彦 同　　　弁理士　松　浦　兼　行 第五図 寓３図 −Ｃ＋ 毫６図１ ＋Ａ） １　　　　　　１、ＭＡＤＲ 第８図 ＬＤＵＡ　　　　　　　　ＬＤＭＷ＆ＩＮＣ第９図 （Ｆｌ　　ｆFIG. 1 is a diagram showing a flowchart of an embodiment of the present invention;
Figure 2 is a schematic diagram showing data stored in memory, Figure 3 is a schematic diagram showing data stored in memory.
Figure 4 shows a memory map of the memory, Figure 4 is a circuit diagram of the instruction ROM and its surroundings, Figure 5 shows the bit configuration of the instructions in this embodiment, and Figures 6 and 7 show specific instructions. 8 and 9 are timing charts showing the operation of the circuit shown in FIG. 4, FIG. 10 is a circuit diagram of a circuit that controls the memory, and FIG. FIG. 2 is a circuit diagram of a circuit that performs error detection and correction using a Reed-Solomon code. 1... Instruction ROM, 2... Program counter, 34... Syndrome generation unit, 46.4
7... Logarithm conversion unit (logarithm ROM), 48... Arithmetic operation unit (ALU), 51... Exponent conversion unit (exponent ROM)
, 35c to 39c, 53c...addition circuit, 4.53.
... Addition section, 30... Memory, 45... Multiplication section, 4
9... Logarithm zero detection circuit, 50... ALLJ register (ALtJreO), 53b... A register (Δr
eg), 54・B register (Bred), 55...C
Register (Crao), 56...D register (Dre
l. Patent applicant: Victor Japan Co., Ltd. Agent Patent attorney: Tadahiko Ito Patent attorney: Kaneyuki Matsuura Figure 5 Figure 3 - C+ Figure 6 Figure 1 +A) 1 1, MADR Figure 8 LDUA LDMW&INC Figure 9 ( Fl f

Claims (1)

【特許請求の範囲】 少なくともディジタル信号とディジタル信号の種類を示
す識別信号及び誤り検査符号からなるディジタルデータ
を所定のメモリマップ上に一時的に記憶するメモリと、
該メモリに記憶された該ディジタルデータに対して所定
の演算を行うことにより該ディジタルデータの誤りを検
出すると共に該ディジタルデータの誤りを訂正する演算
手段とを有する誤り検出・訂正装置の制御方法であって
、メモリマップ制御命令、識別信号制御命令、アドレス
制御命令及び演算制御命令が予め記憶されている記憶手
段を有し、該記憶手段より読み出される該メモリマップ
制御命令によって前記メモリに入力された前記ディジタ
ルデータを前記メモリマップ上の所定のアドレスに記憶
した後、該記憶手段より読み出される該識別信号制御命
令によつて前記ディジタル信号の種類を識別し、 前記メモリに記憶された前記ディジタルデータの誤り検
出・訂正を行うために、該記憶手段より読み出される該
アドレス制御命令によつて、前記ディジタルデータの読
み出し／書き込みを行う前記メモリのアドレスを制御す
るとともに、 該記憶手段より読み出される該演算制御命令により前記
演算手段を構成する論理回路素子を制御することにより
前記ディジタルデータの誤り検出・訂正を行うことを特
徴とする誤り検出・訂正装置の制御方法。[Scope of Claims] A memory that temporarily stores digital data consisting of at least a digital signal, an identification signal indicating the type of the digital signal, and an error check code on a predetermined memory map;
A method for controlling an error detection/correction device comprising arithmetic means for detecting errors in the digital data and correcting errors in the digital data by performing a predetermined operation on the digital data stored in the memory. and a storage means in which a memory map control command, an identification signal control command, an address control command, and an arithmetic control command are stored in advance, and the memory map control command read from the storage means is input to the memory. After storing the digital data at a predetermined address on the memory map, the type of the digital signal is identified by the identification signal control command read from the storage means, and the type of the digital signal stored in the memory is In order to perform error detection and correction, the address of the memory from which the digital data is read/written is controlled by the address control command read from the storage means, and the arithmetic control command read from the storage means. A method for controlling an error detection/correction device, characterized in that error detection/correction of the digital data is performed by controlling logic circuit elements constituting the arithmetic means in accordance with a command.