JPH01185044A - 端末識別子管理回路 - Google Patents
端末識別子管理回路Info
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- JPH01185044A JPH01185044A JP63009951A JP995188A JPH01185044A JP H01185044 A JPH01185044 A JP H01185044A JP 63009951 A JP63009951 A JP 63009951A JP 995188 A JP995188 A JP 995188A JP H01185044 A JPH01185044 A JP H01185044A
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- 238000010586 diagram Methods 0.000 description 12
- 239000000872 buffer Substances 0.000 description 5
- 230000000694 effects Effects 0.000 description 3
- 230000012447 hatching Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000009510 drug design Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000000284 extract Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000002747 voluntary effect Effects 0.000 description 1
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04Q—SELECTING
- H04Q11/00—Selecting arrangements for multiplex systems
- H04Q11/04—Selecting arrangements for multiplex systems for time-division multiplexing
- H04Q11/0428—Integrated services digital network, i.e. systems for transmission of different types of digitised signals, e.g. speech, data, telecentral, television signals
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- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Communication Control (AREA)
- Computer And Data Communications (AREA)
- Small-Scale Networks (AREA)
- Data Exchanges In Wide-Area Networks (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はネットワークに多数の端末機を接続しである通
信装置に関し、更に詳述すれば端末機を特定する端末識
別子を管理する回路に関する。
信装置に関し、更に詳述すれば端末機を特定する端末識
別子を管理する回路に関する。
＋１ＤＬｃ （且ｉｇｈ−１ｅｖｅｌ Ｄａｔａ Ｌ
ｉｎｋ Ｃｏｎｔｒｏｌ）タイプのデータリンクレイヤ
制御手順に従って通信処理を行う装置が知られている。
ｉｎｋ Ｃｏｎｔｒｏｌ）タイプのデータリンクレイヤ
制御手順に従って通信処理を行う装置が知られている。
第７図はＣＣＩＴＴ勧告１．４３０に示された宅内網の
構成を示し、電話線等の加入者線４１は宅内バス４２の
制御をすると共に、加入者線を終端する制御装置４３が
接続され、また宅内バス４２には電話機、ファクシミリ
等の端末機ＴＨＯ，ＴＥＩ・・・ＴＥｎが接続されてい
る。図中４４．４４は終端抵抗である。
構成を示し、電話線等の加入者線４１は宅内バス４２の
制御をすると共に、加入者線を終端する制御装置４３が
接続され、また宅内バス４２には電話機、ファクシミリ
等の端末機ＴＨＯ，ＴＥＩ・・・ＴＥｎが接続されてい
る。図中４４．４４は終端抵抗である。
前記勧告では１つの電話番号は１つの制御装置４３に対
応しており、端末機ＴＥＯ，ＴＥＩ・・・ＴＥｎの区別
は端末識別子（ＴＥＩ）と呼ばれるサブアドレスを用い
ることとなっている。このため端末機は自己のＴＥＩ値
を記憶し、また受信信号のＴＥＩ値と自己のＴＥＩ値と
を比較し、両者が一致した場合に受信信号を取り込むこ
とと規定されている。
応しており、端末機ＴＥＯ，ＴＥＩ・・・ＴＥｎの区別
は端末識別子（ＴＥＩ）と呼ばれるサブアドレスを用い
ることとなっている。このため端末機は自己のＴＥＩ値
を記憶し、また受信信号のＴＥＩ値と自己のＴＥＩ値と
を比較し、両者が一致した場合に受信信号を取り込むこ
とと規定されている。
第８図はこれを行わせるための端末識別子管理回路を示
している。５ａは自己のＴＥＩ値を記憶するｎビットの
レジスタであり、この値をＸｏ・・・Ｘｎ−２＋Ｘ＊−
＋ とすると、これらの各ビットはエクスクル−シブ
ＮＯＲゲート５゜・・・５１１−２ ＋ ５ｎ−１へ
与えられている。一方受信したｎビットのＴＥＩ値Ｙ０
・・・Ｙｎ−２＋Ｙｆｉ、、、は前記ＮＯＲゲート５゜
・・・５１１−２ ＋ ５ｎ−＋ の他入力となって
おり、これらの出力はｎ入力のＡＮＤゲート５ｂに入力
される。
している。５ａは自己のＴＥＩ値を記憶するｎビットの
レジスタであり、この値をＸｏ・・・Ｘｎ−２＋Ｘ＊−
＋ とすると、これらの各ビットはエクスクル−シブ
ＮＯＲゲート５゜・・・５１１−２ ＋ ５ｎ−１へ
与えられている。一方受信したｎビットのＴＥＩ値Ｙ０
・・・Ｙｎ−２＋Ｙｆｉ、、、は前記ＮＯＲゲート５゜
・・・５１１−２ ＋ ５ｎ−＋ の他入力となって
おり、これらの出力はｎ入力のＡＮＤゲート５ｂに入力
される。
５ｃはこれらのＮＯＲゲート５゜・・・５ｎ−２＋５ｎ
−１及びＡＮＤゲート５ｂによって構成される比較器を
示す。
−１及びＡＮＤゲート５ｂによって構成される比較器を
示す。
而してこの比較器５Ｃの構成より明らかな如く受信ＴＥ
Ｉ値と、レジスタ５ａに記憶している自己のＴＥＩ値と
が一致するとＡＮＤゲート５ｂに一致出力が得られ、こ
れによって受信信号が自己宛のものであると判定し、Ｔ
ＥＩ値と同送された信号を取込み、不一致の場合は該信
号を無視する。
Ｉ値と、レジスタ５ａに記憶している自己のＴＥＩ値と
が一致するとＡＮＤゲート５ｂに一致出力が得られ、こ
れによって受信信号が自己宛のものであると判定し、Ｔ
ＥＩ値と同送された信号を取込み、不一致の場合は該信
号を無視する。
ところでＣＣＩＴＴ勧告Ｑ、９２１によれば１つの端末
機は１又は２以上のＴＥＩ値を持つことを許されている
。従って複数のＴＥＩ値を持つ場合はそのためにレジス
タ５ａ、比較器５Ｃを各複数必要とし、ハードウェア量
が増すことは勿論、比較に要する時間が長（なるという
問題点がある。
機は１又は２以上のＴＥＩ値を持つことを許されている
。従って複数のＴＥＩ値を持つ場合はそのためにレジス
タ５ａ、比較器５Ｃを各複数必要とし、ハードウェア量
が増すことは勿論、比較に要する時間が長（なるという
問題点がある。
また１つの端末機に割当てるべきＴＥＩ値はその設計、
製造時には不明であるから、その合理的設計が行えない
という問題点がある。
製造時には不明であるから、その合理的設計が行えない
という問題点がある。
なおこれとは別に、ネットワーク側では全端末機に割当
てたＴＥＩ値を管理する必要がある。
てたＴＥＩ値を管理する必要がある。
本発明は斯かる事情に鑑みてなされたものであり、複数
のＴＥＩ値の記憶が容易に行え、また複数のＴＥＩ値の
比較が１度にでき、更に割当てられたＴＥＩ値の個数に
拘らず汎用的に設計、製造できる端末識別子管理回路を
提供することを目的とする。
のＴＥＩ値の記憶が容易に行え、また複数のＴＥＩ値の
比較が１度にでき、更に割当てられたＴＥＩ値の個数に
拘らず汎用的に設計、製造できる端末識別子管理回路を
提供することを目的とする。
本発明に係る端末識別子管理回路は、メモリのアドレス
をＴＥＩ値に対応させるようにしたものである。即ちメ
モリと該メモリにそのアドレス信号として端末識別子を
与える手段と、該手段によって与えられたアドレス信号
に対応する前記メモリのアドレスに２値データを書込む
手段及び該アドレスの２値データを読出す手段とを具備
する。
をＴＥＩ値に対応させるようにしたものである。即ちメ
モリと該メモリにそのアドレス信号として端末識別子を
与える手段と、該手段によって与えられたアドレス信号
に対応する前記メモリのアドレスに２値データを書込む
手段及び該アドレスの２値データを読出す手段とを具備
する。
端末機においては自己に割当てられた端末識別子に対応
するメモリのアドレスに例えば“１”を書込む。そして
受信信号の端末識別子をアドレス信号としてこのメモリ
に与え、対応するアドレスのデータを読出す。読出した
データが１”であれば自己が宛先であると判断でき、ま
た“０”であればそうではないと判断する。
するメモリのアドレスに例えば“１”を書込む。そして
受信信号の端末識別子をアドレス信号としてこのメモリ
に与え、対応するアドレスのデータを読出す。読出した
データが１”であれば自己が宛先であると判断でき、ま
た“０”であればそうではないと判断する。
一方ネットワーク側においては端末機に端末識別子を割
当てる際に、このメモリにその識別子をアドレス信号と
して与え、対応アドレスに例えば“１”を書込む。そし
て端末識別子割当て済か否かはこのメモリの読出しを行
うことで“１”ならば既割当、“０”ならば未割当と判
断できる。
当てる際に、このメモリにその識別子をアドレス信号と
して与え、対応アドレスに例えば“１”を書込む。そし
て端末識別子割当て済か否かはこのメモリの読出しを行
うことで“１”ならば既割当、“０”ならば未割当と判
断できる。
以下本発明をその実施例を示す図面に基づいて詳述する
。第１図は本発明装置全体の概略構成を示すブロック図
、第２図はその端末機Ｔ［ＥＯ，ＴＥＩ・・・ＴＥｎの
要部を示すブロック図である。第１図はＣＣＩＴＴ勧告
１．４３０に示された宅内網の構成を示し、電話局等に
設置された主装置１０が電話線等の加入者線４１を介し
て接続されている。加入者線４１は宅内バス４２の制御
をすると共に、加入者線を経端する制御装置４３が接続
され、また宅内バス４２には電話機、ファクシミリ等の
端末機ＴＥＯ，ＴＥ１・・・ＴＥｎが接続されている。
。第１図は本発明装置全体の概略構成を示すブロック図
、第２図はその端末機Ｔ［ＥＯ，ＴＥＩ・・・ＴＥｎの
要部を示すブロック図である。第１図はＣＣＩＴＴ勧告
１．４３０に示された宅内網の構成を示し、電話局等に
設置された主装置１０が電話線等の加入者線４１を介し
て接続されている。加入者線４１は宅内バス４２の制御
をすると共に、加入者線を経端する制御装置４３が接続
され、また宅内バス４２には電話機、ファクシミリ等の
端末機ＴＥＯ，ＴＥ１・・・ＴＥｎが接続されている。
図中４４．４４は終端抵抗である。
第２図において１は受信信号に基づいてメモリ２にアク
セスする制御部であり、ＩＩＤＬｃフレームデータＦ口
がネットワーク側、つまり主装置１０から加入者線４１
、制御装置４３、終端抵抗４４、宅内バス４２を介して
入力される。このフレームデータＦＤは第３図に示す如
きフォーマットを存し、データの先頭を表すフラグＦｌ
、端末識別子（ＴＥＩ）を含むアドレスデータＡＤ、送
信データの性格等を表す制御コード部ＣＮＴＬ、送信す
べきデータ■、エラーチエツクデータＥＣＳ及びデータ
の終端を表すフラグＦ２からなる。制御部ｌはアドレス
データＡＤからＴＲＩに該当するデータをメモリ２にア
ドレス信号ＡＤＲとして与える。また制御部１は制御コ
ード部ＣＮＴＬを解読して、アドレス信号ＡＤＲにてア
クセスするメモリ２に対して“１”の書込を行う場合は
書込信号ＷＲ全、“０″の書込を行う場合は解放信号Ｒ
Ｓを、またメモリ２からデータを読出す場合は続出信号
ＲＤを択一的に出力する。メモリ２から読出されたデー
タＤＴは制御部１へ与えられる。またメモリ２の全アド
レスの内容を“０”にリセットする場合はクリア信号Ｃ
ＬＲをメモリ２に与える構成としており、クリア信号Ｃ
ＬＲは端末機側に設けたスイッチ等によって与えること
としても、またネットワーク側から与えることとしても
よい。
セスする制御部であり、ＩＩＤＬｃフレームデータＦ口
がネットワーク側、つまり主装置１０から加入者線４１
、制御装置４３、終端抵抗４４、宅内バス４２を介して
入力される。このフレームデータＦＤは第３図に示す如
きフォーマットを存し、データの先頭を表すフラグＦｌ
、端末識別子（ＴＥＩ）を含むアドレスデータＡＤ、送
信データの性格等を表す制御コード部ＣＮＴＬ、送信す
べきデータ■、エラーチエツクデータＥＣＳ及びデータ
の終端を表すフラグＦ２からなる。制御部ｌはアドレス
データＡＤからＴＲＩに該当するデータをメモリ２にア
ドレス信号ＡＤＲとして与える。また制御部１は制御コ
ード部ＣＮＴＬを解読して、アドレス信号ＡＤＲにてア
クセスするメモリ２に対して“１”の書込を行う場合は
書込信号ＷＲ全、“０″の書込を行う場合は解放信号Ｒ
Ｓを、またメモリ２からデータを読出す場合は続出信号
ＲＤを択一的に出力する。メモリ２から読出されたデー
タＤＴは制御部１へ与えられる。またメモリ２の全アド
レスの内容を“０”にリセットする場合はクリア信号Ｃ
ＬＲをメモリ２に与える構成としており、クリア信号Ｃ
ＬＲは端末機側に設けたスイッチ等によって与えること
としても、またネットワーク側から与えることとしても
よい。
制御部１は後述するようにして受信データが自己宛のも
のであるか否かを判断し、自己宛のものである場合には
フラグＦ１．Ｆ２．制御コード部ＣＮＴＬを除くデータ
Ｉ等を端末機内部の後段回路へ与える。
のであるか否かを判断し、自己宛のものである場合には
フラグＦ１．Ｆ２．制御コード部ＣＮＴＬを除くデータ
Ｉ等を端末機内部の後段回路へ与える。
次に本発明装置の動作をメモリ２の記憶内容を示す第４
図に基づいて説明する。メモリ２は第３図に示すように
８×８ピントとし、アドレス信号ＡＤＨ（６ビツト）の
上位３ビツトをコラムアドレス、下位３ビツトをローア
ドレスとしている。この装置又は端末機の使用に先立ち
クリア信号ＣＬＲを与えてメモリ２をリセットする。そ
うするとメモリ２の内容は第４図（ａｌのように総て０
となる。
図に基づいて説明する。メモリ２は第３図に示すように
８×８ピントとし、アドレス信号ＡＤＨ（６ビツト）の
上位３ビツトをコラムアドレス、下位３ビツトをローア
ドレスとしている。この装置又は端末機の使用に先立ち
クリア信号ＣＬＲを与えてメモリ２をリセットする。そ
うするとメモリ２の内容は第４図（ａｌのように総て０
となる。
次にネットワーク側から当該端末機に対しあるＴＥ［を
割当てることになるが、この場合は主装置１０から受信
したフレームデータＦＤは割当てＴＥＩ値を含むアドレ
スデータＡＤと、送信信号がＴＥＩ値の割当てであるこ
とを示す内容の制御コード部ＣＮＴＬとを含んでいる。
割当てることになるが、この場合は主装置１０から受信
したフレームデータＦＤは割当てＴＥＩ値を含むアドレ
スデータＡＤと、送信信号がＴＥＩ値の割当てであるこ
とを示す内容の制御コード部ＣＮＴＬとを含んでいる。
これを受けた制御部１は書込信号ＷＲを出力し、またＴ
ＥＩ値をアドレス信号ＡＤＨとして出力する。割当てら
れたＴＥＩ値が２０ （０１０１００）である場合は第
４図（ｂｌに示す第３列（０１０）第４行（１００）の
アドレスに“１″が書込まれる。これによって当該端末
機が“２０”のＴＥＩ値を割当てられたことになる。
ＥＩ値をアドレス信号ＡＤＨとして出力する。割当てら
れたＴＥＩ値が２０ （０１０１００）である場合は第
４図（ｂｌに示す第３列（０１０）第４行（１００）の
アドレスに“１″が書込まれる。これによって当該端末
機が“２０”のＴＥＩ値を割当てられたことになる。
而してその後の通信において通常のフレームデータＦＤ
が受信されると制御部１はそのデータ中のアドレスデー
タＡＤからＴＥＩ値を抽出してアドレス信号＾ＤＲとし
てメモリ２へ与えると共に続出信号ＲＤを与える。受信
ＴＥＩ値が“２０”である場合は読出しデータＤＴは“
ドであり、制御部１は受信データが自己宛のものとして
これを取り込む。
が受信されると制御部１はそのデータ中のアドレスデー
タＡＤからＴＥＩ値を抽出してアドレス信号＾ＤＲとし
てメモリ２へ与えると共に続出信号ＲＤを与える。受信
ＴＥＩ値が“２０”である場合は読出しデータＤＴは“
ドであり、制御部１は受信データが自己宛のものとして
これを取り込む。
これに対して“２０”でない場合は記憶データが“０”
であるアドレスがアクセスされるから、“０”が読出さ
れる。この場合は制御部ｌは他機宛データとして無視す
る。
であるアドレスがアクセスされるから、“０”が読出さ
れる。この場合は制御部ｌは他機宛データとして無視す
る。
第４図（Ｃ）は複数のＴＥＩ値を割当てられた端末機の
メモリ２の内容を示す。この場合はＴＩ！Ｉ値として前
述の“２０”の他ニア （０００１１１）、３５（１０
００１１）及び５７（１１１００１）が割当てられテイ
ル。即ち第１列（０００）第８行（１１１） 、第５列
（１００）第４行（０１１）及び第８列（１１１）第２
行（００１）のアドレスのデータが“ｌ”となっている
。この端末機にはフレームデータＦＤでＴＥＩ値が２０
． ７．３５．５７のいずれが与えられた場合も読出し
データＤＴが“１”となり、自己宛データとしてこれを
取込む。第４図（ｄｌは受信データのＴＥＩ値が“７”
である場合に該当アドレスのデータをハツチングを付し
て示している。
メモリ２の内容を示す。この場合はＴＩ！Ｉ値として前
述の“２０”の他ニア （０００１１１）、３５（１０
００１１）及び５７（１１１００１）が割当てられテイ
ル。即ち第１列（０００）第８行（１１１） 、第５列
（１００）第４行（０１１）及び第８列（１１１）第２
行（００１）のアドレスのデータが“ｌ”となっている
。この端末機にはフレームデータＦＤでＴＥＩ値が２０
． ７．３５．５７のいずれが与えられた場合も読出し
データＤＴが“１”となり、自己宛データとしてこれを
取込む。第４図（ｄｌは受信データのＴＥＩ値が“７”
である場合に該当アドレスのデータをハツチングを付し
て示している。
第４図（ｅｌは受信データのＴＥＩ値が”１０” （０
０１０１０）である場合の読出しデータ“０”をハツチ
ングを付して示している。この場合には受信データは無
視される。
０１０１０）である場合の読出しデータ“０”をハツチ
ングを付して示している。この場合には受信データは無
視される。
以上のようにＴＥＩ値を割当てている場合はいずれかの
ＴＥＩ値の解放をする場合は主装置１０から該当制御コ
ード部ＣＮＴＬを有し、解放するＴＥＩ値を有するフレ
ームデータＦＤを送信する。これを受けた制御部１はそ
のＴＥＩ値をアドレス信号ＡＤＲとしてメモリ２に与え
ると共に、解放信号ＲＳを与える。
ＴＥＩ値の解放をする場合は主装置１０から該当制御コ
ード部ＣＮＴＬを有し、解放するＴＥＩ値を有するフレ
ームデータＦＤを送信する。これを受けた制御部１はそ
のＴＥＩ値をアドレス信号ＡＤＲとしてメモリ２に与え
ると共に、解放信号ＲＳを与える。
いま解放すべきＴＥＩ値が５７である場合は第４図（ｆ
）に示すように第８列第２行のアドレスのデータが“０
”に置換えられることになる。
）に示すように第８列第２行のアドレスのデータが“０
”に置換えられることになる。
而して斯くの如きメモリは主装置１０側にも設けられて
いる。第５図は主装置１０の要部を示す制御部１１及び
メモリ１２を有している。制御部１１はＴＥＩ値割当て
に先立ちクリア信号ＣＬＲをメモリ１２に与えて記憶内
容を総て“０”にする。次にいずれかの端末機ＴＥＯ，
ＴＥＩ・・・ＴＥｎ等にＴＥＩ値を割当てる際には、こ
のＴＥＩ値をアドレス信号ＡＤＲとしてメモリ１２に与
えると共に書込信号ＷＲをメモリ１２に与える。
いる。第５図は主装置１０の要部を示す制御部１１及び
メモリ１２を有している。制御部１１はＴＥＩ値割当て
に先立ちクリア信号ＣＬＲをメモリ１２に与えて記憶内
容を総て“０”にする。次にいずれかの端末機ＴＥＯ，
ＴＥＩ・・・ＴＥｎ等にＴＥＩ値を割当てる際には、こ
のＴＥＩ値をアドレス信号ＡＤＲとしてメモリ１２に与
えると共に書込信号ＷＲをメモリ１２に与える。
これにより割当て済のＴＥＩ値に相当するアドレスのデ
ータが１となる。いま、単一の又は複数の端末機に対し
て“Ｑｌｌ、“１” 、 ”２″、“３″、“４＃・・
パ１０′″をＴＥＩ値として割当てた場合にはメモリの
内容は第５図に示すようになる。
ータが１となる。いま、単一の又は複数の端末機に対し
て“Ｑｌｌ、“１” 、 ”２″、“３″、“４＃・・
パ１０′″をＴＥＩ値として割当てた場合にはメモリの
内容は第５図に示すようになる。
而していずれかの端末機に新規にＴＥＩ値を割当てる場
合、割当済のＴＥＩ値を用いてはならない。
合、割当済のＴＥＩ値を用いてはならない。
そこで制御部１１は割当て予定のＴＥＩ値をアドレス信
号ＡＤＲとしてメモリ１２に与えると共に、読出信号Ｒ
Ｄをメモリ１２に与える。これによって該当アドレスの
データＤＴが制御部１１へ読出される。
号ＡＤＲとしてメモリ１２に与えると共に、読出信号Ｒ
Ｄをメモリ１２に与える。これによって該当アドレスの
データＤＴが制御部１１へ読出される。
読出しデータＤＴが“Ｏ”であればその１゛ＥＩ値は割
当てられておらず、逆に“１ｍであれば既割当数値であ
ることが判別できる。
当てられておらず、逆に“１ｍであれば既割当数値であ
ることが判別できる。
既割当てのＴＥＩ値を解放する場合は該ＴＥＩ値をアド
レス信号へＤＲとしてメモリ弗に与えると共に解放信号
Ｒ５をメモリ１２に与える。これにより該当アドレスの
データが“ドから“Ｏ”に書換えられ、新たに割当て得
る値になる。
レス信号へＤＲとしてメモリ弗に与えると共に解放信号
Ｒ５をメモリ１２に与える。これにより該当アドレスの
データが“ドから“Ｏ”に書換えられ、新たに割当て得
る値になる。
第６図はメモリ２又は１２の構成を示す回路図であり、
ここではＴＥＩの総数が１６（＝２’）である場合の例
について図示しており、メモリは４行４列の構成を有し
、アドレス信号ＡＤＲは４ビツトである。
ここではＴＥＩの総数が１６（＝２’）である場合の例
について図示しており、メモリは４行４列の構成を有し
、アドレス信号ＡＤＲは４ビツトである。
アドレス信号ΔＤＲは上下各２と・レトがアドレスデコ
ード部２１及び２２へ与えられる。上位２ビツトが（０
，０） （０，１） （１，０） （１，１）の夫々に
応じて第１．２゜３．４の各列が選択され下位２ビツト
（０，０） （０，１）（１，０）（１，１）の夫々に
応じて第１．２，３．４の各行が選択される。Ｃ，、、
Ｃ，□・・・Ｃ４４はメモリセルを示しＣ目（ｉ、ｊ＝
１〜４）はｉ行ｊ列のものを示す。３Ｌ３２，３３．３
４は書込み、読出し、解放、クリアの為に設けた各列ご
との書込、続出回路である。これらの書込、続出回路３
１，３２．’３３．３４は論理回路の組合せで構成され
ており、ライン２３．２４゜２５．２６の夫々を介して
クリア信号ＣＬＲ、読出信号ＲＤ、解放信号Ｒ５、書込
信号−Ｒを与えられ、またアドレスデコード部２１から
各列の選択信号が与えられる。また読出しデータＤＴは
データライン２７を介して出力される。
ード部２１及び２２へ与えられる。上位２ビツトが（０
，０） （０，１） （１，０） （１，１）の夫々に
応じて第１．２゜３．４の各列が選択され下位２ビツト
（０，０） （０，１）（１，０）（１，１）の夫々に
応じて第１．２，３．４の各行が選択される。Ｃ，、、
Ｃ，□・・・Ｃ４４はメモリセルを示しＣ目（ｉ、ｊ＝
１〜４）はｉ行ｊ列のものを示す。３Ｌ３２，３３．３
４は書込み、読出し、解放、クリアの為に設けた各列ご
との書込、続出回路である。これらの書込、続出回路３
１，３２．’３３．３４は論理回路の組合せで構成され
ており、ライン２３．２４゜２５．２６の夫々を介して
クリア信号ＣＬＲ、読出信号ＲＤ、解放信号Ｒ５、書込
信号−Ｒを与えられ、またアドレスデコード部２１から
各列の選択信号が与えられる。また読出しデータＤＴは
データライン２７を介して出力される。
次に書込、続出回路３１等の構成について説明する。ア
ドレスデコード部２１出力はＡＮＤゲー）３０ａ。
ドレスデコード部２１出力はＡＮＤゲー）３０ａ。
３０ｂに与えられる。書込信号ＷＲはＯＲゲート３０ｃ
１インバータ３０ｄ、一端を接地電位としたＮチャネル
トランジスタ３０ｅのゲートに与えられている。
１インバータ３０ｄ、一端を接地電位としたＮチャネル
トランジスタ３０ｅのゲートに与えられている。
解放信号ＲＳはＯＲゲート３０ｃ 、 Ｎチャネルトラ
ンジスタ３０ｆのゲート及びインバータ３０ｇに与えら
れている。続出信号ＲＤはＡＮＤゲート３０ｂに与えら
れている。クリア信号ＣＬＲはインバータ３０ｈを介し
てＡＮＤゲート３０ｉ、３０ｊ にまたＮチャネルトラ
ンジスタ３０ｓのゲート、インバータ３０ｔに与えられ
ている。
ンジスタ３０ｆのゲート及びインバータ３０ｇに与えら
れている。続出信号ＲＤはＡＮＤゲート３０ｂに与えら
れている。クリア信号ＣＬＲはインバータ３０ｈを介し
てＡＮＤゲート３０ｉ、３０ｊ にまたＮチャネルトラ
ンジスタ３０ｓのゲート、インバータ３０ｔに与えられ
ている。
ＯＲゲート３０ｃの出力はＡＮＤゲート３０ａに与えら
れている。インバータ３０ｄ出力はＮチャネル１−ラン
ジスタ３０ｆ と直列接続されて電源側に位置するＰチ
ャネルトランジスタ３０ｈのゲートに与えられている。
れている。インバータ３０ｄ出力はＮチャネル１−ラン
ジスタ３０ｆ と直列接続されて電源側に位置するＰチ
ャネルトランジスタ３０ｈのゲートに与えられている。
インバータ３０ｇ出力はＮチャネルトランジスタ３０ｅ
と直列接続されて電源側に位置するＰチャネルトランジ
スタ３０１のゲートに与えられている。トランジスタ３
０に、３０ｆの直列回路の中間ノ−ドの電位はトライス
テートバッファ３０ｍを介してビット線３０ｎに与えら
れる。トランジスタ３０１８３０ｅの直列回路の中間ノ
ードの電位はトライステートバッファ３０ｐを介してビ
ット線３０Ｑに与える。
と直列接続されて電源側に位置するＰチャネルトランジ
スタ３０１のゲートに与えられている。トランジスタ３
０に、３０ｆの直列回路の中間ノ−ドの電位はトライス
テートバッファ３０ｍを介してビット線３０ｎに与えら
れる。トランジスタ３０１８３０ｅの直列回路の中間ノ
ードの電位はトライステートバッファ３０ｐを介してビ
ット線３０Ｑに与える。
ＡＮＤゲート３０ａ、３０ｂの出力は夫々ＡＮＤゲート
３０１゜３０ｊ に与えられる。ＡＮＤゲート３０ｉの
出力はトライステートバッファ３０ｍ、 ３０ｐの制御
信号とし、ＡＮＤゲート３０ｊの出力はセンスアンプ３
０ｒの制御信号としている。センスアンプ３０ｒはビッ
ト線３０ｎ 、 ３０ｑのレベルに応じた２値データを
読出し信号としてデータライン２７に出力する。
３０１゜３０ｊ に与えられる。ＡＮＤゲート３０ｉの
出力はトライステートバッファ３０ｍ、 ３０ｐの制御
信号とし、ＡＮＤゲート３０ｊの出力はセンスアンプ３
０ｒの制御信号としている。センスアンプ３０ｒはビッ
ト線３０ｎ 、 ３０ｑのレベルに応じた２値データを
読出し信号としてデータライン２７に出力する。
インバータ３０ｆ出力はＰチャネルトランジスタ３０ｕ
のゲートに与えられている。トランジスタ３０ｓはビッ
トｖＡ３０ｎと接地電位間に、またトランジスタ３０ｕ
は電源電位とビット線３０ｑとの間に介装されている。
のゲートに与えられている。トランジスタ３０ｓはビッ
トｖＡ３０ｎと接地電位間に、またトランジスタ３０ｕ
は電源電位とビット線３０ｑとの間に介装されている。
次にこの書込、読出回路３１の動作について説明する。
制御信号が与えられるとトランジスタ３０Ｓ。
３０ｒが共に導通し、ビットｖＡ３０ｎがローレベル、
３０ｑがハイレベルとなり、各メモリセルに“Ｏ＃が書
き込まれる。
３０ｑがハイレベルとなり、各メモリセルに“Ｏ＃が書
き込まれる。
書込信号ＷＲが与えられるとアドレスデコード部２１に
よって選択された列のＡＮＤゲート３０ａの１人力がハ
イレベルになるからＡＮＤゲート３０ｉの出力がハイレ
ベルとなってトライステートバッファ３０ｍ 。
よって選択された列のＡＮＤゲート３０ａの１人力がハ
イレベルになるからＡＮＤゲート３０ｉの出力がハイレ
ベルとなってトライステートバッファ３０ｍ 。
３０ｐが開く。一方トランジスタ３０に、３０ｅがオン
するからビット４ｉ３０ｎはハイレベル、ビット線３０
ｑがローレベルとなり、クリア信号の場合とは逆に選択
されたメモリ行のメモリセルに“ビが書込まれる。
するからビット４ｉ３０ｎはハイレベル、ビット線３０
ｑがローレベルとなり、クリア信号の場合とは逆に選択
されたメモリ行のメモリセルに“ビが書込まれる。
逆に解放信号Ｒ５が与えられた場合も同様にトライステ
ートバッファ３０ｍ、３０ｐが開くが、この場合はトラ
ンジスタ３０ｆ、３０＃がオンするのでビット線３０ｎ
カローレベル、３０ｑがハイレベルとなす、選択された
メモリセルに“０′″が書込まれる。
ートバッファ３０ｍ、３０ｐが開くが、この場合はトラ
ンジスタ３０ｆ、３０＃がオンするのでビット線３０ｎ
カローレベル、３０ｑがハイレベルとなす、選択された
メモリセルに“０′″が書込まれる。
次に続出信号ＲＤが与えられた場合は選択された列のＡ
ＮＤゲート３０ｂの出力がハイレベルとなり、ＡＮＤゲ
ート３０ｊ の出力がセンスアンプ３０ｒを作動させ、
アクセスされたメモリセルの内容をビット線３０ｎ、３
０ｑを介して読出す。
ＮＤゲート３０ｂの出力がハイレベルとなり、ＡＮＤゲ
ート３０ｊ の出力がセンスアンプ３０ｒを作動させ、
アクセスされたメモリセルの内容をビット線３０ｎ、３
０ｑを介して読出す。
以上の如き本発明によれば端末機においてはＴＥＩの割
当て量に拘らずハードウェア量が一定であり、また比較
に要する時間も一定であり、機器の小型化、動作の高速
化に有効である。またＴＥＩの割当て量を後天的に決定
することができるので設計、製作における制約が大幅に
緩和される。
当て量に拘らずハードウェア量が一定であり、また比較
に要する時間も一定であり、機器の小型化、動作の高速
化に有効である。またＴＥＩの割当て量を後天的に決定
することができるので設計、製作における制約が大幅に
緩和される。
−力士装置の側においてはＴＥＩ値が既に割当てられて
いるか否かを直ちに判定することが可能であるなど本発
明は優れた効果を奏する。
いるか否かを直ちに判定することが可能であるなど本発
明は優れた効果を奏する。
第１図は本発明装置全体を示すブロック図、第２図はそ
の要部ブロック図、第３図はフレームデータのフォーマ
ット図、第４図はメモリの内容を示す概念図、第５図は
主装置側における要部ブロック図、第６図はメモリの回
路図、第７図は従来装置のブロック図、第８図はその要
部ブロック図である。 ■・・・制御部 ２・・・メモＩＪ １０・・・主装
置４３・・・制御装置 ＴＥＯ，ＴＥＩ ・・・ＴＥ
ｎ・・・端末機なお、図中、同一符号は同一、又は相当
部分を示す。 代理人 大 岩 増 雄第２図 第３図 簗５図 ’Ｊ６Ｅン１ ノン 第 ７ ロ ゐ 第 ８ 口 手続補正書（自発） １．事件の表示 特願昭。３−９９５１ 号２、
発明の名称 端末識別子管理回路 ３、補正をする者 事件との関係 特許出願人 住 所 東京都千代田区丸の内二丁目２番３号名
称 （６０１）三菱電機株式会社代表者志岐守哉 ４、代理人 住 所 東京都千代田区丸の内二丁目２番３号三
菱電機株式会社内 ｏ９ ５、補正の対象 明細書の「発明の詳細な説明」の欄及び図面 。 ６、補正の内容 ６−１明細書の「発明の詳細な説明」の欄（１） 明
細書第７頁第１８行にｒＥＣ３ＪとあるのをｒＦｃｓＪ
と訂正する。 （２）明細書の第９真第１３行に「第４行」とあるのを
「第５行」と訂正する。 ６−２図面 第３図を添付図面の如く訂正する。 ７、 添付書類の目録
の要部ブロック図、第３図はフレームデータのフォーマ
ット図、第４図はメモリの内容を示す概念図、第５図は
主装置側における要部ブロック図、第６図はメモリの回
路図、第７図は従来装置のブロック図、第８図はその要
部ブロック図である。 ■・・・制御部 ２・・・メモＩＪ １０・・・主装
置４３・・・制御装置 ＴＥＯ，ＴＥＩ ・・・ＴＥ
ｎ・・・端末機なお、図中、同一符号は同一、又は相当
部分を示す。 代理人 大 岩 増 雄第２図 第３図 簗５図 ’Ｊ６Ｅン１ ノン 第 ７ ロ ゐ 第 ８ 口 手続補正書（自発） １．事件の表示 特願昭。３−９９５１ 号２、
発明の名称 端末識別子管理回路 ３、補正をする者 事件との関係 特許出願人 住 所 東京都千代田区丸の内二丁目２番３号名
称 （６０１）三菱電機株式会社代表者志岐守哉 ４、代理人 住 所 東京都千代田区丸の内二丁目２番３号三
菱電機株式会社内 ｏ９ ５、補正の対象 明細書の「発明の詳細な説明」の欄及び図面 。 ６、補正の内容 ６−１明細書の「発明の詳細な説明」の欄（１） 明
細書第７頁第１８行にｒＥＣ３ＪとあるのをｒＦｃｓＪ
と訂正する。 （２）明細書の第９真第１３行に「第４行」とあるのを
「第５行」と訂正する。 ６−２図面 第３図を添付図面の如く訂正する。 ７、 添付書類の目録
Claims (1)
- 【特許請求の範囲】 １、端末識別子によって端末機の特定を行う通信装置に
おいて、メモリと、該メモリにそのアドレス信号として
端末識別子を与える手段と、該手段によって与えられた
アドレス信号に対応する前記メモリのアドレスに２値デ
ータを書込む手段及び該アドレスの２値データを読出す
手段とを具備することを特徴とする端末識別子管理回路
。 ２、端末識別子によってネットワークに連なる端末機の
特定を行う通信装置において、いずれも端末機に設けら
れており、メモリと、該メモリの内容を第１値にリセッ
トする手段と、ネットワーク側から与えられた端末識別
子をそのアドレス信号として前記メモリに与えると共に
メモリの対応アドレスに第２値を書込む手段と、ネット
ワーク側から端末識別子を含む送信信号を受信した場合
に該端末識別子に対応する前記メモリのアドレスからデ
ータを読出す手段と、読出したデータが第２値である場
合に送信信号が自機宛であると判定する手段とを具備す
ることを特徴とする端末識別子管理回路。 ３、端末識別子によってネットワークに連なる端末機の
特定を行う通信装置において、いずれもネットワーク側
に設けられており、少なくとも端末識別子の総数分の容
量を持つメモリと、該メモリの内容を第１値にリセット
する手段と、端末機に対する端末識別子を割当てるに際
し該端末識別子をそのアドレス信号として前記メモリに
与えると共に、メモリの対応アドレスに第２値を書込む
手段と、任意の端末識別子をそのアドレス信号として前
記メモリに与え、メモリの対応アドレスのデータを読出
す手段とを具備することを特徴とする端末識別子管理回
路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63009951A JPH01185044A (ja) | 1988-01-19 | 1988-01-19 | 端末識別子管理回路 |
| DE3828289A DE3828289A1 (de) | 1988-01-19 | 1988-08-19 | Endgeraet-identifizierung-steuerschaltung |
| US07217011 US4879715B1 (en) | 1988-01-19 | 1988-08-22 | Terminal equipment identifier controlling circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63009951A JPH01185044A (ja) | 1988-01-19 | 1988-01-19 | 端末識別子管理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01185044A true JPH01185044A (ja) | 1989-07-24 |
Family
ID=11734280
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63009951A Pending JPH01185044A (ja) | 1988-01-19 | 1988-01-19 | 端末識別子管理回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4879715B1 (ja) |
| JP (1) | JPH01185044A (ja) |
| DE (1) | DE3828289A1 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4963862B1 (en) * | 1988-01-07 | 1999-11-02 | Mitsubishi Electric Corp | Terminal equipment identifier control circuit |
| JPH02131646A (ja) * | 1988-11-11 | 1990-05-21 | Mitsubishi Electric Corp | 通信制御装置 |
| EP0436194A3 (en) * | 1990-01-02 | 1992-12-16 | National Semiconductor Corporation | Media access controller |
| JP2695956B2 (ja) * | 1990-02-28 | 1998-01-14 | 株式会社東芝 | 多重通信システム |
| JP2832096B2 (ja) * | 1991-06-10 | 1998-12-02 | キヤノン株式会社 | 通信制御装置 |
| US5245606A (en) * | 1992-01-02 | 1993-09-14 | National Semiconductor Corporation | Computer network bridge circuit |
| DE102005012374B4 (de) * | 2005-03-17 | 2007-02-15 | Keicher, Thomas | Vorrichtung und Verfahren zum Identifizieren von für einen Busteilnehmer relevanten Nachrichten in einem Datenbussystem |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3790717A (en) * | 1972-08-07 | 1974-02-05 | Adaptive Tech | Telephone communications system with distributed control |
| AT355354B (de) * | 1978-08-29 | 1980-02-25 | Schrack Elektrizitaets Ag E | Schaltungsanordnung mit einer zentraleinheit, an die mehrere peripheriegeraete angeschlossen sind |
| DE2937785A1 (de) * | 1979-09-19 | 1981-04-09 | Fa. Wilhelm Wenzel, 2200 Bokholt-Hanredder | Verfahren zur programmgesteuerten zuteilung von zieladressen bzw. adressbereichen an baugruppen undaufbau einer baugruppendatei in busorientierten rechnersystemen |
| US4628315A (en) * | 1983-08-16 | 1986-12-09 | Sparton Corporation | Addressable transducer with improved address signal processing |
| US4689786A (en) * | 1985-03-21 | 1987-08-25 | Apple Computer, Inc. | Local area network with self assigned address method |
| JPS6276954A (ja) * | 1985-09-30 | 1987-04-09 | Toshiba Corp | 通信制御装置 |
-
1988
- 1988-01-19 JP JP63009951A patent/JPH01185044A/ja active Pending
- 1988-08-19 DE DE3828289A patent/DE3828289A1/de active Granted
- 1988-08-22 US US07217011 patent/US4879715B1/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US4879715B1 (en) | 1998-08-04 |
| DE3828289A1 (de) | 1989-07-27 |
| US4879715A (en) | 1989-11-07 |
| DE3828289C2 (ja) | 1993-06-09 |
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