JPH01185044A - 端末識別子管理回路 - Google Patents
端末識別子管理回路Info
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- JPH01185044A JPH01185044A JP63009951A JP995188A JPH01185044A JP H01185044 A JPH01185044 A JP H01185044A JP 63009951 A JP63009951 A JP 63009951A JP 995188 A JP995188 A JP 995188A JP H01185044 A JPH01185044 A JP H01185044A
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- 238000004891 communication Methods 0.000 claims description 8
- 238000010586 diagram Methods 0.000 description 12
- 239000000872 buffer Substances 0.000 description 5
- 230000000694 effects Effects 0.000 description 3
- 230000012447 hatching Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000009510 drug design Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000000284 extract Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000002747 voluntary effect Effects 0.000 description 1
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04Q—SELECTING
- H04Q11/00—Selecting arrangements for multiplex systems
- H04Q11/04—Selecting arrangements for multiplex systems for time-division multiplexing
- H04Q11/0428—Integrated services digital network, i.e. systems for transmission of different types of digitised signals, e.g. speech, data, telecentral, television signals
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- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Communication Control (AREA)
- Computer And Data Communications (AREA)
- Small-Scale Networks (AREA)
- Data Exchanges In Wide-Area Networks (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はネットワークに多数の端末機を接続しである通
信装置に関し、更に詳述すれば端末機を特定する端末識
別子を管理する回路に関する。
信装置に関し、更に詳述すれば端末機を特定する端末識
別子を管理する回路に関する。
+1DLc (且igh−1evel Data L
ink Control)タイプのデータリンクレイヤ
制御手順に従って通信処理を行う装置が知られている。
ink Control)タイプのデータリンクレイヤ
制御手順に従って通信処理を行う装置が知られている。
第7図はCCITT勧告1.430に示された宅内網の
構成を示し、電話線等の加入者線41は宅内バス42の
制御をすると共に、加入者線を終端する制御装置43が
接続され、また宅内バス42には電話機、ファクシミリ
等の端末機THO,TEI・・・TEnが接続されてい
る。図中44.44は終端抵抗である。
構成を示し、電話線等の加入者線41は宅内バス42の
制御をすると共に、加入者線を終端する制御装置43が
接続され、また宅内バス42には電話機、ファクシミリ
等の端末機THO,TEI・・・TEnが接続されてい
る。図中44.44は終端抵抗である。
前記勧告では1つの電話番号は1つの制御装置43に対
応しており、端末機TEO,TEI・・・TEnの区別
は端末識別子(TEI)と呼ばれるサブアドレスを用い
ることとなっている。このため端末機は自己のTEI値
を記憶し、また受信信号のTEI値と自己のTEI値と
を比較し、両者が一致した場合に受信信号を取り込むこ
とと規定されている。
応しており、端末機TEO,TEI・・・TEnの区別
は端末識別子(TEI)と呼ばれるサブアドレスを用い
ることとなっている。このため端末機は自己のTEI値
を記憶し、また受信信号のTEI値と自己のTEI値と
を比較し、両者が一致した場合に受信信号を取り込むこ
とと規定されている。
第8図はこれを行わせるための端末識別子管理回路を示
している。5aは自己のTEI値を記憶するnビットの
レジスタであり、この値をXo・・・Xn−2+X*−
+ とすると、これらの各ビットはエクスクル−シブ
NORゲート5゜・・・511−2 + 5n−1へ
与えられている。一方受信したnビットのTEI値Y0
・・・Yn−2+Yfi、、、は前記NORゲート5゜
・・・511−2 + 5n−+ の他入力となって
おり、これらの出力はn入力のANDゲート5bに入力
される。
している。5aは自己のTEI値を記憶するnビットの
レジスタであり、この値をXo・・・Xn−2+X*−
+ とすると、これらの各ビットはエクスクル−シブ
NORゲート5゜・・・511−2 + 5n−1へ
与えられている。一方受信したnビットのTEI値Y0
・・・Yn−2+Yfi、、、は前記NORゲート5゜
・・・511−2 + 5n−+ の他入力となって
おり、これらの出力はn入力のANDゲート5bに入力
される。
5cはこれらのNORゲート5゜・・・5n−2+5n
−1及びANDゲート5bによって構成される比較器を
示す。
−1及びANDゲート5bによって構成される比較器を
示す。
而してこの比較器5Cの構成より明らかな如く受信TE
I値と、レジスタ5aに記憶している自己のTEI値と
が一致するとANDゲート5bに一致出力が得られ、こ
れによって受信信号が自己宛のものであると判定し、T
EI値と同送された信号を取込み、不一致の場合は該信
号を無視する。
I値と、レジスタ5aに記憶している自己のTEI値と
が一致するとANDゲート5bに一致出力が得られ、こ
れによって受信信号が自己宛のものであると判定し、T
EI値と同送された信号を取込み、不一致の場合は該信
号を無視する。
ところでCCITT勧告Q、921によれば1つの端末
機は1又は2以上のTEI値を持つことを許されている
。従って複数のTEI値を持つ場合はそのためにレジス
タ5a、比較器5Cを各複数必要とし、ハードウェア量
が増すことは勿論、比較に要する時間が長(なるという
問題点がある。
機は1又は2以上のTEI値を持つことを許されている
。従って複数のTEI値を持つ場合はそのためにレジス
タ5a、比較器5Cを各複数必要とし、ハードウェア量
が増すことは勿論、比較に要する時間が長(なるという
問題点がある。
また1つの端末機に割当てるべきTEI値はその設計、
製造時には不明であるから、その合理的設計が行えない
という問題点がある。
製造時には不明であるから、その合理的設計が行えない
という問題点がある。
なおこれとは別に、ネットワーク側では全端末機に割当
てたTEI値を管理する必要がある。
てたTEI値を管理する必要がある。
本発明は斯かる事情に鑑みてなされたものであり、複数
のTEI値の記憶が容易に行え、また複数のTEI値の
比較が1度にでき、更に割当てられたTEI値の個数に
拘らず汎用的に設計、製造できる端末識別子管理回路を
提供することを目的とする。
のTEI値の記憶が容易に行え、また複数のTEI値の
比較が1度にでき、更に割当てられたTEI値の個数に
拘らず汎用的に設計、製造できる端末識別子管理回路を
提供することを目的とする。
本発明に係る端末識別子管理回路は、メモリのアドレス
をTEI値に対応させるようにしたものである。即ちメ
モリと該メモリにそのアドレス信号として端末識別子を
与える手段と、該手段によって与えられたアドレス信号
に対応する前記メモリのアドレスに2値データを書込む
手段及び該アドレスの2値データを読出す手段とを具備
する。
をTEI値に対応させるようにしたものである。即ちメ
モリと該メモリにそのアドレス信号として端末識別子を
与える手段と、該手段によって与えられたアドレス信号
に対応する前記メモリのアドレスに2値データを書込む
手段及び該アドレスの2値データを読出す手段とを具備
する。
端末機においては自己に割当てられた端末識別子に対応
するメモリのアドレスに例えば“1”を書込む。そして
受信信号の端末識別子をアドレス信号としてこのメモリ
に与え、対応するアドレスのデータを読出す。読出した
データが1”であれば自己が宛先であると判断でき、ま
た“0”であればそうではないと判断する。
するメモリのアドレスに例えば“1”を書込む。そして
受信信号の端末識別子をアドレス信号としてこのメモリ
に与え、対応するアドレスのデータを読出す。読出した
データが1”であれば自己が宛先であると判断でき、ま
た“0”であればそうではないと判断する。
一方ネットワーク側においては端末機に端末識別子を割
当てる際に、このメモリにその識別子をアドレス信号と
して与え、対応アドレスに例えば“1”を書込む。そし
て端末識別子割当て済か否かはこのメモリの読出しを行
うことで“1”ならば既割当、“0”ならば未割当と判
断できる。
当てる際に、このメモリにその識別子をアドレス信号と
して与え、対応アドレスに例えば“1”を書込む。そし
て端末識別子割当て済か否かはこのメモリの読出しを行
うことで“1”ならば既割当、“0”ならば未割当と判
断できる。
以下本発明をその実施例を示す図面に基づいて詳述する
。第1図は本発明装置全体の概略構成を示すブロック図
、第2図はその端末機T[EO,TEI・・・TEnの
要部を示すブロック図である。第1図はCCITT勧告
1.430に示された宅内網の構成を示し、電話局等に
設置された主装置10が電話線等の加入者線41を介し
て接続されている。加入者線41は宅内バス42の制御
をすると共に、加入者線を経端する制御装置43が接続
され、また宅内バス42には電話機、ファクシミリ等の
端末機TEO,TE1・・・TEnが接続されている。
。第1図は本発明装置全体の概略構成を示すブロック図
、第2図はその端末機T[EO,TEI・・・TEnの
要部を示すブロック図である。第1図はCCITT勧告
1.430に示された宅内網の構成を示し、電話局等に
設置された主装置10が電話線等の加入者線41を介し
て接続されている。加入者線41は宅内バス42の制御
をすると共に、加入者線を経端する制御装置43が接続
され、また宅内バス42には電話機、ファクシミリ等の
端末機TEO,TE1・・・TEnが接続されている。
図中44.44は終端抵抗である。
第2図において1は受信信号に基づいてメモリ2にアク
セスする制御部であり、IIDLcフレームデータF口
がネットワーク側、つまり主装置10から加入者線41
、制御装置43、終端抵抗44、宅内バス42を介して
入力される。このフレームデータFDは第3図に示す如
きフォーマットを存し、データの先頭を表すフラグFl
、端末識別子(TEI)を含むアドレスデータAD、送
信データの性格等を表す制御コード部CNTL、送信す
べきデータ■、エラーチエツクデータECS及びデータ
の終端を表すフラグF2からなる。制御部lはアドレス
データADからTRIに該当するデータをメモリ2にア
ドレス信号ADRとして与える。また制御部1は制御コ
ード部CNTLを解読して、アドレス信号ADRにてア
クセスするメモリ2に対して“1”の書込を行う場合は
書込信号WR全、“0″の書込を行う場合は解放信号R
Sを、またメモリ2からデータを読出す場合は続出信号
RDを択一的に出力する。メモリ2から読出されたデー
タDTは制御部1へ与えられる。またメモリ2の全アド
レスの内容を“0”にリセットする場合はクリア信号C
LRをメモリ2に与える構成としており、クリア信号C
LRは端末機側に設けたスイッチ等によって与えること
としても、またネットワーク側から与えることとしても
よい。
セスする制御部であり、IIDLcフレームデータF口
がネットワーク側、つまり主装置10から加入者線41
、制御装置43、終端抵抗44、宅内バス42を介して
入力される。このフレームデータFDは第3図に示す如
きフォーマットを存し、データの先頭を表すフラグFl
、端末識別子(TEI)を含むアドレスデータAD、送
信データの性格等を表す制御コード部CNTL、送信す
べきデータ■、エラーチエツクデータECS及びデータ
の終端を表すフラグF2からなる。制御部lはアドレス
データADからTRIに該当するデータをメモリ2にア
ドレス信号ADRとして与える。また制御部1は制御コ
ード部CNTLを解読して、アドレス信号ADRにてア
クセスするメモリ2に対して“1”の書込を行う場合は
書込信号WR全、“0″の書込を行う場合は解放信号R
Sを、またメモリ2からデータを読出す場合は続出信号
RDを択一的に出力する。メモリ2から読出されたデー
タDTは制御部1へ与えられる。またメモリ2の全アド
レスの内容を“0”にリセットする場合はクリア信号C
LRをメモリ2に与える構成としており、クリア信号C
LRは端末機側に設けたスイッチ等によって与えること
としても、またネットワーク側から与えることとしても
よい。
制御部1は後述するようにして受信データが自己宛のも
のであるか否かを判断し、自己宛のものである場合には
フラグF1.F2.制御コード部CNTLを除くデータ
I等を端末機内部の後段回路へ与える。
のであるか否かを判断し、自己宛のものである場合には
フラグF1.F2.制御コード部CNTLを除くデータ
I等を端末機内部の後段回路へ与える。
次に本発明装置の動作をメモリ2の記憶内容を示す第4
図に基づいて説明する。メモリ2は第3図に示すように
8×8ピントとし、アドレス信号ADH(6ビツト)の
上位3ビツトをコラムアドレス、下位3ビツトをローア
ドレスとしている。この装置又は端末機の使用に先立ち
クリア信号CLRを与えてメモリ2をリセットする。そ
うするとメモリ2の内容は第4図(alのように総て0
となる。
図に基づいて説明する。メモリ2は第3図に示すように
8×8ピントとし、アドレス信号ADH(6ビツト)の
上位3ビツトをコラムアドレス、下位3ビツトをローア
ドレスとしている。この装置又は端末機の使用に先立ち
クリア信号CLRを与えてメモリ2をリセットする。そ
うするとメモリ2の内容は第4図(alのように総て0
となる。
次にネットワーク側から当該端末機に対しあるTE[を
割当てることになるが、この場合は主装置10から受信
したフレームデータFDは割当てTEI値を含むアドレ
スデータADと、送信信号がTEI値の割当てであるこ
とを示す内容の制御コード部CNTLとを含んでいる。
割当てることになるが、この場合は主装置10から受信
したフレームデータFDは割当てTEI値を含むアドレ
スデータADと、送信信号がTEI値の割当てであるこ
とを示す内容の制御コード部CNTLとを含んでいる。
これを受けた制御部1は書込信号WRを出力し、またT
EI値をアドレス信号ADHとして出力する。割当てら
れたTEI値が20 (010100)である場合は第
4図(blに示す第3列(010)第4行(100)の
アドレスに“1″が書込まれる。これによって当該端末
機が“20”のTEI値を割当てられたことになる。
EI値をアドレス信号ADHとして出力する。割当てら
れたTEI値が20 (010100)である場合は第
4図(blに示す第3列(010)第4行(100)の
アドレスに“1″が書込まれる。これによって当該端末
機が“20”のTEI値を割当てられたことになる。
而してその後の通信において通常のフレームデータFD
が受信されると制御部1はそのデータ中のアドレスデー
タADからTEI値を抽出してアドレス信号^DRとし
てメモリ2へ与えると共に続出信号RDを与える。受信
TEI値が“20”である場合は読出しデータDTは“
ドであり、制御部1は受信データが自己宛のものとして
これを取り込む。
が受信されると制御部1はそのデータ中のアドレスデー
タADからTEI値を抽出してアドレス信号^DRとし
てメモリ2へ与えると共に続出信号RDを与える。受信
TEI値が“20”である場合は読出しデータDTは“
ドであり、制御部1は受信データが自己宛のものとして
これを取り込む。
これに対して“20”でない場合は記憶データが“0”
であるアドレスがアクセスされるから、“0”が読出さ
れる。この場合は制御部lは他機宛データとして無視す
る。
であるアドレスがアクセスされるから、“0”が読出さ
れる。この場合は制御部lは他機宛データとして無視す
る。
第4図(C)は複数のTEI値を割当てられた端末機の
メモリ2の内容を示す。この場合はTI!I値として前
述の“20”の他ニア (000111)、35(10
0011)及び57(111001)が割当てられテイ
ル。即ち第1列(000)第8行(111) 、第5列
(100)第4行(011)及び第8列(111)第2
行(001)のアドレスのデータが“l”となっている
。この端末機にはフレームデータFDでTEI値が20
. 7.35.57のいずれが与えられた場合も読出し
データDTが“1”となり、自己宛データとしてこれを
取込む。第4図(dlは受信データのTEI値が“7”
である場合に該当アドレスのデータをハツチングを付し
て示している。
メモリ2の内容を示す。この場合はTI!I値として前
述の“20”の他ニア (000111)、35(10
0011)及び57(111001)が割当てられテイ
ル。即ち第1列(000)第8行(111) 、第5列
(100)第4行(011)及び第8列(111)第2
行(001)のアドレスのデータが“l”となっている
。この端末機にはフレームデータFDでTEI値が20
. 7.35.57のいずれが与えられた場合も読出し
データDTが“1”となり、自己宛データとしてこれを
取込む。第4図(dlは受信データのTEI値が“7”
である場合に該当アドレスのデータをハツチングを付し
て示している。
第4図(elは受信データのTEI値が”10” (0
01010)である場合の読出しデータ“0”をハツチ
ングを付して示している。この場合には受信データは無
視される。
01010)である場合の読出しデータ“0”をハツチ
ングを付して示している。この場合には受信データは無
視される。
以上のようにTEI値を割当てている場合はいずれかの
TEI値の解放をする場合は主装置10から該当制御コ
ード部CNTLを有し、解放するTEI値を有するフレ
ームデータFDを送信する。これを受けた制御部1はそ
のTEI値をアドレス信号ADRとしてメモリ2に与え
ると共に、解放信号RSを与える。
TEI値の解放をする場合は主装置10から該当制御コ
ード部CNTLを有し、解放するTEI値を有するフレ
ームデータFDを送信する。これを受けた制御部1はそ
のTEI値をアドレス信号ADRとしてメモリ2に与え
ると共に、解放信号RSを与える。
いま解放すべきTEI値が57である場合は第4図(f
)に示すように第8列第2行のアドレスのデータが“0
”に置換えられることになる。
)に示すように第8列第2行のアドレスのデータが“0
”に置換えられることになる。
而して斯くの如きメモリは主装置10側にも設けられて
いる。第5図は主装置10の要部を示す制御部11及び
メモリ12を有している。制御部11はTEI値割当て
に先立ちクリア信号CLRをメモリ12に与えて記憶内
容を総て“0”にする。次にいずれかの端末機TEO,
TEI・・・TEn等にTEI値を割当てる際には、こ
のTEI値をアドレス信号ADRとしてメモリ12に与
えると共に書込信号WRをメモリ12に与える。
いる。第5図は主装置10の要部を示す制御部11及び
メモリ12を有している。制御部11はTEI値割当て
に先立ちクリア信号CLRをメモリ12に与えて記憶内
容を総て“0”にする。次にいずれかの端末機TEO,
TEI・・・TEn等にTEI値を割当てる際には、こ
のTEI値をアドレス信号ADRとしてメモリ12に与
えると共に書込信号WRをメモリ12に与える。
これにより割当て済のTEI値に相当するアドレスのデ
ータが1となる。いま、単一の又は複数の端末機に対し
て“Qll、“1” 、 ”2″、“3″、“4#・・
パ10′″をTEI値として割当てた場合にはメモリの
内容は第5図に示すようになる。
ータが1となる。いま、単一の又は複数の端末機に対し
て“Qll、“1” 、 ”2″、“3″、“4#・・
パ10′″をTEI値として割当てた場合にはメモリの
内容は第5図に示すようになる。
而していずれかの端末機に新規にTEI値を割当てる場
合、割当済のTEI値を用いてはならない。
合、割当済のTEI値を用いてはならない。
そこで制御部11は割当て予定のTEI値をアドレス信
号ADRとしてメモリ12に与えると共に、読出信号R
Dをメモリ12に与える。これによって該当アドレスの
データDTが制御部11へ読出される。
号ADRとしてメモリ12に与えると共に、読出信号R
Dをメモリ12に与える。これによって該当アドレスの
データDTが制御部11へ読出される。
読出しデータDTが“O”であればその1゛EI値は割
当てられておらず、逆に“1mであれば既割当数値であ
ることが判別できる。
当てられておらず、逆に“1mであれば既割当数値であ
ることが判別できる。
既割当てのTEI値を解放する場合は該TEI値をアド
レス信号へDRとしてメモリ弗に与えると共に解放信号
R5をメモリ12に与える。これにより該当アドレスの
データが“ドから“O”に書換えられ、新たに割当て得
る値になる。
レス信号へDRとしてメモリ弗に与えると共に解放信号
R5をメモリ12に与える。これにより該当アドレスの
データが“ドから“O”に書換えられ、新たに割当て得
る値になる。
第6図はメモリ2又は12の構成を示す回路図であり、
ここではTEIの総数が16(=2’)である場合の例
について図示しており、メモリは4行4列の構成を有し
、アドレス信号ADRは4ビツトである。
ここではTEIの総数が16(=2’)である場合の例
について図示しており、メモリは4行4列の構成を有し
、アドレス信号ADRは4ビツトである。
アドレス信号ΔDRは上下各2と・レトがアドレスデコ
ード部21及び22へ与えられる。上位2ビツトが(0
,0) (0,1) (1,0) (1,1)の夫々に
応じて第1.2゜3.4の各列が選択され下位2ビツト
(0,0) (0,1)(1,0)(1,1)の夫々に
応じて第1.2,3.4の各行が選択される。C,、、
C,□・・・C44はメモリセルを示しC目(i、j=
1〜4)はi行j列のものを示す。3L32,33.3
4は書込み、読出し、解放、クリアの為に設けた各列ご
との書込、続出回路である。これらの書込、続出回路3
1,32.’33.34は論理回路の組合せで構成され
ており、ライン23.24゜25.26の夫々を介して
クリア信号CLR、読出信号RD、解放信号R5、書込
信号−Rを与えられ、またアドレスデコード部21から
各列の選択信号が与えられる。また読出しデータDTは
データライン27を介して出力される。
ード部21及び22へ与えられる。上位2ビツトが(0
,0) (0,1) (1,0) (1,1)の夫々に
応じて第1.2゜3.4の各列が選択され下位2ビツト
(0,0) (0,1)(1,0)(1,1)の夫々に
応じて第1.2,3.4の各行が選択される。C,、、
C,□・・・C44はメモリセルを示しC目(i、j=
1〜4)はi行j列のものを示す。3L32,33.3
4は書込み、読出し、解放、クリアの為に設けた各列ご
との書込、続出回路である。これらの書込、続出回路3
1,32.’33.34は論理回路の組合せで構成され
ており、ライン23.24゜25.26の夫々を介して
クリア信号CLR、読出信号RD、解放信号R5、書込
信号−Rを与えられ、またアドレスデコード部21から
各列の選択信号が与えられる。また読出しデータDTは
データライン27を介して出力される。
次に書込、続出回路31等の構成について説明する。ア
ドレスデコード部21出力はANDゲー)30a。
ドレスデコード部21出力はANDゲー)30a。
30bに与えられる。書込信号WRはORゲート30c
1インバータ30d、一端を接地電位としたNチャネル
トランジスタ30eのゲートに与えられている。
1インバータ30d、一端を接地電位としたNチャネル
トランジスタ30eのゲートに与えられている。
解放信号RSはORゲート30c 、 Nチャネルトラ
ンジスタ30fのゲート及びインバータ30gに与えら
れている。続出信号RDはANDゲート30bに与えら
れている。クリア信号CLRはインバータ30hを介し
てANDゲート30i、30j にまたNチャネルトラ
ンジスタ30sのゲート、インバータ30tに与えられ
ている。
ンジスタ30fのゲート及びインバータ30gに与えら
れている。続出信号RDはANDゲート30bに与えら
れている。クリア信号CLRはインバータ30hを介し
てANDゲート30i、30j にまたNチャネルトラ
ンジスタ30sのゲート、インバータ30tに与えられ
ている。
ORゲート30cの出力はANDゲート30aに与えら
れている。インバータ30d出力はNチャネル1−ラン
ジスタ30f と直列接続されて電源側に位置するPチ
ャネルトランジスタ30hのゲートに与えられている。
れている。インバータ30d出力はNチャネル1−ラン
ジスタ30f と直列接続されて電源側に位置するPチ
ャネルトランジスタ30hのゲートに与えられている。
インバータ30g出力はNチャネルトランジスタ30e
と直列接続されて電源側に位置するPチャネルトランジ
スタ301のゲートに与えられている。トランジスタ3
0に、30fの直列回路の中間ノ−ドの電位はトライス
テートバッファ30mを介してビット線30nに与えら
れる。トランジスタ301830eの直列回路の中間ノ
ードの電位はトライステートバッファ30pを介してビ
ット線30Qに与える。
と直列接続されて電源側に位置するPチャネルトランジ
スタ301のゲートに与えられている。トランジスタ3
0に、30fの直列回路の中間ノ−ドの電位はトライス
テートバッファ30mを介してビット線30nに与えら
れる。トランジスタ301830eの直列回路の中間ノ
ードの電位はトライステートバッファ30pを介してビ
ット線30Qに与える。
ANDゲート30a、30bの出力は夫々ANDゲート
301゜30j に与えられる。ANDゲート30iの
出力はトライステートバッファ30m、 30pの制御
信号とし、ANDゲート30jの出力はセンスアンプ3
0rの制御信号としている。センスアンプ30rはビッ
ト線30n 、 30qのレベルに応じた2値データを
読出し信号としてデータライン27に出力する。
301゜30j に与えられる。ANDゲート30iの
出力はトライステートバッファ30m、 30pの制御
信号とし、ANDゲート30jの出力はセンスアンプ3
0rの制御信号としている。センスアンプ30rはビッ
ト線30n 、 30qのレベルに応じた2値データを
読出し信号としてデータライン27に出力する。
インバータ30f出力はPチャネルトランジスタ30u
のゲートに与えられている。トランジスタ30sはビッ
トvA30nと接地電位間に、またトランジスタ30u
は電源電位とビット線30qとの間に介装されている。
のゲートに与えられている。トランジスタ30sはビッ
トvA30nと接地電位間に、またトランジスタ30u
は電源電位とビット線30qとの間に介装されている。
次にこの書込、読出回路31の動作について説明する。
制御信号が与えられるとトランジスタ30S。
30rが共に導通し、ビットvA30nがローレベル、
30qがハイレベルとなり、各メモリセルに“O#が書
き込まれる。
30qがハイレベルとなり、各メモリセルに“O#が書
き込まれる。
書込信号WRが与えられるとアドレスデコード部21に
よって選択された列のANDゲート30aの1人力がハ
イレベルになるからANDゲート30iの出力がハイレ
ベルとなってトライステートバッファ30m 。
よって選択された列のANDゲート30aの1人力がハ
イレベルになるからANDゲート30iの出力がハイレ
ベルとなってトライステートバッファ30m 。
30pが開く。一方トランジスタ30に、30eがオン
するからビット4i30nはハイレベル、ビット線30
qがローレベルとなり、クリア信号の場合とは逆に選択
されたメモリ行のメモリセルに“ビが書込まれる。
するからビット4i30nはハイレベル、ビット線30
qがローレベルとなり、クリア信号の場合とは逆に選択
されたメモリ行のメモリセルに“ビが書込まれる。
逆に解放信号R5が与えられた場合も同様にトライステ
ートバッファ30m、30pが開くが、この場合はトラ
ンジスタ30f、30#がオンするのでビット線30n
カローレベル、30qがハイレベルとなす、選択された
メモリセルに“0′″が書込まれる。
ートバッファ30m、30pが開くが、この場合はトラ
ンジスタ30f、30#がオンするのでビット線30n
カローレベル、30qがハイレベルとなす、選択された
メモリセルに“0′″が書込まれる。
次に続出信号RDが与えられた場合は選択された列のA
NDゲート30bの出力がハイレベルとなり、ANDゲ
ート30j の出力がセンスアンプ30rを作動させ、
アクセスされたメモリセルの内容をビット線30n、3
0qを介して読出す。
NDゲート30bの出力がハイレベルとなり、ANDゲ
ート30j の出力がセンスアンプ30rを作動させ、
アクセスされたメモリセルの内容をビット線30n、3
0qを介して読出す。
以上の如き本発明によれば端末機においてはTEIの割
当て量に拘らずハードウェア量が一定であり、また比較
に要する時間も一定であり、機器の小型化、動作の高速
化に有効である。またTEIの割当て量を後天的に決定
することができるので設計、製作における制約が大幅に
緩和される。
当て量に拘らずハードウェア量が一定であり、また比較
に要する時間も一定であり、機器の小型化、動作の高速
化に有効である。またTEIの割当て量を後天的に決定
することができるので設計、製作における制約が大幅に
緩和される。
−力士装置の側においてはTEI値が既に割当てられて
いるか否かを直ちに判定することが可能であるなど本発
明は優れた効果を奏する。
いるか否かを直ちに判定することが可能であるなど本発
明は優れた効果を奏する。
第1図は本発明装置全体を示すブロック図、第2図はそ
の要部ブロック図、第3図はフレームデータのフォーマ
ット図、第4図はメモリの内容を示す概念図、第5図は
主装置側における要部ブロック図、第6図はメモリの回
路図、第7図は従来装置のブロック図、第8図はその要
部ブロック図である。 ■・・・制御部 2・・・メモIJ 10・・・主装
置43・・・制御装置 TEO,TEI ・・・TE
n・・・端末機なお、図中、同一符号は同一、又は相当
部分を示す。 代理人 大 岩 増 雄第2図 第3図 簗5図 ’J6Eン1 ノン 第 7 ロ ゐ 第 8 口 手続補正書(自発) 1.事件の表示 特願昭。3−9951 号2、
発明の名称 端末識別子管理回路 3、補正をする者 事件との関係 特許出願人 住 所 東京都千代田区丸の内二丁目2番3号名
称 (601)三菱電機株式会社代表者志岐守哉 4、代理人 住 所 東京都千代田区丸の内二丁目2番3号三
菱電機株式会社内 o9 5、補正の対象 明細書の「発明の詳細な説明」の欄及び図面 。 6、補正の内容 6−1明細書の「発明の詳細な説明」の欄(1) 明
細書第7頁第18行にrEC3JとあるのをrFcsJ
と訂正する。 (2)明細書の第9真第13行に「第4行」とあるのを
「第5行」と訂正する。 6−2図面 第3図を添付図面の如く訂正する。 7、 添付書類の目録
の要部ブロック図、第3図はフレームデータのフォーマ
ット図、第4図はメモリの内容を示す概念図、第5図は
主装置側における要部ブロック図、第6図はメモリの回
路図、第7図は従来装置のブロック図、第8図はその要
部ブロック図である。 ■・・・制御部 2・・・メモIJ 10・・・主装
置43・・・制御装置 TEO,TEI ・・・TE
n・・・端末機なお、図中、同一符号は同一、又は相当
部分を示す。 代理人 大 岩 増 雄第2図 第3図 簗5図 ’J6Eン1 ノン 第 7 ロ ゐ 第 8 口 手続補正書(自発) 1.事件の表示 特願昭。3−9951 号2、
発明の名称 端末識別子管理回路 3、補正をする者 事件との関係 特許出願人 住 所 東京都千代田区丸の内二丁目2番3号名
称 (601)三菱電機株式会社代表者志岐守哉 4、代理人 住 所 東京都千代田区丸の内二丁目2番3号三
菱電機株式会社内 o9 5、補正の対象 明細書の「発明の詳細な説明」の欄及び図面 。 6、補正の内容 6−1明細書の「発明の詳細な説明」の欄(1) 明
細書第7頁第18行にrEC3JとあるのをrFcsJ
と訂正する。 (2)明細書の第9真第13行に「第4行」とあるのを
「第5行」と訂正する。 6−2図面 第3図を添付図面の如く訂正する。 7、 添付書類の目録
Claims (1)
- 【特許請求の範囲】 1、端末識別子によって端末機の特定を行う通信装置に
おいて、メモリと、該メモリにそのアドレス信号として
端末識別子を与える手段と、該手段によって与えられた
アドレス信号に対応する前記メモリのアドレスに2値デ
ータを書込む手段及び該アドレスの2値データを読出す
手段とを具備することを特徴とする端末識別子管理回路
。 2、端末識別子によってネットワークに連なる端末機の
特定を行う通信装置において、いずれも端末機に設けら
れており、メモリと、該メモリの内容を第1値にリセッ
トする手段と、ネットワーク側から与えられた端末識別
子をそのアドレス信号として前記メモリに与えると共に
メモリの対応アドレスに第2値を書込む手段と、ネット
ワーク側から端末識別子を含む送信信号を受信した場合
に該端末識別子に対応する前記メモリのアドレスからデ
ータを読出す手段と、読出したデータが第2値である場
合に送信信号が自機宛であると判定する手段とを具備す
ることを特徴とする端末識別子管理回路。 3、端末識別子によってネットワークに連なる端末機の
特定を行う通信装置において、いずれもネットワーク側
に設けられており、少なくとも端末識別子の総数分の容
量を持つメモリと、該メモリの内容を第1値にリセット
する手段と、端末機に対する端末識別子を割当てるに際
し該端末識別子をそのアドレス信号として前記メモリに
与えると共に、メモリの対応アドレスに第2値を書込む
手段と、任意の端末識別子をそのアドレス信号として前
記メモリに与え、メモリの対応アドレスのデータを読出
す手段とを具備することを特徴とする端末識別子管理回
路。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63009951A JPH01185044A (ja) | 1988-01-19 | 1988-01-19 | 端末識別子管理回路 |
DE3828289A DE3828289A1 (de) | 1988-01-19 | 1988-08-19 | Endgeraet-identifizierung-steuerschaltung |
US07217011 US4879715B1 (en) | 1988-01-19 | 1988-08-22 | Terminal equipment identifier controlling circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63009951A JPH01185044A (ja) | 1988-01-19 | 1988-01-19 | 端末識別子管理回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH01185044A true JPH01185044A (ja) | 1989-07-24 |
Family
ID=11734280
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63009951A Pending JPH01185044A (ja) | 1988-01-19 | 1988-01-19 | 端末識別子管理回路 |
Country Status (3)
Country | Link |
---|---|
US (1) | US4879715B1 (ja) |
JP (1) | JPH01185044A (ja) |
DE (1) | DE3828289A1 (ja) |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4963862B1 (en) * | 1988-01-07 | 1999-11-02 | Mitsubishi Electric Corp | Terminal equipment identifier control circuit |
JPH02131646A (ja) * | 1988-11-11 | 1990-05-21 | Mitsubishi Electric Corp | 通信制御装置 |
EP0436194A3 (en) * | 1990-01-02 | 1992-12-16 | National Semiconductor Corporation | Media access controller |
JP2695956B2 (ja) * | 1990-02-28 | 1998-01-14 | 株式会社東芝 | 多重通信システム |
JP2832096B2 (ja) * | 1991-06-10 | 1998-12-02 | キヤノン株式会社 | 通信制御装置 |
US5245606A (en) * | 1992-01-02 | 1993-09-14 | National Semiconductor Corporation | Computer network bridge circuit |
DE102005012374B4 (de) * | 2005-03-17 | 2007-02-15 | Keicher, Thomas | Vorrichtung und Verfahren zum Identifizieren von für einen Busteilnehmer relevanten Nachrichten in einem Datenbussystem |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3790717A (en) * | 1972-08-07 | 1974-02-05 | Adaptive Tech | Telephone communications system with distributed control |
AT355354B (de) * | 1978-08-29 | 1980-02-25 | Schrack Elektrizitaets Ag E | Schaltungsanordnung mit einer zentraleinheit, an die mehrere peripheriegeraete angeschlossen sind |
DE2937785A1 (de) * | 1979-09-19 | 1981-04-09 | Fa. Wilhelm Wenzel, 2200 Bokholt-Hanredder | Verfahren zur programmgesteuerten zuteilung von zieladressen bzw. adressbereichen an baugruppen undaufbau einer baugruppendatei in busorientierten rechnersystemen |
US4628315A (en) * | 1983-08-16 | 1986-12-09 | Sparton Corporation | Addressable transducer with improved address signal processing |
US4689786A (en) * | 1985-03-21 | 1987-08-25 | Apple Computer, Inc. | Local area network with self assigned address method |
JPS6276954A (ja) * | 1985-09-30 | 1987-04-09 | Toshiba Corp | 通信制御装置 |
-
1988
- 1988-01-19 JP JP63009951A patent/JPH01185044A/ja active Pending
- 1988-08-19 DE DE3828289A patent/DE3828289A1/de active Granted
- 1988-08-22 US US07217011 patent/US4879715B1/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
US4879715B1 (en) | 1998-08-04 |
DE3828289A1 (de) | 1989-07-27 |
US4879715A (en) | 1989-11-07 |
DE3828289C2 (ja) | 1993-06-09 |
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