JPH01184956A - Semiconductor integrated circuit device - Google Patents
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体集積回路装置の製造方法に関し、特に
、ショートチャネル効果の防止に適用して最適な技術に
関するものである。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a method for manufacturing a semiconductor integrated circuit device, and particularly to a technique that is most suitable for preventing short channel effects.
従来、ＣＭ ＯＳ ニｃｌ−リ構成されるＭＯ８ＬｓＩ
のＩ２造方法におけるｎチャネルＭＯ５ＦＥＴのしきい
値電圧の制御は、ゲート電極形成前にホウ素をイオン打
ち込みして半導体基板のごく表面（例えば表面下０．１
５μｍ）にこのホウ素をドーピングすることにより行っ
ていた。この場合、しきい値電圧を０．４Ｖ以上に設定
するためには、このｎチャネルＭＯ８ＦＥＴが形成され
るｐウェル形成用のイオン打ち込みのドーズ量が２．５
Ｘ１０１２’／ａＪ、しきい値電圧制御のためのイオン
打ち込みのドーズ駄が８．５Ｘ１０１１／ｃＪとすると
、ショー１−チャネル効果を防止するためには、第５図
に示す実線の曲線から分かるようにチャネル長を約０．
８μｍ以上とする必要がある。Conventionally, CM OS Nicl-re configured MO8LsI
The threshold voltage of an n-channel MO5FET in the I2 manufacturing method is controlled by implanting boron ions into the very surface of the semiconductor substrate (for example, 0.1 mm below the surface) before forming the gate electrode.
This was done by doping this boron to a thickness of 5 μm). In this case, in order to set the threshold voltage to 0.4V or more, the dose of ion implantation for forming the p-well where this n-channel MO8FET is formed is 2.5V.
X1012'/aJ, and the dose of ion implantation for threshold voltage control is 8.5X1011/cJ. As can be seen from the solid curve shown in Figure 5, in order to prevent the show 1-channel effect, The channel length is set to about 0.
It needs to be 8 μm or more.
なお、本発明に関連する先行文献としては、しかしなが
ら、上述のようにショートチャネル効果の防止のために
チャネル長を大きくすると、ｎチャネルＭＯ３ＦＥ″Ｔ
１個当たりの面積が大きくなり、従ってＭＯ３ＬＳＩの
周辺回路における素子の高集積密度化を図ることが難し
いという問題があった。As a prior document related to the present invention, however, as mentioned above, when the channel length is increased to prevent the short channel effect, the n-channel MO3FE″T
There is a problem in that the area per unit becomes large, and therefore it is difficult to achieve high integration density of elements in the peripheral circuit of MO3LSI.
本発明の目的は、周辺回路における集積密度の高い半導
体集積回路装置を製造することができる技術を提供する
ことにある。An object of the present invention is to provide a technique that can manufacture a semiconductor integrated circuit device with high integration density in peripheral circuits.
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明ら第５図において
、短（ｏｒショート）チャネル効果、すなわちチャネル
長が短かくなるに従ってしきい値電圧が低下する現象が
起こるのは、ドレイン領域からの空乏層がソース領域ま
で到達し、いわゆるパンチスルーの現象が起こるためで
ある。The above and other objects and novel features of the present invention will become apparent from the description of the present specification and the accompanying drawings. The reason why the phenomenon in which the ?
これを防止するためには、これらのソース領域及びドレ
イン領域が設けられている半導体基板の不純物濃度を実
効的に増大させればよい。In order to prevent this, it is sufficient to effectively increase the impurity concentration of the semiconductor substrate in which these source and drain regions are provided.
本発明は以上の検討にもとづいて案出されたものである
。The present invention has been devised based on the above considerations.
本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。A brief overview of typical inventions disclosed in this application is as follows.
すなわち、ＭＩＳＦＥＴのゲート電極形成後にこのゲー
ト市極を透過して高エネルギーで不純物をイオン打ち込
みすることによりこのＭＩＳＦＥＴのしきい値電圧を制
御するようにしている。That is, after forming the gate electrode of the MISFET, impurity ions are implanted with high energy through the gate electrode to control the threshold voltage of the MISFET.
上記した手段によれば、不純物を深さ方向に広く分布さ
せることができるので、実効的に半導体基板の不純物濃
度を増大させることができる。このため、パンチスルー
を抑えることができるので。According to the above-described means, the impurity can be widely distributed in the depth direction, so that the impurity concentration of the semiconductor substrate can be effectively increased. For this reason, punch-through can be suppressed.
ショートチャネル効果を防止することができる。Short channel effects can be prevented.
これによって、ＭＩＳＦＥＴのショートチャネル化を図
ることができるので、周辺回路における集積密度が高い
半導体集積回路装置を製造することができる。This makes it possible to short-channel the MISFET, thereby making it possible to manufacture a semiconductor integrated circuit device with high integration density in peripheral circuits.
以下、本発明の一実施例を図面を用いて具体的に説明す
る。Hereinafter, one embodiment of the present invention will be specifically described using the drawings.
なお、実施例を説明するための全図において、同一機能
を有するものには同一符号を付け、その繰り返しの説明
は省略する。In addition, in all the figures for explaining the embodiment, parts having the same functions are given the same reference numerals, and repeated explanations thereof will be omitted.
第１図〜第３図は１本発明の一実施例によるＭ○５ＬＳ
Ｉの製造方法を工程順に説明するための断面図である。Figures 1 to 3 are M○5LS according to an embodiment of the present invention.
FIG. 3 is a cross-sectional view for explaining the manufacturing method of I in the order of steps.
本実施例によるＭＯＳＬＳＩの周辺回路は、第４図に示
すように、ｎチャネルＭＯ５ＦＥＴＱよとｐチャネルＭ
Ｏ８ＦＥＴＱ、とから成るＣＭＯＳインバータにより構
成されるが、第１図〜第３図においてはｎチャネルＭＯ
８ＦＥＴＱ４の部分のみ図示されている。この周辺回路
は具体的には例えばワード線及びデータ線を駆動させる
ための回路である。As shown in FIG. 4, the peripheral circuits of the MOSLSI according to this embodiment include an n-channel MO5FETQ and a p-channel MO5FETQ.
It is composed of a CMOS inverter consisting of O8FETQ, but in Figures 1 to 3 it is an n-channel MO
Only the 8FETQ4 portion is shown. Specifically, this peripheral circuit is a circuit for driving word lines and data lines, for example.
第１図に示すように、まず例えばｐ型シリコン基板のよ
うな半導体基板１に例えばＢＦ２を例えばエネルギー６
０ｋｅＶ、ドーズ量２，５Ｘ１０１２／ｄの条件でイオ
ン打ち込みすることにより不純物濃度が例えば２ Ｘ
１０”／ａｌのｐウェル２を形成する。次に、この半導
体基板１の表面を選択的に熱酸化することにより例えば
５ｉ０２膜のようなフィールド絶縁膜３を形成して素子
間分離を行った後、このフィールド絶縁膜３で囲まれた
活性領域の表面に例えば熱酸化により例えば５ｉｎ２膜
のようなゲート絶縁膜４を形成する。次に、１回目のチ
ャネルドープとして、このゲート絶縁膜４を介してｐウ
ェル２の表面に例えばＢＦ２を例えばエネルギー６０ｋ
ｅＶ、ドーズ量８．５Ｘ１０１１／ｄの条件でイオン打
ち込みする。なお、ｎチャネルＭＯ８ＦＥＴＱ１のしき
い値電圧の最終的な目標値が低い場合には、このチャネ
ルドープとして例えばヒ素のようなｎ型不純物を例えば
１００ｋｅＶ、ドーズ量２．４Ｘ１０”／ａ＆の条件で
イオン打ち込みすることにより予めディプリーシヨン型
化しておく。As shown in FIG. 1, first, for example, BF2 is applied to a semiconductor substrate 1, such as a p-type silicon substrate, at an energy level of 6
By implanting ions under the conditions of 0 keV and a dose of 2.5X1012/d, the impurity concentration can be reduced to, for example, 2X.
A p-well 2 of 10"/al is formed. Next, by selectively thermally oxidizing the surface of this semiconductor substrate 1, a field insulating film 3 such as a 5i02 film is formed to provide isolation between elements. Thereafter, a gate insulating film 4 such as a 5in2 film is formed by thermal oxidation, for example, on the surface of the active region surrounded by this field insulating film 3.Next, as the first channel doping, this gate insulating film 4 is For example, BF2 is applied to the surface of the p-well 2 via an energy of 60k.
Ion implantation is performed under the conditions of eV and a dose of 8.5×10 11 /d. Note that if the final target value of the threshold voltage of the n-channel MO8FET Q1 is low, ions of an n-type impurity such as arsenic are used as channel doping at 100 keV and a dose of 2.4 x 10''/a&. It is made into a depletion shape in advance by driving.
次に、全面に例えば膜厚２０００人の不純物をドープし
た多結晶シリコン膜１例えば膜厚１５００人のモリブデ
ンシリサイド（ＭｏＳｉｚ ）膜のような高融点金属シ
リ°サイド膜及び例えばＳｉｎ、膜のような絶縁膜を順
次形成した後、これらをエツチングによりパターンニン
グして第２図に示すように所定形状のポリサイド膜から
成るゲート電極５及び絶縁膜６を形成する。次に、これ
らのゲート電極５縁膜６をマスクとして前記ｐウェル２
中に例えばリンのようなｎ型不純物を例えば５０ｋｅＶ
、ドーズ量１．０ＸＩＯ１３／ａｄの条件でイオン打ち
込みする。次に、全面に例えばＳｉＯ２膜のような絶縁
膜を形成した後、この絶縁膜を例えば反応性イオンエツ
チングにより異方性エツチングして絶縁物から成る側壁
７を形成する。次に、この側壁７をマスクとして前記ｐ
ウェル２中に例えば例えばヒ素のようなｎ型不純物を例
えば８０ｋｅＶ、ドーズ量５．０ＸＩＯ”／ｄの条件で
イオン打ち込みする。この後、不純物の電気的活性化の
ためのアニールを行う。この結果、前記ゲート電極５に
対して自己整合的にソース領域８及びドレイン領域９が
形成される。これらのソース領域８及びドレイン領域９
は、前記側壁７の下方に例えばｎ−型の低不純物濃度部
８ａ、９ａを有し、その他の部分は例えばｎ・型である
。前記ゲート電極５、ソース領域８及びドレイン領域９
により、ｎチャネルＭＯ８ＦＥＴＱ、が構成される。こ
のｎチャネルＭＯ８ＦＥ、ＴＱｌは、低不純物濃度部９
ａによりドレイン領域９の近傍の電界緩和を行うＬＤＤ
（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造を有
する。なお、このｎチャネルＭＯ３ＦＥＴＱ、は必ずし
もＬＤＤ構造とする必要はない。Next, the entire surface is coated with a polycrystalline silicon film doped with an impurity of, for example, a film thickness of 2,000 m, a high-melting point metal silicide film such as a molybdenum silicide (MoSiz) film of a film thickness of 1,500 m, and a polycrystalline silicon film doped with impurities, for example, a film of Si, etc. After sequentially forming insulating films, these are patterned by etching to form gate electrodes 5 and insulating films 6 made of polycide films having predetermined shapes as shown in FIG. Next, using these gate electrodes 5 and film 6 as a mask, the p-well 2 is
For example, an n-type impurity such as phosphorus is added at 50 keV.
, ion implantation is performed at a dose of 1.0×IO13/ad. Next, after forming an insulating film such as a SiO2 film on the entire surface, this insulating film is anisotropically etched by, for example, reactive ion etching to form side walls 7 made of an insulator. Next, using this side wall 7 as a mask, the p
An n-type impurity such as arsenic is ion-implanted into the well 2 under conditions of, for example, 80 keV and a dose of 5.0XIO"/d. After this, annealing is performed to electrically activate the impurity. As a result , a source region 8 and a drain region 9 are formed in a self-aligned manner with respect to the gate electrode 5.These source region 8 and drain region 9
has, for example, n-type low impurity concentration portions 8a and 9a below the side wall 7, and the other portions are, for example, n-type. The gate electrode 5, the source region 8 and the drain region 9
Thus, an n-channel MO8FETQ is configured. This n-channel MO8FE, TQl has a low impurity concentration area 9
LDD which relaxes the electric field near the drain region 9 by a
(Lightly Doped Drain) structure. Note that this n-channel MO3FETQ does not necessarily have to have an LDD structure.
次に第３図に示すように、所定形状のフォトレジスト１
０を形成した後、このフォトレジスト１０をマスクとし
て例えばホウ素を例えば１８０ｋｅＶ、ドーズ量８．０
ＸＩＯ″２／ｄの条件でイオン打ち込みする。このよう
に高エネルギーでイオン打ち込みされたホウ素は、前記
ゲート電極５を透過して前記ｐウェル２中に深さ方向に
広く分布する（ホウ素の分布領域を破線で示す）。この
ホウ素のイオン打ち込みにより、ｎチャネルＭＯ８ＦＥ
ＴＱ、のしきい値電圧が最終的な目標値に設定される。Next, as shown in FIG.
0, using this photoresist 10 as a mask, for example, boron is applied at a dose of 8.0 at 180 keV.
Ion implantation is performed under the condition of (The region is indicated by a dashed line).By this boron ion implantation, n-channel MO8FE
The threshold voltage of TQ is set to the final target value.
また、このホウ素がイオン打ち込みされた部分のｐウェ
ル２中の不純物濃度は例えば１．ＯＸ １０”／ａｔ？
に増大する。この結果、ｎチャネルＭＯ８ＦＥＴＱ工の
ドレイン電圧印加時のドレイン領域９とｐウェル２との
間のｐｎ接合における空乏層のソース領域８側への伸び
を抑えることができる。このため、パンチスルーが起き
にくくなり、従ってショートチャネル効果を抑えること
ができるので、その分だけチャネル長を短かくすること
ができる。第５図に示す破線の曲線から分かるように、
ｎチャネルＭＯ３ＦＥＴＱ工のしきい値電圧を例えば０
．４ｖ以上とする場合、チャネル長を例えば０．５５μ
ｍ以上とすることができる。従って、ｎチャネルＭＯ３
ＦＥＴＱ、１個当たりの面積を低減することができるの
で、周辺回路における集積密度が高いＭＯ３ＬＳＩを製
造することができる。また、これによって、チップサイ
ズの減少が可能である。Further, the impurity concentration in the p-well 2 in the portion into which boron is ion-implanted is, for example, 1. OX 10”/at?
increases to As a result, it is possible to suppress the depletion layer at the pn junction between the drain region 9 and the p-well 2 from extending toward the source region 8 when a drain voltage is applied to the n-channel MO8FETQ. For this reason, punch-through is less likely to occur, and the short channel effect can therefore be suppressed, so that the channel length can be shortened accordingly. As can be seen from the dashed curve shown in Figure 5,
For example, if the threshold voltage of the n-channel MO3FETQ is set to 0
．． If the voltage is 4v or more, set the channel length to 0.55μ, for example.
m or more. Therefore, n-channel MO3
Since the area per FETQ can be reduced, an MO3LSI with high integration density in peripheral circuits can be manufactured. This also allows for a reduction in chip size.
以上、本発明を実施例にもとづき具体的に説明したが、
本発明は、前記実施例に限定されるものではなく、その
要旨を逸脱しない範囲において種々変更可能であること
は言うまでもない。The present invention has been specifically explained above based on examples, but
It goes without saying that the present invention is not limited to the embodiments described above, and can be modified in various ways without departing from the spirit thereof.
例えば、高エネルギーのホウ素のイオン打ち込みの条件
としては上述の実施例と異なる条件を用いることが可能
である。また、本発明は、ダイナミックＲＡ Ｍ （Ｒ
ａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）等の各種の
ＭＯＳＬＳＩその他の半導体集積回路装置に適用するこ
とが可能である。For example, conditions for high-energy boron ion implantation may be different from those in the above embodiments. Further, the present invention provides dynamic RAM (R
It is possible to apply the present invention to various MOSLSI and other semiconductor integrated circuit devices such as (andom access memory) and the like.
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。A brief explanation of the effects obtained by typical inventions disclosed in this application is as follows.
すなわち、周辺回路における集積密度の高い半導体集積
回路装置を製造することができる。That is, a semiconductor integrated circuit device with high integration density in peripheral circuits can be manufactured.
第１図〜第３図は、本発明の一実施例によるＭＯ３ＬＳ
Ｉの製造方法を工程順に説明するための断面図、
第４図は、ＣＭＯＳインバータを示す回路図、第５図は
、ｎチャネルＭＯ８ＦＥＴのチャネル長としきい値電圧
との関係を示すグラフである。
図中、１・・・半導体基板、２・・・ｐウェル、５・・
・ゲート電極、８・・・ソース領域、９・・・ドレイン
領域、１０・・・フォトレジストである。FIGS. 1 to 3 show MO3LS according to an embodiment of the present invention.
4 is a circuit diagram showing a CMOS inverter, and FIG. 5 is a graph showing the relationship between channel length and threshold voltage of an n-channel MO8FET. In the figure, 1... semiconductor substrate, 2... p-well, 5...
- Gate electrode, 8... source region, 9... drain region, 10... photoresist.
Claims (1)
導体集積回路装置の製造方法であって、前記ＭＩＳＦＥ
Ｔのゲート電極形成後にこのゲート電極を透過して高エ
ネルギーで不純物をイオン打ち込みすることによりこの
ＭＩＳＦＥＴのしきい値電圧を制御するようにしたこと
を特徴とする半導体集積回路装置の製造方法。 ２、前記ＭＩＳＦＥＴがｎチャネルＭＩＳＦＥＴである
ことを特徴とする特許請求の範囲第１項記載の半導体集
積回路装置の製造方法。 ３、前記不純物がホウ素であることを特徴とする特許請
求の範囲第１項又は第２記載の半導体集積回路装置の製
造方法。 ４、前記半導体集積回路装置がＭＯＳＬＳＩであること
を特徴とする特許請求の範囲第１項〜第３項のいずれか
一項記載の半導体集積回路装置の製造方法。[Scope of Claims] 1. A method for manufacturing a semiconductor integrated circuit device having a peripheral circuit composed of MISFETs, the method comprising:
A method for manufacturing a semiconductor integrated circuit device, characterized in that after forming a gate electrode of T, the threshold voltage of the MISFET is controlled by implanting impurity ions with high energy through the gate electrode. 2. The method of manufacturing a semiconductor integrated circuit device according to claim 1, wherein the MISFET is an n-channel MISFET. 3. The method of manufacturing a semiconductor integrated circuit device according to claim 1 or 2, wherein the impurity is boron. 4. The method of manufacturing a semiconductor integrated circuit device according to any one of claims 1 to 3, wherein the semiconductor integrated circuit device is a MOSLSI.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP831888A JPH01184956A (en) | 1988-01-20 | 1988-01-20 | Semiconductor integrated circuit device |
Applications Claiming Priority (1)
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| JP831888A JPH01184956A (en) | 1988-01-20 | 1988-01-20 | Semiconductor integrated circuit device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01184956A true JPH01184956A (en) | 1989-07-24 |
Family
ID=11689810
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP831888A Pending JPH01184956A (en) | 1988-01-20 | 1988-01-20 | Semiconductor integrated circuit device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01184956A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0739031A2 (en) * | 1995-04-17 | 1996-10-23 | Motorola, Inc. | Method of adjusting a threshold voltage of a semiconductor on insulator device |
| US5607868A (en) * | 1994-06-15 | 1997-03-04 | Kabushiki Kaisha Toshiba | Method of fabricating semiconductor device with channel ion implantation through a conductive layer |
| EP0708482A3 (en) * | 1994-10-17 | 1997-03-26 | Siliconix Inc | BiCDMOS process technology and structures |
-
1988
- 1988-01-20 JP JP831888A patent/JPH01184956A/en active Pending
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