JPH01184927A - Manufacture of large area semiconductor substrate - Google Patents
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- 239000000758 substrate Substances 0.000 title claims abstract description 82
- 239000004065 semiconductor Substances 0.000 title claims abstract description 33
- 238000004519 manufacturing process Methods 0.000 title claims description 14
- 238000000034 method Methods 0.000 claims abstract description 20
- 238000005530 etching Methods 0.000 claims abstract description 13
- 239000013078 crystal Substances 0.000 claims description 13
- 239000000463 material Substances 0.000 claims description 4
- 235000012431 wafers Nutrition 0.000 abstract description 67
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 57
- 229910052710 silicon Inorganic materials 0.000 abstract description 57
- 239000010703 silicon Substances 0.000 abstract description 57
- 239000010409 thin film Substances 0.000 abstract description 46
- 239000012535 impurity Substances 0.000 abstract description 19
- 238000002513 implantation Methods 0.000 abstract description 8
- 239000005380 borophosphosilicate glass Substances 0.000 abstract description 5
- 238000012545 processing Methods 0.000 abstract description 3
- 230000015572 biosynthetic process Effects 0.000 abstract description 2
- 239000010410 layer Substances 0.000 description 44
- 229910010271 silicon carbide Inorganic materials 0.000 description 14
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 11
- 239000010408 film Substances 0.000 description 7
- 238000002347 injection Methods 0.000 description 5
- 239000007924 injection Substances 0.000 description 5
- 239000004973 liquid crystal related substance Substances 0.000 description 5
- 239000011229 interlayer Substances 0.000 description 4
- KWYUFKZDYYNOTN-UHFFFAOYSA-M Potassium hydroxide Chemical compound [OH-].[K+] KWYUFKZDYYNOTN-UHFFFAOYSA-M 0.000 description 3
- ATUOYWHBWRKTHZ-UHFFFAOYSA-N Propane Chemical compound CCC ATUOYWHBWRKTHZ-UHFFFAOYSA-N 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 239000011521 glass Substances 0.000 description 3
- 238000010438 heat treatment Methods 0.000 description 3
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- GRYLNZFGIOXLOG-UHFFFAOYSA-N Nitric acid Chemical compound O[N+]([O-])=O GRYLNZFGIOXLOG-UHFFFAOYSA-N 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 239000010931 gold Substances 0.000 description 2
- 230000008018 melting Effects 0.000 description 2
- 238000002844 melting Methods 0.000 description 2
- 229910017604 nitric acid Inorganic materials 0.000 description 2
- 230000001737 promoting effect Effects 0.000 description 2
- 239000010453 quartz Substances 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 239000000243 solution Substances 0.000 description 2
- VXEGSRKPIUDPQT-UHFFFAOYSA-N 4-[4-(4-methoxyphenyl)piperazin-1-yl]aniline Chemical compound C1=CC(OC)=CC=C1N1CCN(C=2C=CC(N)=CC=2)CC1 VXEGSRKPIUDPQT-UHFFFAOYSA-N 0.000 description 1
- 229910052582 BN Inorganic materials 0.000 description 1
- PZNSFCLAULLKQX-UHFFFAOYSA-N Boron nitride Chemical compound N#B PZNSFCLAULLKQX-UHFFFAOYSA-N 0.000 description 1
- KZBUYRJDOAKODT-UHFFFAOYSA-N Chlorine Chemical compound ClCl KZBUYRJDOAKODT-UHFFFAOYSA-N 0.000 description 1
- ZAMOUSCENKQFHK-UHFFFAOYSA-N Chlorine atom Chemical compound [Cl] ZAMOUSCENKQFHK-UHFFFAOYSA-N 0.000 description 1
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 239000012790 adhesive layer Substances 0.000 description 1
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 1
- 239000007864 aqueous solution Substances 0.000 description 1
- 210000004027 cell Anatomy 0.000 description 1
- 239000000919 ceramic Substances 0.000 description 1
- 239000000460 chlorine Substances 0.000 description 1
- 229910052801 chlorine Inorganic materials 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 210000002858 crystal cell Anatomy 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 239000010432 diamond Substances 0.000 description 1
- 229910003460 diamond Inorganic materials 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- -1 for example Substances 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000011259 mixed solution Substances 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 239000001294 propane Substances 0.000 description 1
- 239000013079 quasicrystal Substances 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 239000005049 silicon tetrachloride Substances 0.000 description 1
- 238000002834 transmittance Methods 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
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- Recrystallisation Techniques (AREA)
Abstract
Description
【発明の詳細な説明】 〔概 要〕 大面積の半導体基板の製造方法に関し。[Detailed description of the invention] 〔overview〕 Regarding the manufacturing method of large area semiconductor substrates.
ウェハ規模より大きな寸法を有する半導体基板を提供可
能とすることを目的とし。The purpose is to make it possible to provide a semiconductor substrate having dimensions larger than a wafer scale.
シリコンウェハにに炭化珪素薄膜をエピタキシャル成長
させ、該シリコンウェハより大きな寸法を有する基板上
に該炭化珪素薄膜が接するようにして複数の該シリコン
ウェハを敷き詰めたのち該基板とシリコンウェハを接合
し、該基板と接合された該シリコンウェハを選択的にエ
ツチングして除去することにより該基板上に該炭化珪素
薄膜を表出させることから構成される。A silicon carbide thin film is epitaxially grown on a silicon wafer, a plurality of silicon wafers are spread on a substrate having a larger size than the silicon wafer so that the silicon carbide thin film is in contact with the silicon wafer, and then the substrate and the silicon wafer are bonded. The silicon carbide thin film is exposed on the substrate by selectively etching and removing the silicon wafer bonded to the substrate.
本発明はウェハ規模より大きな寸法を有する大面積の半
導体基板の製造方法に関する。The present invention relates to a method for manufacturing large area semiconductor substrates having dimensions larger than wafer scale.
半導体集積回路の製造に用いられる半導体基板は大規模
化の一途をたどっている。この理由は。BACKGROUND OF THE INVENTION Semiconductor substrates used for manufacturing semiconductor integrated circuits are becoming larger in size. The reason for this is.
大面積・大口径のウェハを用いることによって同一工程
数でより多くの集積回路チップの製造が可能であるとい
う、生産性の向上を目的としたものである。従来から、
最も大規模のウェハが得られる方法として引き上げ法（
ＣＺ法）が用いられ、これにより直径８インチないし１
２インチのウェハが製造されている。The purpose is to improve productivity by using large-area, large-diameter wafers to make it possible to manufacture more integrated circuit chips with the same number of steps. Traditionally,
The pulling method (
CZ method) is used, which allows for diameters of 8 inches to 1
2 inch wafers are manufactured.
しかしながら、ＣＺ法では、大口径（大面積）のウェハ
を製造するための設備が巨大化する。また。However, in the CZ method, equipment for manufacturing large-diameter (large-area) wafers becomes enormous. Also.
ＣＺ法により製造されるウェハの口径は単結晶育成時の
引き上げ速度に依存し、大口径になるほど引き上げ速度
を遅くする必要があるが、引き上げ速度が遅くなると結
晶内の欠陥が増加する傾向があるために、良質の準結晶
を得ることが困難になる。The diameter of the wafer manufactured by the CZ method depends on the pulling speed during single crystal growth, and the larger the diameter, the slower the pulling speed needs to be, but as the pulling speed becomes slower, defects in the crystal tend to increase. This makes it difficult to obtain high-quality quasicrystals.
しかし、ＣＺ法に代わってより大面積のウェハを効率よ
く製造できる可能性のある方法は現在のところ見当たら
ない。However, as of now, no method has been found that can replace the CZ method and has the potential to efficiently manufacture larger-area wafers.
本発明は現状のウェハ規模より大きな寸法を有する大面
積の半導体基板を提供可能とすることを主な目的とする
。The main object of the present invention is to make it possible to provide a large-area semiconductor substrate having dimensions larger than the current wafer scale.
上記の目的は、半導体ウェハ規模の寸法を有する第１の
基板上に該第１の基板をエツチング除去するに際してエ
ツチングされない半導体材料から成る単結晶半導体層を
形成する工程と、該第１の基板をエツチング除去するに
際してエツチングされ難い材料から成り且つ該第１の基
板寸法より大きな寸法を有する第２の基板上に複数の該
第１の基板をそれぞれに形成されている該単結晶半導体
層が該第２の基板に接するようにして敷き詰めたのち該
第１および第２の基板を接合する工程と１該第２の基板
と接合された該第１の基板を選択的にエツチング除去し
て該第２の基板上に該単結晶半導体層を表出させる工程
を含むことを特徴とする１本発明に係る大面禎半ｍ体基
板の製造方法によって達成される。The above object is to form a single crystal semiconductor layer on a first substrate having dimensions on the scale of a semiconductor wafer, comprising a semiconductor material that is not etched when the first substrate is etched away; The single crystal semiconductor layer formed on each of the plurality of first substrates is formed on a second substrate that is made of a material that is difficult to be etched during etching removal and has dimensions larger than the dimensions of the first substrate. (1) selectively etching away the first substrate that has been bonded to the second substrate; This is achieved by a method for manufacturing a large-sided semicircular substrate according to the present invention, which is characterized by including a step of exposing the single crystal semiconductor layer on the substrate.
現在入手できるシリコンウェハの一表面に９例えば炭化
珪素（ＳｉＣ）薄膜をエピタキシャル成長させ、シリコ
ンウェハより大きな寸法を有するガラス板等の基板上に
複数のシリコンウェハを、前記ＳｉＣ薄膜が接するよう
にして敷き詰めたのち基板とシリコンウェハを接合して
からシリコンウェハを選択的にエツチング除去し、 Ｓ
ｉＣ薄膜を表出させる。このようにして、各々がエピタ
キシャル成長ＳｉＣ″ａ膜から成る単結晶半導体層が密
接して表面に複数配置された基板が作製される。この基
板はＳｏｌ構造を有している。また、現在実用化されて
いる集積回路用ウェハよりさらに大面積の集積回路用基
板を提供することができる。For example, a silicon carbide (SiC) thin film is epitaxially grown on one surface of a currently available silicon wafer, and a plurality of silicon wafers are spread on a substrate such as a glass plate having dimensions larger than the silicon wafer so that the SiC thin films are in contact with each other. After the substrate and silicon wafer are bonded, the silicon wafer is selectively etched away, and S
Expose the iC thin film. In this way, a substrate is produced in which a plurality of single crystal semiconductor layers, each made of an epitaxially grown SiC''a film, are closely arranged on the surface. This substrate has a Sol structure. It is possible to provide an integrated circuit substrate with a larger area than the conventional integrated circuit wafer.
以下本発明の実施例を図面を参照して説明する。 Embodiments of the present invention will be described below with reference to the drawings.
第１図は本発明の詳細な説明するための斜視図である。FIG. 1 is a perspective view for explaining the present invention in detail.
まず、後述するようにしてエピタキシャル成長した厚さ
３０００人程度のＳｉＣ（Ｅｐｉ−ＳｉＣ）薄膜ｌが形
成さたシリコンウェハ２を複数枚、同図（ａ）に示すよ
うに１例えばＢＰＳＧ （硼燐珪酸ガラス）から成る基
板３上に、 Ｅｐｉ−５ｉＣ＠、膜ｌが基板３に接する
ようにして、隙間なく敷き詰めたのち、シリコンウェハ
２と基板３を加熱してシリコンウェハ２と基板３を接合
する。次いでシリコンウェハ２をエツチング等により選
択的に除去すると、同図（ｂ）に示すように＋ Ｅｐｔ
−５＋Ｃ薄膜１が基板３上に残される。First, a plurality of silicon wafers 2 on which epitaxially grown SiC (Epi-SiC) thin films of about 3,000 wafers are formed as described later are deposited on a plurality of silicon wafers 2 as shown in FIG. Epi-5iC@ is spread on the substrate 3 made of glass) so that the film 1 is in contact with the substrate 3 without any gaps, and then the silicon wafer 2 and the substrate 3 are heated to bond the silicon wafer 2 and the substrate 3 together. . Next, when the silicon wafer 2 is selectively removed by etching or the like, as shown in FIG.
A -5+C thin film 1 is left on the substrate 3.
Ｅｐｉ−５ｉＣ薄膜１に対して不純物の注入、絶縁層お
よび電極・配線層の形成、エツチング等の処理を行って
集積回路を形成することができるので。An integrated circuit can be formed by implanting impurities into the Epi-5iC thin film 1, forming an insulating layer, an electrode/wiring layer, and etching.
Ｅｐｉ−ＳｉＣ″ＦＪ膜１が形成された基板３を大面積
の半導体基板として用いることができる。The substrate 3 on which the Epi-SiC''FJ film 1 is formed can be used as a large-area semiconductor substrate.
上記のようにして得られる大面積半導体基板は５０１（
Ｓｉｌｉｃｏｎ ｏｎ Ｉｎ５ｕｌａｔｏｒ） と同
等の構造を有しており、高性能で大集積度の半導体集積
回路を製造できる利点がある。基板３上に配置されてい
る各Ｅｐｉ−ＳｉＣ薄膜１間の境界に隙間が存在し、
Ｅｐｉ−３ｉＣ薄膜１表面と基板３上面と段差が生じる
場合があるが、この段差は高々１Ｅｐｉ−５ｉＣ薄膜ｌ
の膜厚３０００人程度であるので、異なるＥｐｉ−５ｉ
Ｃ薄膜１に形成された集積回路間を相互接続する配線が
前記段差部分に形成されても問題はない。The large area semiconductor substrate obtained as described above is 501 (
It has a structure similar to that of Silicon on Inverter (Silicon on Inverter), and has the advantage of being able to manufacture high-performance, highly integrated semiconductor integrated circuits. A gap exists at the boundary between each Epi-SiC thin film 1 disposed on the substrate 3,
There may be a difference in level between the surface of the Epi-3iC thin film 1 and the top surface of the substrate 3, but this level difference is at most 1Epi-5iC thin film l.
The film thickness is about 3000, so different Epi-5i
There is no problem even if wiring interconnecting the integrated circuits formed on the C thin film 1 is formed in the step portion.
第２図はＥｐｉ−５ｉＣ薄膜１が生成されたシリコンウ
ェハ２の断面図である。シリコンウェハ２上にＳｉＣ薄
膜をエピタキシャル成長させることについては１本出願
人により出願されている方法を用いればよい。（特開昭
６２−１５５５１２．昭和６２年０７月１０日付、特開
昭６２−１６３３７０．昭和６２年０７月２０日付、特
願昭６１−１６７８２３．昭和６１年年子７月１日付）
要約すれば、ｉｌ常の減圧ＣＶＤ （化学気相堆積）装
置を用い１例えば５ｉｌｌＣｈ （）リクロロシラン）
とＣ３Ｈ８（プロパン）を、減圧下において１０００℃
、程度に加熱されたシリコンウェハの表面で反応させる
ことにより、シリコンウェハ表面に単結晶ＳｉＣ膜が成
長する。FIG. 2 is a cross-sectional view of a silicon wafer 2 on which an Epi-5iC thin film 1 is formed. To epitaxially grow a SiC thin film on the silicon wafer 2, a method filed by the same applicant may be used. (Unexamined Japanese Patent Publication No. 1983-155512, dated July 10, 1988, Unexamined Patent Publication No. 62-163370, dated July 20, 1988, Patent Application No. 61-167823, dated July 1, 1988)
In summary, using a conventional low pressure CVD (chemical vapor deposition) apparatus, e.g. 5illCh()lichlorosilane)
and C3H8 (propane) at 1000°C under reduced pressure.
By causing a reaction on the surface of a silicon wafer heated to a certain degree, a single crystal SiC film grows on the surface of the silicon wafer.
第３図はシリコンウェハ２を基板３に配置し。In FIG. 3, a silicon wafer 2 is placed on a substrate 3.
シリコンウェハ２を除去するまでの工程を示す断面図で
あって、まず、同図（ａ）に示すように、前記Ｂ１”Ｓ
Ｇあるいは低濃度の不純物を含んだ石英から成る大面積
の基板３を用意する。次いで同図（ｂ）に示すように、
基板３上に、上記のようにしてＥｐｉ−５ｉＣ薄膜ｌが
生成されたシリコンウェハ２を、 Ｅｐｉ−５ｉＣ薄膜
ｌを下向きにして配列する。この場合。FIG. 3 is a cross-sectional view showing the steps up to removing the silicon wafer 2, and first, as shown in FIG.
A large-area substrate 3 made of quartz containing G or a low concentration of impurities is prepared. Then, as shown in the same figure (b),
The silicon wafers 2 on which the Epi-5iC thin films 1 have been formed as described above are arranged on the substrate 3 with the Epi-5iC thin films 1 facing downward. in this case.
各々のシリコンウェハ２は長方形であるのが便利である
が、必ずしも長方形に限らず菱形でもよく。Although it is convenient for each silicon wafer 2 to be rectangular, it is not necessarily limited to a rectangle, and may be diamond-shaped.
互いに密接するように配列することができるものであれ
ば、その他の非対称な形状でも差支えない。Other asymmetric shapes may be used as long as they can be arranged closely together.
通常、シリコンウェハはほぼ円形であるので、これを上
記のような長方形等に加工するのは、 Ｅｐｉ−３ｉＣ
ａ膜１を生成する前後いずれでもよい。Normally, silicon wafers are approximately circular, so the process of processing them into rectangles as shown above is done using Epi-3iC.
It may be performed either before or after the formation of the a-film 1.
第３図（ｂｌのようにシリコンウェハ２が配列された状
態で、基板３が軟化的める程度の温度に加熱する。この
温度は、 ＢＰＳＧから成る基板３の場合には、最低約
５００℃で可能であり、低濃度の不純物を含んだ石英か
ら成る基板３の場合には９例えば約１２００℃である。With the silicon wafers 2 arranged as shown in FIG. For example, in the case of the substrate 3 made of quartz containing a low concentration of impurities, the temperature is about 1200°C.
その結果、シリコンウェハ２と１ｉ３は密着して接合さ
れる。As a result, silicon wafers 2 and 1i3 are closely bonded.
次いで、基板３に接合されたシリコンウェハ２を、まず
機械的研磨法により２００μｍ程度の厚さまで薄＜シ、
さらに残留するシリコンウェハ２を。Next, the silicon wafer 2 bonded to the substrate 3 is first thinned to a thickness of about 200 μm by mechanical polishing.
Furthermore, the remaining silicon wafer 2.
水酸化カリウム（ＫＯｌｌ）の水溶液、あるいは、弗酸
（ＩＩＦ）と硝酸（ＨＮＯ３）の混合液等の公知のエツ
チング液中に浸漬して溶解する。Ｅｐｉ−ＳｉＣＷｔ膜
Ｉはこのエツチング液に溶解しないので、第３図（Ｃ１
に示すように、基板３に接合されたまま残る。It is immersed and dissolved in a known etching solution such as an aqueous solution of potassium hydroxide (KOll) or a mixed solution of hydrofluoric acid (IIF) and nitric acid (HNO3). Since the Epi-SiCWt film I does not dissolve in this etching solution, it
As shown in FIG. 3, it remains bonded to the substrate 3.
上記にようにして５通常のシリコンウェハの数ないし１
０倍程度の大面積を有する絶縁性の基板３上に形成され
たＥｐｉ−ＳｉＣ薄膜１を単結晶半扉体層とする大面積
の半寡体基板が得られる。このＥｐｉ−５ｉＣ薄膜１に
１通常の集積回路製造工程に準じて集積回路を形成する
。5 to 1 number of ordinary silicon wafers as above
A large-area semi-oligomatic substrate is obtained in which the Epi-SiC thin film 1 formed on an insulating substrate 3 having an approximately 0 times large area is used as a single-crystal semi-oligomatic layer. An integrated circuit is formed on this Epi-5iC thin film 1 according to a normal integrated circuit manufacturing process.
一方、基板３に接合される前のシリコンウェハ２におけ
るＥｐｉ−３ｉＣ薄膜１に、集積回路を形成するための
処理を前取って施しておくことも可能である。このよう
な処理の例を第４図を用いて説明する。On the other hand, it is also possible to pre-process the Epi-3iC thin film 1 on the silicon wafer 2 before it is bonded to the substrate 3 to form an integrated circuit. An example of such processing will be explained using FIG. 4.
第４図（ａ）を参照して、シリコンウェハ２上に生成さ
れたＥｐｉ−５ｉＣ＠膜１上に、所定領域に開口が設け
られたレジストマスク５を形成し、該開口内に露出する
Ｅｐｉ−５ｉＣ薄膜ｌに対して、イオン注入等の公知の
方法を用いて・不純物を注入し、さらに熱処理をほどこ
して不純物注入層６を形成する。Referring to FIG. 4(a), a resist mask 5 having an opening in a predetermined region is formed on the Epi-5iC@ film 1 produced on the silicon wafer 2, and the Epi An impurity is implanted into the -5iC thin film 1 using a known method such as ion implantation, and then heat treatment is performed to form an impurity implanted layer 6.
この不純物注入層は、不純物注入層６１のように。This impurity injection layer is like the impurity injection layer 61.
シリコンウェハ２に達する深さに形成することもできる
。このような深い不純物注入層６１は、後にシリコンウ
ェハ２が基板３ （図示省略）と接合され９選択的に除
去された際に表出するＥｐｉ−ＳｉＣ薄膜１面における
コンタクト領域として利用できる。It can also be formed to a depth that reaches the silicon wafer 2. Such a deep impurity implantation layer 61 can be used as a contact region on the surface of the Epi-SiC thin film 1 that will be exposed later when the silicon wafer 2 is bonded to the substrate 3 (not shown) and 9 is selectively removed.
一般に、このような用途の不純物注入層６１には。Generally, the impurity implantation layer 61 for such uses is:
高濃度の不純物を注入しておく。Inject high concentration impurities.
次いで、第４図Ｔｂ）を参照して、上記のようにして不
純物注入層６等が形成されたＥｐｉ−５ｉＣ薄膜ｌ上に
１例えば公知のＣＶＤ技術を用いて、 ５ｉ０２等の絶
縁層７を形成おいてもよい。さらに、絶縁層７上に、所
定領域に開口が設けられたレジストマスク８を形成し、
該開口内に露出している絶縁層７をエツチング除去して
不純物注入層６等に対するコンタクト孔を形成すること
もできる。Next, referring to FIG. 4Tb), an insulating layer 7 such as 5i02 is formed on the Epi-5iC thin film 1 on which the impurity injection layer 6 etc. have been formed as described above, using a known CVD technique. It may be formed. Furthermore, a resist mask 8 with openings provided in predetermined areas is formed on the insulating layer 7,
It is also possible to remove the insulating layer 7 exposed in the opening by etching to form a contact hole for the impurity injection layer 6 and the like.
また、第４図［Ｃ）を参照して、シリコンウェハ２上の
Ｅｐｉ−３ｉＣ薄膜ｌをレジストマスク９により選択的
にマスクし、露出部分のＩＥｐｉ−ＳｉＣ薄膜薄膜台例
えば５ｉＣ１４（四塩化珪素）とＣｌ２（塩素）の混合
ガスを用いる公知の異方性ドライエツチングにより選択
的にエツチングしておくこともできる。さらに、レジス
トマスク９を除去したのち、 ＩＥｐｉ−ＳｉＣ薄膜薄
膜台ける選択的エツチングされた部分に。Further, referring to FIG. 4 [C], the Epi-3iC thin film 1 on the silicon wafer 2 is selectively masked with a resist mask 9, and the exposed portion of the IEpi-SiC thin film 1 is coated with, for example, 5iC14 (silicon tetrachloride). Selective etching can also be carried out by known anisotropic dry etching using a mixed gas of and Cl2 (chlorine). Furthermore, after removing the resist mask 9, the selectively etched portions of the IEpi-SiC thin film plate were etched.
第４図ｆｄ）に示すように、別の半導体層１０をエピタ
キシャル成長させてもよい。As shown in FIG. 4fd), another semiconductor layer 10 may be epitaxially grown.
さらにまた、第４図（ｅｌを参照して、前記のようにし
て不純物注入層６および６１が形成されたＥｐｉ−５ｉ
Ｃ薄膜１上の所定領域に１通常の集積回路製造工程と同
様にして、ゲート電極１１およびゲート絶縁層１２を形
成してＭＯＳ Ｉ−ランジスタ構造を形成してもよい。Furthermore, with reference to FIG.
A MOS I-transistor structure may be formed by forming a gate electrode 11 and a gate insulating layer 12 in a predetermined region on the C thin film 1 in the same manner as in a normal integrated circuit manufacturing process.
さらに、 Ｅｐｔ−ＳｉＣ薄膜１およびゲート電極１１
上に層間絶縁層１３を形成し１層間絶縁層１３の所定位
置にコンタクト孔を設けたのち、前記ＨＯ５）ランジス
タのドレインを構成する不純物注入層６とコンタクト領
域を構成する不純物注入層６Ｉとを接続するための８例
えばタングステン（−）、金（Ａｕ）または銅（Ｃｕ）
、あるいは、高融点金属のシリサイドから成る配線Ｊｉ
１４を層間絶縁層１３上に形成しておいてもよい。Furthermore, Ept-SiC thin film 1 and gate electrode 11
After forming an interlayer insulating layer 13 thereon and providing a contact hole at a predetermined position in the first interlayer insulating layer 13, the impurity implantation layer 6 constituting the drain of the HO5) transistor and the impurity implantation layer 6I constituting the contact region are formed. 8 for connecting e.g. tungsten (-), gold (Au) or copper (Cu)
, or wiring Ji made of silicide of a high melting point metal.
14 may be formed on the interlayer insulating layer 13.
第４図（ａｌあるいは（ｅ）に示すように、シリコンウ
ェハ２上のＦ、ｐｉ−３ｉＣ薄膜１にあらかじめ深い不
純物注入層６１が形成されている場合、シリコンウェハ
２を基Ｆｉ、３と接合したのち選択的に除去することに
より表出されたＥｐｉ−３ｉＣ薄膜１表面には、不純物
注入層６１が露出している。このような不純物注入層６
１間に、第５図に示すように９例えばＡｔ（アルミニラ
ｌ、）層から成る配線［１５を設けることにより、同一
または異なるＥｐｉ−５ｉＣ薄膜１に形成されている回
路素子あるいは集積回路（いずれも図示省略）を相互接
続することができる。As shown in FIG. 4(al) or (e), when a deep impurity implantation layer 61 is formed in advance in the F, pi-3iC thin film 1 on the silicon wafer 2, the silicon wafer 2 is bonded to the base Fi, 3. After that, an impurity implantation layer 61 is exposed on the surface of the Epi-3iC thin film 1 exposed by selectively removing the impurity implantation layer 6.
As shown in FIG. (not shown) can be interconnected.
第６図は本発明の他の実施例を示す断面図であって、前
記と同様に、シリコンウェハ２上にＥｐｉ−ＳｉＣ薄膜
薄膜台成させたのち、 Ｅｐｉ−３ｉＣ薄膜１上に、公
知のＣＶＯ技術を用いて、厚さ０．５μｍ程度の１例え
ばＢＰＳＧ層１６全１６しておく。このようなシリコン
ウェハ２を、第１図と同様に、 ＢＰＳＧ層１６層が基
板３に接するようにして、基板３上に互いに密接に配置
したのち、 ＢＩ’ＳＧ層１６が層化６始める温度で加
熱し、シリコンウェハ２と基板３を接合する。以後前記
実施例と同様にして、シリコンウェハ２を除去する。FIG. 6 is a sectional view showing another embodiment of the present invention, in which, in the same manner as described above, after forming an Epi-SiC thin film on a silicon wafer 2, a known method is applied on an Epi-3iC thin film 1. Using CVO technology, a total of 16 layers, for example, BPSG, having a thickness of about 0.5 μm are formed. Such silicon wafers 2 are placed closely together on the substrate 3 with the BPSG layers 16 in contact with the substrate 3 in the same manner as in FIG. The silicon wafer 2 and the substrate 3 are bonded together by heating. Thereafter, the silicon wafer 2 is removed in the same manner as in the previous embodiment.
、本実施例によれば、 ＢＰＳＧ層１６全１６コンウェ
ハ２と基板３との接着層として作用するので、 ＢＰＳ
Ｇ層１６全１６を調節することにより、接合時の加熱温
度を所望の温度に変えることができ、また、基板３とし
てアルミナ等の高融点のセラミックを用いることができ
る利点がある。According to this embodiment, since the BPSG layer 16 acts as an adhesive layer between the wafer 2 and the substrate 3, the BPS
By adjusting the entire G layer 16, the heating temperature during bonding can be changed to a desired temperature, and there is an advantage that a high melting point ceramic such as alumina can be used as the substrate 3.
なお、上記実施例においては、シリコンウェハ２上にＥ
ｐｉ−ＳｉＣ薄膜薄膜台成される場合を示したが、シリ
コンウェハ２にダイヤモンド薄膜またはＯＮ （窒化硼
素）薄膜等から成る単結晶半導体層を成長させてもよい
。また、第１の基板はシリコンウェハに限定されず、単
結晶半導体層の生成方法に応じて、他の単結晶性または
非晶質の半導体基板あるいは絶縁性基板を用いることが
できることは言うまでもない。Note that in the above embodiment, E is placed on the silicon wafer 2.
Although a case in which a pi-SiC thin film is formed is shown, a single crystal semiconductor layer made of a diamond thin film, an ON (boron nitride) thin film, or the like may be grown on the silicon wafer 2. Furthermore, it goes without saying that the first substrate is not limited to a silicon wafer, and other single-crystalline or amorphous semiconductor substrates or insulating substrates can be used depending on the method for producing the single-crystal semiconductor layer.
また、 Ｅｐｉ−５ｉＣは耐熱性に優れているとともに
大きな屈折率を有するので、上記の方法により形成され
たＥｐｉ−５ｉＣ薄膜を反射面とする耐熱性で高反射率
の反射鏡を作製できる。このような耐熱性の反射鏡は、
高出力レーザー光やマイクロ波の反射鏡として用いるこ
とができる。Furthermore, since Epi-5iC has excellent heat resistance and a large refractive index, a heat-resistant and high-reflectance reflecting mirror can be manufactured using the Epi-5iC thin film formed by the above method as a reflecting surface. This type of heat-resistant reflector is
It can be used as a reflector for high-power laser light and microwaves.
さらにまた９本発明の大面積半導体基板を液晶デイスプ
レィに適用することも可能である。すなわら、基板３と
して透明ガラス板を用い、この上に形成されるＳｉＣ層
の厚さを０．１ないし１μｍと薄くすれば、光透過性の
高い基板が得られる。そして、このＳｉＣ層にトランジ
スタやストライブ状あるいはマトリックス状の回路を形
成しておき。Furthermore, it is also possible to apply the large area semiconductor substrate of the present invention to a liquid crystal display. That is, if a transparent glass plate is used as the substrate 3 and the thickness of the SiC layer formed thereon is made as thin as 0.1 to 1 μm, a substrate with high light transmittance can be obtained. Then, transistors and stripe-like or matrix-like circuits are formed on this SiC layer.
このような基Ｆｉ、２枚の間に液晶層を挟み込んで液晶
デイスプレィを構成する。その結果、各液晶セルごとに
駆動トランジスタまたはメモリセルあるいはその双方が
配置された液晶デイスプレィが得られる。A liquid crystal display is constructed by sandwiching a liquid crystal layer between two such substrates. As a result, a liquid crystal display is obtained in which a driving transistor and/or a memory cell are arranged for each liquid crystal cell.
本発明によれば５通常の半導体ウェハより大寸の５０１
構造の大面積の半導体基板を提供可能とする。この大面
積半導体基板は、半導体集積回路の高性能化・低コスト
化を促進する効果がある他。According to the present invention, 501
It is possible to provide a semiconductor substrate with a large area structure. This large-area semiconductor substrate has the effect of promoting higher performance and lower cost of semiconductor integrated circuits.
耐熱性の反射鏡、大面積・高性能の平板型デイスプレィ
型等を例に述べたごとく１種々の応用装置の開発を促進
可能とする効果がある。This has the effect of promoting the development of various applied devices, such as heat-resistant reflective mirrors, large-area, high-performance flat-plate display types, and the like.
第１図は本発明の詳細な説明するための斜視図。
第２図は１Ｅｐｉ−５ｉＣ薄膜が生成されたシリコンウ
ェハの断面図。
第３図はシリコンウェハを基板に配置してから除去する
までの本発明の工程を示す断面図。
第４図はＥｐｉ−３ｉＣ薄膜にあらかじめ施される処理
の例を説明するための断面図。
第５図は基板と接合後に表出されたＥｐｉ−ＳｉＣ薄膜
表面に形成された配線層を示す斜視図。
第６図は本発明の別の実施例を示す断面図である。
図において。
ｌはＥｐｉ−ＳｉＣ薄膜。
２はシリコンウェハ。
３は基板。
５と８と９はレジストマスク。
６と６１は不純物注入層。
７は絶縁層。
１０は半導体層。
１１はゲート電極。
１２はゲート絶縁層。
１３は層間絶縁層。
１４と１５は配線層。
１６はＢＰＳＧ層
施される処理ブタ・１
第 ４ 囚
令発明の別の突流例
者ζ 乙 図FIG. 1 is a perspective view for explaining the invention in detail. FIG. 2 is a cross-sectional view of a silicon wafer on which a 1Epi-5iC thin film is formed. FIG. 3 is a cross-sectional view showing the steps of the present invention from placing a silicon wafer on a substrate to removing it. FIG. 4 is a cross-sectional view illustrating an example of a treatment applied to the Epi-3iC thin film in advance. FIG. 5 is a perspective view showing a wiring layer formed on the surface of the Epi-SiC thin film exposed after bonding to the substrate. FIG. 6 is a sectional view showing another embodiment of the present invention. In fig. 1 is an Epi-SiC thin film. 2 is a silicon wafer. 3 is the board. 5, 8 and 9 are resist masks. 6 and 61 are impurity injection layers. 7 is an insulating layer. 10 is a semiconductor layer. 11 is a gate electrode. 12 is a gate insulating layer. 13 is an interlayer insulating layer. 14 and 15 are wiring layers. 16 is a treated pig to which a BPSG layer is applied.
Claims (1)
際してエッチングされない半導体材料から成る単結晶半
導体層を形成する工程と。 該第１の基板をエッチング除去するに際してエッチング
され難い材料から成り且つ該第１の基板寸法より大きな
寸法を有する第２の基板上に複数の該第１の基板をそれ
ぞれに形成されている該単結晶半導体層が該第２の基板
に接するようにして敷き詰めたのち該第１および第２の
基板を接合する工程と、 該第２の基板と接合された該第１の基板を選択的にエッ
チング除去して該第２の基板上に該単結晶半導体層を表
出させる工程 を含むことを特徴とする大面積半導体基板の製造方法。What is claimed is: forming on a first substrate a single crystal semiconductor layer made of a semiconductor material that is not etched when the first substrate is etched away; The plurality of first substrates are each formed on a second substrate that is made of a material that is difficult to be etched when the first substrate is removed by etching and has dimensions larger than the first substrate dimensions. a step of bonding the first and second substrates after the crystalline semiconductor layer is spread in contact with the second substrate; and selectively etching the first substrate bonded to the second substrate. A method for manufacturing a large area semiconductor substrate, comprising the step of removing the single crystal semiconductor layer to expose the single crystal semiconductor layer on the second substrate.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63009922A JP2560765B2 (en) | 1988-01-20 | 1988-01-20 | Large area semiconductor substrate manufacturing method |
Applications Claiming Priority (1)
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|---|---|---|---|
| JP63009922A JP2560765B2 (en) | 1988-01-20 | 1988-01-20 | Large area semiconductor substrate manufacturing method |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01184927A true JPH01184927A (en) | 1989-07-24 |
| JP2560765B2 JP2560765B2 (en) | 1996-12-04 |
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ID=11733582
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63009922A Expired - Lifetime JP2560765B2 (en) | 1988-01-20 | 1988-01-20 | Large area semiconductor substrate manufacturing method |
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| Country | Link |
|---|---|
| JP (1) | JP2560765B2 (en) |
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-
1988
- 1988-01-20 JP JP63009922A patent/JP2560765B2/en not_active Expired - Lifetime
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| JP2560765B2 (en) | 1996-12-04 |
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