JPH01177685A - レンダリングプロセツサ及び画面表示装置 - Google Patents
レンダリングプロセツサ及び画面表示装置Info
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- JPH01177685A JPH01177685A JP120388A JP120388A JPH01177685A JP H01177685 A JPH01177685 A JP H01177685A JP 120388 A JP120388 A JP 120388A JP 120388 A JP120388 A JP 120388A JP H01177685 A JPH01177685 A JP H01177685A
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Landscapes
- Digital Computer Display Output (AREA)
- Image Generation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は主にCRTデイスプレィのような表示制御装置
に表示するデータを生成するレンダリングプロセッサに
係り、特にイメージや3次元データを高速に生成するハ
ードウェアに関する。
に表示するデータを生成するレンダリングプロセッサに
係り、特にイメージや3次元データを高速に生成するハ
ードウェアに関する。
従来、表示制御、特に描画処理を実行する装置について
は、数多くの処理系が提案されている。
は、数多くの処理系が提案されている。
たとえば、特開昭59−229669号に記載された例
は、イメージの回転処理を行っている例でソース画像の
格子点座標に対応するディスティネーション画像の座標
値を求める方式を採用している。この方式では、直線展
開のDDA回路をディスティネーションの(x、y)座
標に対してのみ有していれば良いが、生成光の画像のサ
イズによって処理性能が決まること、及び、ディスティ
ネーションの1個の格子点に何度も異なった格子点の画
素が書き込まれたり、反対にかかれなかったりする問題
を有している。
は、イメージの回転処理を行っている例でソース画像の
格子点座標に対応するディスティネーション画像の座標
値を求める方式を採用している。この方式では、直線展
開のDDA回路をディスティネーションの(x、y)座
標に対してのみ有していれば良いが、生成光の画像のサ
イズによって処理性能が決まること、及び、ディスティ
ネーションの1個の格子点に何度も異なった格子点の画
素が書き込まれたり、反対にかかれなかったりする問題
を有している。
特公昭57−57715は、頂点の濃度値が与えられた
三角形内部の各画素の濃淡を求める方式を示したもので
ある。本方式は面図形のシエデイングをハードウェアで
実現する形態を述べたものであるが、1画素生成ごとに
メモリアクセスを行うため、特にシェーディング処理の
ように、ラスタに平行に画素を生成する場合の処理性能
に問題を残している。
三角形内部の各画素の濃淡を求める方式を示したもので
ある。本方式は面図形のシエデイングをハードウェアで
実現する形態を述べたものであるが、1画素生成ごとに
メモリアクセスを行うため、特にシェーディング処理の
ように、ラスタに平行に画素を生成する場合の処理性能
に問題を残している。
特開昭60−252394は、カラー画像、特にメモリ
プレーンを可変構成にしたカラー画像表示装置に関する
特許である。これは、CPUとのバス構成をプレーン数
によらず一定にできるような方式を示したものであるが
、各プレーン独立の演算回路は設けておらず、イメージ
処理を始めとするオペレーションの性能に問題を残して
いる。
プレーンを可変構成にしたカラー画像表示装置に関する
特許である。これは、CPUとのバス構成をプレーン数
によらず一定にできるような方式を示したものであるが
、各プレーン独立の演算回路は設けておらず、イメージ
処理を始めとするオペレーションの性能に問題を残して
いる。
上記従来技術は、それぞれグラフィックスやイメージ処
理の部分的な処理に対する高速処理を図らんとするもの
であり、グラフィック処理とイメージ処理との間でいず
れか一方の処理のみについて実現するものである。
理の部分的な処理に対する高速処理を図らんとするもの
であり、グラフィック処理とイメージ処理との間でいず
れか一方の処理のみについて実現するものである。
しかし、画面表示の高機能化、高精度化及び表示画面の
拡大化が要求される中、上記の各要求を全々満足し且つ
画面表示の応答時間の短縮化を図ることが必要となる。
拡大化が要求される中、上記の各要求を全々満足し且つ
画面表示の応答時間の短縮化を図ることが必要となる。
本発明の目的は、画面表示の応答時間の短縮化を図り、
且つ、画面表示の高機能化、高精度化にも対応し得るレ
ンダリングプロセッサを提供することにある。
且つ、画面表示の高機能化、高精度化にも対応し得るレ
ンダリングプロセッサを提供することにある。
本発明の他の目的は、画面表示の高精度化に適したレン
ダリングプロセッサを構成するプロセッサエレメントの
提供をすることにある。
ダリングプロセッサを構成するプロセッサエレメントの
提供をすることにある。
本発明の他の目的は、画面表示の応答時間の短縮化によ
り、操作性に優れた画面表示制御装置を提供することに
ある。
り、操作性に優れた画面表示制御装置を提供することに
ある。
本発明の目的は、フレームメモリに対して処理を行うレ
ンダリングプロセッサを複数のプロセッサエレメントに
分割し、上記複数のプロセッサエレメント間の処理を同
期させる同期手段を設けることにより達成される。
ンダリングプロセッサを複数のプロセッサエレメントに
分割し、上記複数のプロセッサエレメント間の処理を同
期させる同期手段を設けることにより達成される。
本発明の他の目的は、前記複数個のプロセッサエレメン
トを、同一構造を有するLSIとし、各プロセッサエレ
メントが担当するフレームメモリを構成する複数のプレ
ーンを特定し、且つ個別にデータ制御を行う担当プレー
ンを指示する識別端子を設けることにより達成される。
トを、同一構造を有するLSIとし、各プロセッサエレ
メントが担当するフレームメモリを構成する複数のプレ
ーンを特定し、且つ個別にデータ制御を行う担当プレー
ンを指示する識別端子を設けることにより達成される。
また、本発明の他の目的は、キーボードと、該キーボー
ドとの間の入出力を行う入出力装置と、該入出力装置か
らのデータを入力し、所定のプログラムに従って表示制
御プロセッサとデータ交信するCPUを備えたものにお
いて、表示制御部に、フレームメモリに対し、同期しつ
つ処理を実行する複数のプロセッサエレメントから成る
レンダリングプロセッサを設けることにより達成される
。
ドとの間の入出力を行う入出力装置と、該入出力装置か
らのデータを入力し、所定のプログラムに従って表示制
御プロセッサとデータ交信するCPUを備えたものにお
いて、表示制御部に、フレームメモリに対し、同期しつ
つ処理を実行する複数のプロセッサエレメントから成る
レンダリングプロセッサを設けることにより達成される
。
本発明は、レンダリングプロセッサを複数のプロセッサ
エレメントにより構成し、識別信号により、1つのプロ
セッサエレメントがマスタプロセッサエレメントとして
特定され同期信号を出力し、他のスレーブプロセッサエ
レメントである複数のプロセッサエレメントが上記同期
信号を入力し、全プロセッサエレメントは同期に処理を
開始する。
エレメントにより構成し、識別信号により、1つのプロ
セッサエレメントがマスタプロセッサエレメントとして
特定され同期信号を出力し、他のスレーブプロセッサエ
レメントである複数のプロセッサエレメントが上記同期
信号を入力し、全プロセッサエレメントは同期に処理を
開始する。
そのため、並列処理が可能となり、高速処理を図ること
ができる。
ができる。
また、複数のプロセッサエレメントを同一構造を有する
LSIとし、各プロセッサエレメントにそれぞれ識別端
子を設ける。それによって、各プロセッサエレメントは
識別信号を入力することにより、おのおのが担当するフ
レームメモリ中のプレーンが特定され、各プロセッサエ
レメントは異なった処理を実行する。従って、表示機能
の高性能化、高精度化に対しては、プロセッサエレメン
トの個数を追加し、識別信号を付加することで対応する
ことができる。
LSIとし、各プロセッサエレメントにそれぞれ識別端
子を設ける。それによって、各プロセッサエレメントは
識別信号を入力することにより、おのおのが担当するフ
レームメモリ中のプレーンが特定され、各プロセッサエ
レメントは異なった処理を実行する。従って、表示機能
の高性能化、高精度化に対しては、プロセッサエレメン
トの個数を追加し、識別信号を付加することで対応する
ことができる。
また、複数のプロセッサエレメントにより構成される並
列処理が可能なレンダリングプロセッサを、ワークステ
ーション等の表示制御部に設けるため、キーボード等の
入力手段により指令を入力すると、表示制御部でレンダ
リングプロセッサが高速に処理を行い、短時間で表示画
面上に画像を表示する。そのため操作性の優れた画面表
示装置を提供することができる。
列処理が可能なレンダリングプロセッサを、ワークステ
ーション等の表示制御部に設けるため、キーボード等の
入力手段により指令を入力すると、表示制御部でレンダ
リングプロセッサが高速に処理を行い、短時間で表示画
面上に画像を表示する。そのため操作性の優れた画面表
示装置を提供することができる。
以下、本発明の一実施例を第1図〜第14図により説明
する。
する。
第1図は本発明の中心となる同一ハードウェアを繰返し
使用したレンダリング処理部の構成を示す図、第2図は
、本発明の中心となる機能の代表例を示す図、第3図は
全体のシステム構成を示す図、第4図はハードウェアの
構成図、第5図以降は、第4図の各ブロックの構成を詳
細に説明した図である。
使用したレンダリング処理部の構成を示す図、第2図は
、本発明の中心となる機能の代表例を示す図、第3図は
全体のシステム構成を示す図、第4図はハードウェアの
構成図、第5図以降は、第4図の各ブロックの構成を詳
細に説明した図である。
まず本発明の中心となるハードウェア構成を説明する前
に、全システムにおける本発明の位置付けを説明する。
に、全システムにおける本発明の位置付けを説明する。
第3図は、本発明を活用したワークステーションの構成
を示す図であり、バス16の回りにはハードディスク1
92、フロッピーディスク191、キーボード190等
の表示制御以外の入出力制御を行うプロセッサである入
出力制御プロセッサ19、主プロセツサ10、主プロセ
ツサ10のプログラムが格納されているメインメモリ3
00、主プロセツサ10と表示系ハードウェアのコミュ
ニケーション手段となる共有メモリ11、表示制御プロ
セッサ12、画素展開を行うレンダリングプロセッサ4
、フレームメモリ5、及びCRT15がそれぞれ図に示
すように接続されている。
を示す図であり、バス16の回りにはハードディスク1
92、フロッピーディスク191、キーボード190等
の表示制御以外の入出力制御を行うプロセッサである入
出力制御プロセッサ19、主プロセツサ10、主プロセ
ツサ10のプログラムが格納されているメインメモリ3
00、主プロセツサ10と表示系ハードウェアのコミュ
ニケーション手段となる共有メモリ11、表示制御プロ
セッサ12、画素展開を行うレンダリングプロセッサ4
、フレームメモリ5、及びCRT15がそれぞれ図に示
すように接続されている。
ここで、第3図において、点線で囲まれる領域は表示制
御部を示すものである。
御部を示すものである。
主プロセツサ10がCRT15に絵を表示したい場合は
、以下に示すような動作フローで実行される。
、以下に示すような動作フローで実行される。
まず主プロセツサ10が表示したい絵のコマンドを共有
メモリ11上に書き込む。その後表示側御プロセッサ1
2にバス16を介して主プロセツサ10が起動をかける
。
メモリ11上に書き込む。その後表示側御プロセッサ1
2にバス16を介して主プロセツサ10が起動をかける
。
表示制御プロセッサ12は共有メモリ11よりコマンド
を読み込み、解釈後、レンダリングプロセッサ4に、よ
り細かいコマンドに分解して送出する。レンダリングプ
ロセッサ4は画素単位にデータを分解し、フレームメモ
リ5へ書き込む制御を行う。フレームメモリ5の内容は
常にCRT15へ読み出されているため、書き込まれた
内容が即座にCRT上に表示される。
を読み込み、解釈後、レンダリングプロセッサ4に、よ
り細かいコマンドに分解して送出する。レンダリングプ
ロセッサ4は画素単位にデータを分解し、フレームメモ
リ5へ書き込む制御を行う。フレームメモリ5の内容は
常にCRT15へ読み出されているため、書き込まれた
内容が即座にCRT上に表示される。
本発明の中心となるところは、この画素を展開するレン
ダリングプロセッサ4にあるため、以下では、この部分
の詳細構成について記述する。
ダリングプロセッサ4にあるため、以下では、この部分
の詳細構成について記述する。
第2図はレンダリングプロセッサの主なファンクション
を図で示したものであり、■がソース画像、■がディス
ティネーション画像を示す。
を図で示したものであり、■がソース画像、■がディス
ティネーション画像を示す。
画像部に奥行を有するものは、巾を有した画像で示して
いる。
いる。
まずラスクオペレーションはソース、ディスティネーシ
ョン共方向が同一でサイズも同一であるオペレーション
で、このため複数面iが−iに処理できる。
ョン共方向が同一でサイズも同一であるオペレーション
で、このため複数面iが−iに処理できる。
回転は、ソースは水平方向であるが、ディスティネーシ
ョンは、図のように傾き、また画素数もN/M倍されて
いる。
ョンは、図のように傾き、また画素数もN/M倍されて
いる。
ぬりつぶしは、ディスティネーションにかかれたわく情
報により、■から■の間をソースのパターン情報を1倍
して書き込む処理である。
報により、■から■の間をソースのパターン情報を1倍
して書き込む処理である。
破線の展開は、ぬりつぶしににているが、ディスティネ
ーションが傾きを有していることが異なっている。
ーションが傾きを有していることが異なっている。
以上のような処理を、各レンダリングプロセッサは1画
素4ビツトをうけもって行うことができ特に、以下のよ
うなことが可能である。
素4ビツトをうけもって行うことができ特に、以下のよ
うなことが可能である。
(1)ラスクオペレーションについては、16画素−度
に読み出し、また書き込むことができる。
に読み出し、また書き込むことができる。
(2)回転については、ソースは16画素ずつ読み出し
、ディスティネーションについては、水平方向に最大1
6画素まで連続な画素分だけ演算して求め、最後に書き
込む処理を行える。
、ディスティネーションについては、水平方向に最大1
6画素まで連続な画素分だけ演算して求め、最後に書き
込む処理を行える。
(3)ぬりつぶしについては、16画素分のぬりつぶし
データを生成してフレームメモリに書き込む。
データを生成してフレームメモリに書き込む。
(4)破線展開は、(2)と同様に、ディスティネーシ
ョンの水平方向に最大16画素までの連続な画素を生成
した後、フレームメモリに書き込む処理を行える。
ョンの水平方向に最大16画素までの連続な画素を生成
した後、フレームメモリに書き込む処理を行える。
以下、1つ1つのレンダリングプロセッサの構成を説明
する。
する。
レンダリングプロセッサ4は、1画素当り4ビツトの処
理を行うプロセッサエレメントを第1図に示すように並
列に設置したプロセッサエレメント群により構成されて
いる。
理を行うプロセッサエレメントを第1図に示すように並
列に設置したプロセッサエレメント群により構成されて
いる。
各プロセッサエレメントはフレームメモリ5とバス2で
接続され、かつ全プロセッサエレメントは、表示制御プ
ロセッサ12とバス1のみで接続されている。
接続され、かつ全プロセッサエレメントは、表示制御プ
ロセッサ12とバス1のみで接続されている。
本実施例においては、1画素は、第5図に示すように、
ワークプレーン4ビット赤、緑、青の各色成分が8ビツ
ト、深さを表すZ成分に16ビツトで構成されており、
レンダリングプロセッサ4は、同一のプロセッサエレメ
ント4−i(i=1゜・・・、11)に分解されそれぞ
れ以下のような分担となっている。
ワークプレーン4ビット赤、緑、青の各色成分が8ビツ
ト、深さを表すZ成分に16ビツトで構成されており、
レンダリングプロセッサ4は、同一のプロセッサエレメ
ント4−i(i=1゜・・・、11)に分解されそれぞ
れ以下のような分担となっている。
先ず、プロセッサエレメント4−1は、ぬりつぶし、カ
ーソルブリンクを制御するためのワークの4プレーンを
制御するプロセッサエレメントである。
ーソルブリンクを制御するためのワークの4プレーンを
制御するプロセッサエレメントである。
プロセッサエレメント4−2は、赤色成分710の上位
4ビツトRHを蓄えるフレームメモリ4プレーンを制御
するプロセッサエレメントである。
4ビツトRHを蓄えるフレームメモリ4プレーンを制御
するプロセッサエレメントである。
同様に、プロセッサエレメント4−3から4−11はそ
れぞれ赤、緑、青の色成分710,711゜712と、
Z成分713を4ビツトに分割したフレームメモリの対
応する4プレーンを制御するプロセッサエレメントであ
る。
れぞれ赤、緑、青の色成分710,711゜712と、
Z成分713を4ビツトに分割したフレームメモリの対
応する4プレーンを制御するプロセッサエレメントであ
る。
各プロセッサエレメントは、どの4プレーンを制御する
かを示す識別信号41がそれぞれユニークに与えられて
おり、識別信号41に従って動作を行う。例えば第6図
に示すように、レンダリングプロセッサに対する色、深
さの指定は、データが32ビツトのバス1を介して、ワ
ークプレーン(R) (G) (B) の4ビツト(WK)、赤 、緑 、青 を同時に指定
するフォーマット720と、WK、R1深さ(Z)を同
時に指定するフォーマット721.2だけを指定するフ
ォーマット722、WKとRだけを指定するフォーマッ
ト723をレジスタアドレスの違いによって選択して行
うことができるが、各プロセッサニレメンl□4 x
(1==1.・・・。
かを示す識別信号41がそれぞれユニークに与えられて
おり、識別信号41に従って動作を行う。例えば第6図
に示すように、レンダリングプロセッサに対する色、深
さの指定は、データが32ビツトのバス1を介して、ワ
ークプレーン(R) (G) (B) の4ビツト(WK)、赤 、緑 、青 を同時に指定
するフォーマット720と、WK、R1深さ(Z)を同
時に指定するフォーマット721.2だけを指定するフ
ォーマット722、WKとRだけを指定するフォーマッ
ト723をレジスタアドレスの違いによって選択して行
うことができるが、各プロセッサニレメンl□4 x
(1==1.・・・。
11)は、与えられた識別信号41に従って、対応する
データのみを取り込んで処理を行う。すなわち緑成分7
11の上位4ビツトGHに対応する4プレーンの制御を
識別信号で与えられたプロセッサエレメント4−4の場
合には、フォーマット720の8ビツト目から15ビツ
ト目までの8ビツトデータを取込んで処理が行われる。
データのみを取り込んで処理を行う。すなわち緑成分7
11の上位4ビツトGHに対応する4プレーンの制御を
識別信号で与えられたプロセッサエレメント4−4の場
合には、フォーマット720の8ビツト目から15ビツ
ト目までの8ビツトデータを取込んで処理が行われる。
また、レンダリングプロセッサ4には、各プロセッサ4
1(i=1t・・・、11)が同期して動作するよう
に同期信号42が設けられている。ワークプレーンを担
当するプロセッサエレメント4−1がマスクとなり同期
信号42を出力し、他のプロセッサエレメント4−i(
i=2.・・・、11)が受け、全プロセッサエレメン
トが同時に動作を行えるようにした。同期信号42の発
生するタイミングを第7図に示した。バス1は、アドレ
ス、データ、アドレスストローブ、データス1−ローブ
、ライト、アクノリッジの各信号線群から構成されてい
る。バス1の構成及びそのタイミングは、−船釣なもの
であり特にここでは言及しない。さて、同期信号41は
、起動アドレス750でライトアクセスがプロセッサエ
レメント4−1に行われる時発生する。先ず、アドレス
信号が有効であることを示すアドレスストローブ信号が
出力されており、アドレス信号が、起動アドレスでライ
トアクセスの時レンダリングプロセッサのクロックの立
上りtlでプロセッサエレメント4−1は、起動が有っ
たことを認識する。レンダリングプロセッサのクロック
は、第1図等には示していないが、全てのプロセッサエ
レメント4−i(i=1.・・・。
1(i=1t・・・、11)が同期して動作するよう
に同期信号42が設けられている。ワークプレーンを担
当するプロセッサエレメント4−1がマスクとなり同期
信号42を出力し、他のプロセッサエレメント4−i(
i=2.・・・、11)が受け、全プロセッサエレメン
トが同時に動作を行えるようにした。同期信号42の発
生するタイミングを第7図に示した。バス1は、アドレ
ス、データ、アドレスストローブ、データス1−ローブ
、ライト、アクノリッジの各信号線群から構成されてい
る。バス1の構成及びそのタイミングは、−船釣なもの
であり特にここでは言及しない。さて、同期信号41は
、起動アドレス750でライトアクセスがプロセッサエ
レメント4−1に行われる時発生する。先ず、アドレス
信号が有効であることを示すアドレスストローブ信号が
出力されており、アドレス信号が、起動アドレスでライ
トアクセスの時レンダリングプロセッサのクロックの立
上りtlでプロセッサエレメント4−1は、起動が有っ
たことを認識する。レンダリングプロセッサのクロック
は、第1図等には示していないが、全てのプロセッサエ
レメント4−i(i=1.・・・。
11)に共通に入力されている。従って、他のプロセッ
サエレメント4−i’(i:2.・・・、11)も起動
が有ったことを認識できるが、バス1と、レンダリング
プロセッサのクロックが非同期の場合、各プロセッサエ
レメントが、同時に起動を認識するとは限らなくなる。
サエレメント4−i’(i:2.・・・、11)も起動
が有ったことを認識できるが、バス1と、レンダリング
プロセッサのクロックが非同期の場合、各プロセッサエ
レメントが、同時に起動を認識するとは限らなくなる。
そこで同期信号42は、1クロツク遅れたタイミングt
2で出力し、次のタイミングt8で出力を止める。この
ように同期信号42を出力することにより、全プロセッ
サエレメントは、データストローブ信号が出ている時の
データ信号上に与えられるオペコード751に従って同
時に処理を開始することができる。このオペコードは、
第2図に示したレンダリングプロセッサのファンクショ
ンを指定するデータである。
2で出力し、次のタイミングt8で出力を止める。この
ように同期信号42を出力することにより、全プロセッ
サエレメントは、データストローブ信号が出ている時の
データ信号上に与えられるオペコード751に従って同
時に処理を開始することができる。このオペコードは、
第2図に示したレンダリングプロセッサのファンクショ
ンを指定するデータである。
次に各レンダリングプロセッサの内部構成を第4図を用
いて説明する。
いて説明する。
プロセッサは制御部21と、各画素のアドレスや濃淡情
報を計算するDDA演算部(ソースディスティネーショ
ンアドレス用DDA22、濃度・Z値演算DDA23)
、及びフレームメモリの1ラスクの16画素分のデー
タを演算するデータ制御部27(4プレーンを1プロセ
ツサで制御するため、DCUO−DCU3の4個が並列
1こ置かれている)、Z値を比較する2比較器26.1
6画素の中のどの画素を書き込むかのマスクを生成する
マスク制御部25.16画素単位のフレームメモリのア
ドレスを生成するフレームメモリアドレス制御部24に
より構成されており、図の様に接続されている。
報を計算するDDA演算部(ソースディスティネーショ
ンアドレス用DDA22、濃度・Z値演算DDA23)
、及びフレームメモリの1ラスクの16画素分のデー
タを演算するデータ制御部27(4プレーンを1プロセ
ツサで制御するため、DCUO−DCU3の4個が並列
1こ置かれている)、Z値を比較する2比較器26.1
6画素の中のどの画素を書き込むかのマスクを生成する
マスク制御部25.16画素単位のフレームメモリのア
ドレスを生成するフレームメモリアドレス制御部24に
より構成されており、図の様に接続されている。
レンダリングプロセッサの動作の概要は下記のようにな
っている。
っている。
表示制御プロセッサ12からのレンダリングプロセッサ
のファンクションを示すコマンドやデータはバス1を介
して、プロセッサエレメント4−i内のレジスタにセッ
トされる。プロセッサエレメント4−i内はレジスタが
、例えば第10図のSL−MODレジスタ111とC3
L−MODレジスタ113のようにパイプライン制御用
に2段で構成されており、動作中であっても次のコマン
ドやデータがセットできるようになっている。
のファンクションを示すコマンドやデータはバス1を介
して、プロセッサエレメント4−i内のレジスタにセッ
トされる。プロセッサエレメント4−i内はレジスタが
、例えば第10図のSL−MODレジスタ111とC3
L−MODレジスタ113のようにパイプライン制御用
に2段で構成されており、動作中であっても次のコマン
ドやデータがセットできるようになっている。
表示制御プロセッサ12はまず必要となるデータをレジ
スタにセットした後、コマンドを制御部21内にあるコ
マンド用レジスタにセットする。
スタにセットした後、コマンドを制御部21内にあるコ
マンド用レジスタにセットする。
たとえば、コマンドな色の直線の展開を行う場合には、
下記のデータをセットした後、破線展開コマンドのセッ
トを行う。
下記のデータをセットした後、破線展開コマンドのセッ
トを行う。
1、直線展開の開始座標値(xs、 Y、s)をアドレ
ス用DDA内レジスタにセットする。
ス用DDA内レジスタにセットする。
2、(xs、Ys)の増分値(DX、DY)も同様にア
ドレス用DDA内レジスタにセットする。
ドレス用DDA内レジスタにセットする。
3、直線展開のドツト数nを制御部21内レジスタにセ
ラ1−する。
ラ1−する。
4、直線の色情報Iを濃度DDA23内レジスタにセッ
トする。
トする。
5、破線のパターンデータを、マスク制御部25内のレ
ジスタにセットする。
ジスタにセットする。
以−Fのデータセット後、破線展開のコマンドが送られ
るとレンダリングプロセッサは以下のような動作を行う
。
るとレンダリングプロセッサは以下のような動作を行う
。
1、開始X座標X8の下位4ビツト(1ラスタの16画
素内のアドレスに対応する)をデコードし、対応するマ
スクビットのオフをマスク制御部で行い、また対応する
画素の色情報■をデータ制御部内のレジスタにセットす
る。
素内のアドレスに対応する)をデコードし、対応するマ
スクビットのオフをマスク制御部で行い、また対応する
画素の色情報■をデータ制御部内のレジスタにセットす
る。
2 、 Xs”” Xs十D X
Ys” Ys+ D Y
の演算を行う。Xsが、1ラスクの16画素の境界を越
えたか、Y3の整数成分の値が変化した場合は、1で作
成した画素情報、マスク情報により、フレームメモリの
16画素単位のラスタへの書き込みを行う。
えたか、Y3の整数成分の値が変化した場合は、1で作
成した画素情報、マスク情報により、フレームメモリの
16画素単位のラスタへの書き込みを行う。
上記の条件に合致しない場合は、新しい(XS。
YS)の座標に従い1の処理を行う。
また直線展開のドツト数nを1減算し、Oになった状態
で処理を完了する。
で処理を完了する。
以上の制御を行うことにより、最大16画素のラスタの
データをデータ制御部内のレジスタに生成し、フレーム
メモリに書き込むことができる。
データをデータ制御部内のレジスタに生成し、フレーム
メモリに書き込むことができる。
フレームメモリのアドレスは、上記16画素の中では同
一であるため、(X s 、 Y s )のXsの下位
4ビツトを除いた値がフレームメモリアドレス制御部2
4に送出され、更にバス2−141によつてフレームメ
モリ5に送られる。
一であるため、(X s 、 Y s )のXsの下位
4ビツトを除いた値がフレームメモリアドレス制御部2
4に送出され、更にバス2−141によつてフレームメ
モリ5に送られる。
直線展開の時に濃度を変化させる場合は、濃度DDA2
3に、更に色情報の変化分DIを表示制御プロセッサに
よってセットし、(X s 、 Y s )の座標演算
にあわせて I=I+DI の計算が行われる。
3に、更に色情報の変化分DIを表示制御プロセッサに
よってセットし、(X s 、 Y s )の座標演算
にあわせて I=I+DI の計算が行われる。
更に、2プレーンを制御するレンダリングプロセッサの
場合は、■の値が2値として使用されるため、あらかじ
め読み出されているフレームメモリのZ値との比較が2
比較器26によって行われ、フレームメモリ側のZ値が
大きい場合は、対応する画素のマスクをオンとする制御
をマスク制御部25で行なう。
場合は、■の値が2値として使用されるため、あらかじ
め読み出されているフレームメモリのZ値との比較が2
比較器26によって行われ、フレームメモリ側のZ値が
大きい場合は、対応する画素のマスクをオンとする制御
をマスク制御部25で行なう。
以上がレンダリングプロセッサの動作の概要であり、以
下、各ブロック単位の動作について詳細に説明する。
下、各ブロック単位の動作について詳細に説明する。
第8図はアドレス用DDA22の内部構成を示した図で
ある。
ある。
ディスティネーションの(x、y)座標については、良
く知られているBresenhamのDDAアルゴリズ
ムにより、X、Yの中で長い方の軸、長軸を基準として
座標を求める。短軸となったDXI部あるいはDYI部
は、短軸の小数点以下の桁上りを計算するDXYF部3
3と、桁上りの信号103により整数部を順次計算して
いく。長軸となったDXI部、DYI部については常に
+1ずつされていく。
く知られているBresenhamのDDAアルゴリズ
ムにより、X、Yの中で長い方の軸、長軸を基準として
座標を求める。短軸となったDXI部あるいはDYI部
は、短軸の小数点以下の桁上りを計算するDXYF部3
3と、桁上りの信号103により整数部を順次計算して
いく。長軸となったDXI部、DYI部については常に
+1ずつされていく。
一方、ソースの(x、y)座標については、ソース画像
はラスク方向にしか移動しないため、X座標値のみの演
算器を有する。ディスティネーションの長軸を規準とす
るため、X座標の整数部を演算し、またY座標を保持し
ているSI部30と、X座標の小数部を演算するSF部
31によって構成され、小数部から整数部への桁上り信
号104によって演算が制御される。
はラスク方向にしか移動しないため、X座標値のみの演
算器を有する。ディスティネーションの長軸を規準とす
るため、X座標の整数部を演算し、またY座標を保持し
ているSI部30と、X座標の小数部を演算するSF部
31によって構成され、小数部から整数部への桁上り信
号104によって演算が制御される。
DDAのアルゴリズムは長軸長SL、BASEを基準に
一般化すると下記の式であられされる。
一般化すると下記の式であられされる。
A = A 。
5L−iNT= (At−Ao)DIV 5L−BA
SESLJ40D= (At−Ao)MOD 5L−
BASECERR=IN ERR−8L−BASEN=
SL−BASE WHiLE N≠○ Do BEGIN CERR=CERR+2*5LJOD ifCERRンOTHEN A=A+5L−iNT+I
CERR=CERR−2+SL、、−BASEELSE
A=A+5L−iNT N=N−1 ND 上記アルゴリズムは、Aという値がAoがら始まりSI
、BASE回の更新でA1になるDDAを示したもので
ある。IJ’ERRは、Aoが整数の時は0で、小数成
分を有する時は、−S JBASEからS L−B A
S E −1の値を取る初期値Aoの小数部を示すも
のである。また、CERRは、更新中のAの小数成分を
示す値である。
SESLJ40D= (At−Ao)MOD 5L−
BASECERR=IN ERR−8L−BASEN=
SL−BASE WHiLE N≠○ Do BEGIN CERR=CERR+2*5LJOD ifCERRンOTHEN A=A+5L−iNT+I
CERR=CERR−2+SL、、−BASEELSE
A=A+5L−iNT N=N−1 ND 上記アルゴリズムは、Aという値がAoがら始まりSI
、BASE回の更新でA1になるDDAを示したもので
ある。IJ’ERRは、Aoが整数の時は0で、小数成
分を有する時は、−S JBASEからS L−B A
S E −1の値を取る初期値Aoの小数部を示すも
のである。また、CERRは、更新中のAの小数成分を
示す値である。
このアルゴリズムは、ディスティネーションの(x、y
)座標ソースのX座標R,G、B、Zの値を求めるDD
A全てに共通であり、第10図。
)座標ソースのX座標R,G、B、Zの値を求めるDD
A全てに共通であり、第10図。
第11図で示される構成となる。
まず小数部CERRを求める回路について説明する。先
ず初期設定として長軸長SL BASE 、及び他の
軸のModulo部SL−MOD 、更に小数成分の初
期値I JE RRが、バス1を介して、表示制御プロ
セッサ12より与えられる。それぞれのパラメータに対
応したレジスタ112,111゜110は、動作時に使
用するレジスタ114゜113.121と異なった専用
のレジスタが設けられているため、前のコマンドの動作
中に各レジスタの値のセットが可能であり、各セット信
号は、制御部21からの制御信号100によって与えら
れる。
ず初期設定として長軸長SL BASE 、及び他の
軸のModulo部SL−MOD 、更に小数成分の初
期値I JE RRが、バス1を介して、表示制御プロ
セッサ12より与えられる。それぞれのパラメータに対
応したレジスタ112,111゜110は、動作時に使
用するレジスタ114゜113.121と異なった専用
のレジスタが設けられているため、前のコマンドの動作
中に各レジスタの値のセットが可能であり、各セット信
号は、制御部21からの制御信号100によって与えら
れる。
11’jERRについては、通常は、0となっているが
、クリッピング制御により、直線が途中で切断された時
は、直線の格子点を始点とする訳ではなく、ある程度の
ずれが発生するため、その時の補正値をセットするため
のレジスタである。
、クリッピング制御により、直線が途中で切断された時
は、直線の格子点を始点とする訳ではなく、ある程度の
ずれが発生するため、その時の補正値をセットするため
のレジスタである。
さて、現在実行中のDDA演算が終了し、かつ、コマン
ドレジスタへコマンドのセットを表示制御プロセッサ1
2が行うと、制御部21は、制御信号100により全て
の初期値レジスタ110゜111.112の内容を、カ
レントなレジスタ121.113,114にセットする
。
ドレジスタへコマンドのセットを表示制御プロセッサ1
2が行うと、制御部21は、制御信号100により全て
の初期値レジスタ110゜111.112の内容を、カ
レントなレジスタ121.113,114にセットする
。
その後は、制御信号100によりCERR121の内容
の更新が行われ、上記DDA演算式におけるCERRの
計算を実行し、桁上げ信号103を出力する。
の更新が行われ、上記DDA演算式におけるCERRの
計算を実行し、桁上げ信号103を出力する。
一方、整数部についても、開始点座標、及び、次点への
バイアス値の整数部をそれぞれ5TARI−ADRレジ
スタ130.5LjNTレジスタ131にセット後起動
をかけることにより、各レジスタのイ直はカレントなレ
ジスタCADRレジスタ135、C3LjNT レジ
スタ132にセットされる。
バイアス値の整数部をそれぞれ5TARI−ADRレジ
スタ130.5LjNTレジスタ131にセット後起動
をかけることにより、各レジスタのイ直はカレントなレ
ジスタCADRレジスタ135、C3LjNT レジ
スタ132にセットされる。
その後、小数部の動作に同期して、桁上げ信号103に
より、下記の演算を行う。
より、下記の演算を行う。
CADR=CADR+C3LjNT+、C工Nディステ
ィネーション座標(x、y)については、必ず長軸を規
準にするためC3LjNT は0あるいは−1であるが
基本的な動作は同一となる。
ィネーション座標(x、y)については、必ず長軸を規
準にするためC3LjNT は0あるいは−1であるが
基本的な動作は同一となる。
以上がアドレス用DDA回路22の詳細な説明である。
濃度用DDA23についても基本的に同一であり、第9
図に示すように整数部61、小数部62によって構成さ
れ、アドレス用DDA22で説明したのと同一のハード
ウェアで、濃度値、又はZ値の演算を行う。
図に示すように整数部61、小数部62によって構成さ
れ、アドレス用DDA22で説明したのと同一のハード
ウェアで、濃度値、又はZ値の演算を行う。
次にデータ制御部27の構成について説明する。
4個のプロセッサエレメント内に4プレーンを制御する
ため4個のデータ制御部27−1.27−2.27−3
.27−4を有するが、基本的な構成は同一であるため
、その中の1つについて第12図により説明する。
ため4個のデータ制御部27−1.27−2.27−3
.27−4を有するが、基本的な構成は同一であるため
、その中の1つについて第12図により説明する。
イメージの回転などを行うアフィン変換等で、フレーム
メモリよりソース画像が必要な場合は、バス2−1−2
を介してフレームメモリの読出しが行われ、16画素分
のデータを5BUFレジスタ141にセットする。
メモリよりソース画像が必要な場合は、バス2−1−2
を介してフレームメモリの読出しが行われ、16画素分
のデータを5BUFレジスタ141にセットする。
表示制御プロセッサからソース画像を与える場合には、
第6図に示したフォーマツ1−に従ってアクセスが行わ
れ、識別信号41に従ってセレクタ730が、制御する
フレームメモリのプレーンに対応する1ビツトをバス1
上のデータから選択し画素信号110に出力し、5BU
Fレジスタ141にセットする。
第6図に示したフォーマツ1−に従ってアクセスが行わ
れ、識別信号41に従ってセレクタ730が、制御する
フレームメモリのプレーンに対応する1ビツトをバス1
上のデータから選択し画素信号110に出力し、5BU
Fレジスタ141にセットする。
セットされたデータは、アドレス用DDAで生成された
ソースのX座標の下位4ビツトと、ディスティネーショ
ンのX座標の下位4ビツトを減算器143で引き算した
値だけ、バレルシフタ142でシフトされる。これは、
ソース画像の16画素単位の位置とディスティネーショ
ン画像の16画素単位の位置をあわせ、同一の16ビツ
トバスにデータを置くための処理である。
ソースのX座標の下位4ビツトと、ディスティネーショ
ンのX座標の下位4ビツトを減算器143で引き算した
値だけ、バレルシフタ142でシフトされる。これは、
ソース画像の16画素単位の位置とディスティネーショ
ン画像の16画素単位の位置をあわせ、同一の16ビツ
トバスにデータを置くための処理である。
シフトされた結果は選択器144を介して、ディスティ
ネーションのX座標の下位4ビツトをデコードしたビッ
トのみDBUFレジスタ145にセラ1−されるソース
を、濃度用DDA23の出力107を使用するコマンド
の時は、パターンデーり109に従って、濃度用DDA
23の出力107か、背景色を格納するCBACK−C
OLレジスタ148の出力を選択し、DBUFレジスタ
145にセットされる。
ネーションのX座標の下位4ビツトをデコードしたビッ
トのみDBUFレジスタ145にセラ1−されるソース
を、濃度用DDA23の出力107を使用するコマンド
の時は、パターンデーり109に従って、濃度用DDA
23の出力107か、背景色を格納するCBACK−C
OLレジスタ148の出力を選択し、DBUFレジスタ
145にセットされる。
この時5BUFレジスタ141は、SXの下位4ビツト
から上位への桁上りがあるまで、同一の5BUFの内容
が使用される。
から上位への桁上りがあるまで、同一の5BUFの内容
が使用される。
また、DBUFレジスタ145に対しては、ディスティ
ネーションのX座標の下位4ビツトから上位への桁上り
があるか、又は、ディスティネーションのY座標の内容
が変更されるまで、DBUFレジスタ145へ、画素の
書き込みが行われ、その時、DBUFレジスタ145の
内容をRBUFレジスタ146にセットする。
ネーションのX座標の下位4ビツトから上位への桁上り
があるか、又は、ディスティネーションのY座標の内容
が変更されるまで、DBUFレジスタ145へ、画素の
書き込みが行われ、その時、DBUFレジスタ145の
内容をRBUFレジスタ146にセットする。
以上のような制御をアドレスDDA回路からの信号12
1により、制御部21で行うことにより、フレームメモ
リへのアクセス回路を最小にしながら処理を行うことが
可能で高速化を図ることができる。フレームメモリへの
アクセスはRBUFレジスタ145が上記のように更新
された後、デイステイネ−ジョン画像をFMDBUFレ
ジスタ151に読み込み、ALUI52で演算を行い、
さらにマスク制御部で生成したマスクデータ106とを
選択器153で選択し、フレームメモリへの書き込みデ
ータ2−1−2とする。マスクデータとの選択は、最近
のデュアルポートメモリが、マスクデータと通常のデー
タをタイムシェアして受は付ける構造になっているため
行うものであり、フレームメモリを構成するデュアルポ
ートメモリのタイミングに合わせて行われる。本選択信
号及び、その発生装置については、割愛する。
1により、制御部21で行うことにより、フレームメモ
リへのアクセス回路を最小にしながら処理を行うことが
可能で高速化を図ることができる。フレームメモリへの
アクセスはRBUFレジスタ145が上記のように更新
された後、デイステイネ−ジョン画像をFMDBUFレ
ジスタ151に読み込み、ALUI52で演算を行い、
さらにマスク制御部で生成したマスクデータ106とを
選択器153で選択し、フレームメモリへの書き込みデ
ータ2−1−2とする。マスクデータとの選択は、最近
のデュアルポートメモリが、マスクデータと通常のデー
タをタイムシェアして受は付ける構造になっているため
行うものであり、フレームメモリを構成するデュアルポ
ートメモリのタイミングに合わせて行われる。本選択信
号及び、その発生装置については、割愛する。
一方、背景色をたくわえているレジスタ147とプレー
ン単位の書き込みマスクを制御するレジスタ149につ
いては、各プレーン単位に1ビツトずつ有し、前者はパ
ターンデータ109の0に対応するデータとしてDBU
F145にセットされ、後者は、ALU152からの出
力データにかかわらず、該プレーンへの書き込みを全て
マスクするようにそれぞれ選択器5ELL 144゜
5EL3 153の制御信号となる。
ン単位の書き込みマスクを制御するレジスタ149につ
いては、各プレーン単位に1ビツトずつ有し、前者はパ
ターンデータ109の0に対応するデータとしてDBU
F145にセットされ、後者は、ALU152からの出
力データにかかわらず、該プレーンへの書き込みを全て
マスクするようにそれぞれ選択器5ELL 144゜
5EL3 153の制御信号となる。
一方、濃度DDAよりの濃淡情報107は、パターンデ
ータ109の1に対応するデータとしてDBUF145
にセラ1へするよう制御される。
ータ109の1に対応するデータとしてDBUF145
にセラ1へするよう制御される。
以上がデータ制御部27の動作である。このようにDB
UF145への画像データの生成と、RBUF146以
下のフレームメモリへのアクセスがパイプライン処理さ
れるため、フレームメモリアクセス中に、次の画素情報
をDBUFレジスタにセットする処理を16画素のラス
ク分まで繰返して行え、処理の高速化が図れる。
UF145への画像データの生成と、RBUF146以
下のフレームメモリへのアクセスがパイプライン処理さ
れるため、フレームメモリアクセス中に、次の画素情報
をDBUFレジスタにセットする処理を16画素のラス
ク分まで繰返して行え、処理の高速化が図れる。
次にマスク制御部25の動作について第10図を用いて
説明する。
説明する。
マスクデータについては、下記のような条件による生成
を考える必要がある。
を考える必要がある。
1)Z比較器の結果、フレームメモリ内の2値の方が大
きい時は、書き込みを禁止するため、マスクデータを生
成する必要がある。このための信号がZ比較マスク43
である。
きい時は、書き込みを禁止するため、マスクデータを生
成する必要がある。このための信号がZ比較マスク43
である。
2)破線の直線展開や、ハツチデータのぬりつぶし時に
パターンOに対応するところは、書き込みを禁止する必
要がある。このための信号がパターンマスク184であ
る。
パターンOに対応するところは、書き込みを禁止する必
要がある。このための信号がパターンマスク184であ
る。
3)ラスクオペレーションのように開始点まで、あるい
は終了点以降を書き込み禁止する必要がある。このため
の信号が、矩形マスク185である。
は終了点以降を書き込み禁止する必要がある。このため
の信号が、矩形マスク185である。
4)ぬりつぶし時に、ぬりつぶしワークに書き込んだデ
ータの中で、偶数番目の1から、奇数番目の1までは、
ぬりつぶさないため、書き込みを禁止する必要がある。
ータの中で、偶数番目の1から、奇数番目の1までは、
ぬりつぶさないため、書き込みを禁止する必要がある。
このためのマスク信号が186である。
以上4つの場合それぞれに生成されたマスク信号を、M
ASKG 183で合成して、全体のマスク信号106
が生成される。
ASKG 183で合成して、全体のマスク信号106
が生成される。
以下では、各個別のマスク信号の生成方法について述べ
る。
る。
1)Zマスク信号
Zマスク信号についてはレンダリングプロセッサのZプ
レーン制御プロセッサエレメント4−8.4−9.4−
10.4−11によってフレームメモリと書き込むデー
タとの比較を行なったキャリー信号(第1図の信号44
が各プレーン間の渡り、信号43が全体の比較結果)を
、各レンダリングプロセッサの2マスク入力信号とする
ことで、マスク信号とすることができる。
レーン制御プロセッサエレメント4−8.4−9.4−
10.4−11によってフレームメモリと書き込むデー
タとの比較を行なったキャリー信号(第1図の信号44
が各プレーン間の渡り、信号43が全体の比較結果)を
、各レンダリングプロセッサの2マスク入力信号とする
ことで、マスク信号とすることができる。
キャリー信号の生成方法については、ZCOMP26の
内容を説明する部分で述べる。
内容を説明する部分で述べる。
2)パターンマスク信号
バス1を介して与えられたパターン情報は、レジスタ1
71に一度セットされる。レジスタ171と172はパ
イプライン制御を行うための2段構成になっており、レ
ジスタ171にセットされた内容は実行時にレジスタ1
72にセットされる。
71に一度セットされる。レジスタ171と172はパ
イプライン制御を行うための2段構成になっており、レ
ジスタ171にセットされた内容は実行時にレジスタ1
72にセットされる。
レジスタ172にセットされた内容から、レジスタ17
7へのセット方法は、データ制御部27の構成のところ
で述べたソース画像の生成方法を類似しており、以下の
ような動作を行う。
7へのセット方法は、データ制御部27の構成のところ
で述べたソース画像の生成方法を類似しており、以下の
ような動作を行う。
まず、アドレスDDA部で生成されたソース、ディステ
ィネーションのX座標の下位4ビツトの差を減算器17
5で生成し、その結果でバレルシフタ173を制御する
ことで、パターンレジスタ172の内容が複数ビットシ
フトされ、バス187へ出力される。
ィネーションのX座標の下位4ビツトの差を減算器17
5で生成し、その結果でバレルシフタ173を制御する
ことで、パターンレジスタ172の内容が複数ビットシ
フトされ、バス187へ出力される。
選択器176は、バス187の中で有効なビット位置の
みは、バス187側を出力し、それ以外はMDBUFレ
ジスタ177の出力を選択することで、MDBUFには
、バレルシフトした結果の中の有効面積マスクデータの
みがセットされていく。
みは、バス187側を出力し、それ以外はMDBUFレ
ジスタ177の出力を選択することで、MDBUFには
、バレルシフトした結果の中の有効面積マスクデータの
みがセットされていく。
上記処理を繰返すことで、MDBUFレジスタ177に
は、1タスク16画素までのマスクデータが生成される
。
は、1タスク16画素までのマスクデータが生成される
。
生成されたマスクデータは、データ制御部27でDBU
Fレジスタ145から、RBUFレジスタ146にセッ
トするのと同じタイミングで、MRBUF レジスタ1
78にセットされ、直後にDBUFレジスタ145をク
リアする。
Fレジスタ145から、RBUFレジスタ146にセッ
トするのと同じタイミングで、MRBUF レジスタ1
78にセットされ、直後にDBUFレジスタ145をク
リアする。
以上の動作により、フレームメモリの1回のアクセスに
対応するパターンマスクデータ184が生成できる。
対応するパターンマスクデータ184が生成できる。
データ制御部27へのパターンデータ109は、バス1
87のデータを、ドライバ174を介して出力する。
87のデータを、ドライバ174を介して出力する。
3)矩形マスク信号
マスクオペレーションの矩形マスク信号は下記条件で生
成する必要がある。
成する必要がある。
i)マスクオペレーションの開始時には、ディスティネ
ーションアドレスの下位4ビツトより、左、または右の
各画素に対して書き込まない制御を行うため、マスクし
なければならない。左、右については、ソース画像とデ
ィスティネーション画像の位置関係によって決まる。
ーションアドレスの下位4ビツトより、左、または右の
各画素に対して書き込まない制御を行うため、マスクし
なければならない。左、右については、ソース画像とデ
ィスティネーション画像の位置関係によって決まる。
ii)マスクオペレーションの終了時には、ディスティ
ネーションアドレスの下位4ビツトに、更に、残り画素
数を加算、又は減算した値より、右または、左の各画素
に対して書き込まない制御を行うため、マスクしなけれ
ばならない。加、減算、右、左については、ソース画像
とディスティネーション画像の位置関係によって決まる
。
ネーションアドレスの下位4ビツトに、更に、残り画素
数を加算、又は減算した値より、右または、左の各画素
に対して書き込まない制御を行うため、マスクしなけれ
ばならない。加、減算、右、左については、ソース画像
とディスティネーション画像の位置関係によって決まる
。
■)マスクオペレーションの画素数が少ない場合は、1
)ii)の条件が同時に発生するため、両者で生成した
マスクデータをオアして矩形マスクデータとする必要が
ある。
)ii)の条件が同時に発生するため、両者で生成した
マスクデータをオアして矩形マスクデータとする必要が
ある。
以上の制御をディスティネーションアドレスの下位4ビ
ツト102と、制御部からの信号1によって行うのが、
矩形マスク生成部179である。
ツト102と、制御部からの信号1によって行うのが、
矩形マスク生成部179である。
4)ぬりつぶしマスク信号
ぬりつぶしマスク信号については、ワークプレーンを制
御するレンダリングプロセッサで以下のように生成され
る。
御するレンダリングプロセッサで以下のように生成され
る。
ぬりつぶしわくを描画したプレーンの情報2−1−2を
読み出し、1となっているビットを捜し出してCFIL
L MODEレジスタ181の内容に従って、左側画素
から上記1のビットまでをマスクする、あるいはマスク
しないようにデータを生成する。これを繰返すことで、
16画素分のマスクデータを生成し、バス45へ出力す
る。
読み出し、1となっているビットを捜し出してCFIL
L MODEレジスタ181の内容に従って、左側画素
から上記1のビットまでをマスクする、あるいはマスク
しないようにデータを生成する。これを繰返すことで、
16画素分のマスクデータを生成し、バス45へ出力す
る。
一方、他のプレーンのレンダリングプロセッサは、バス
45を入力信号として使用し、マスク信号45をそのま
ま、バス186へ出力する。
45を入力信号として使用し、マスク信号45をそのま
ま、バス186へ出力する。
以上の動作によって、ぬりつぶしマスク信号を生成する
ことができる。
ことができる。
次にZ比較器26の内容について説明する。
Z比較は、RBUFレジスタ146に格納されている1
6ビツトのZ値と、既にフレームメモリのZプレーンに
格納されているZ値とを比較し、前者の値が大きい画素
に対してのみRBUFレジスタ146にセットされてい
る画素を書込むための比較である。
6ビツトのZ値と、既にフレームメモリのZプレーンに
格納されているZ値とを比較し、前者の値が大きい画素
に対してのみRBUFレジスタ146にセットされてい
る画素を書込むための比較である。
この16ビツトデータの比較を行うためにプロセッサエ
レメント4−i(i=8. ・・、11)は、1ビッ
ト単位の桁上げ先読み回路を採用しており、伝搬キャリ
ー゛信号112は、上記1ビツトの引算の伝搬キャリー
となっている。2比較器26は、各ビットの伝搬キャリ
ー112を入力し、更に下位のプロセッサエレメントか
らのキャリー信号44iから、上位のプロセッサエレメ
ントへのキャリー信号440を生成する。
レメント4−i(i=8. ・・、11)は、1ビッ
ト単位の桁上げ先読み回路を採用しており、伝搬キャリ
ー゛信号112は、上記1ビツトの引算の伝搬キャリー
となっている。2比較器26は、各ビットの伝搬キャリ
ー112を入力し、更に下位のプロセッサエレメントか
らのキャリー信号44iから、上位のプロセッサエレメ
ントへのキャリー信号440を生成する。
プロセッサエレメント4−8のキャリー信号44iは0
とすることにより、プロセッサエレメント4−11のキ
ャリー信号440は、Z比較した結果となる。このキャ
リー信号440が、Z比較結果のマスク信号43として
、全プロセッサエレメントに接続される。Z比較は、1
6画素について行っており、キャリー信号44i、44
o及びマスク信号43はそれぞれ16ビツトで構成され
ている。
とすることにより、プロセッサエレメント4−11のキ
ャリー信号440は、Z比較した結果となる。このキャ
リー信号440が、Z比較結果のマスク信号43として
、全プロセッサエレメントに接続される。Z比較は、1
6画素について行っており、キャリー信号44i、44
o及びマスク信号43はそれぞれ16ビツトで構成され
ている。
最後にフレームメモリアドレス制御部24の構成につい
て第14図を用いて説明する。
て第14図を用いて説明する。
ダブルバッファ他の制御モードを指定するためDBUF
レジスタ212を有する。
レジスタ212を有する。
実行時には今までのレジスタと同様に、CDBUFレジ
スタ213にコピーされる。
スタ213にコピーされる。
まず、ソース画像の読み出しについては、バス102−
1によって指定されたソースアドレスを選択器215を
介してFMADRBUFレジスタ216にセットする。
1によって指定されたソースアドレスを選択器215を
介してFMADRBUFレジスタ216にセットする。
この時、レジスタ213からの信号211によって、ダ
ブルバッファのいずれかを選択することが可能である。
ブルバッファのいずれかを選択することが可能である。
レジスタ216にセットされたアドレスは、ダイナミッ
クRAMを制御するため、さらに、行アドレスと列アド
レスに選択器217でマルチプレクスされ、バス2−1
−1を介してフレームメモリに送られる。
クRAMを制御するため、さらに、行アドレスと列アド
レスに選択器217でマルチプレクスされ、バス2−1
−1を介してフレームメモリに送られる。
一方、ディスティネーションアドレスについては、DD
A回路と、マスクオペレーション回路のパイプライン処
理を行うため、−度、DADRBUFレジスタ214に
、アドレスをセットする。その後の動作は、ソースアド
レスによるアクセスと同様である。
A回路と、マスクオペレーション回路のパイプライン処
理を行うため、−度、DADRBUFレジスタ214に
、アドレスをセットする。その後の動作は、ソースアド
レスによるアクセスと同様である。
以上、レンダリングプロセッサ内部の各部の構成、及び
動作について説明した。
動作について説明した。
本実施例によれば、複数のプロセッサエレメントのうち
、1つがマスタプロセッサエレメントと特定され、他の
複数のプロセッサエレメントに対し同期信号を出力する
ことにより、全プロセッサエレメントが同時に処理を開
始するため、ブリンク等の処理を行う際にも、画面上の
乱れを防止でき高精度の描画を行うことができる。また
、全プロセッサエレメントが同時に処理を開始すること
により並列処理が可能となり、高速処理を実現できる。
、1つがマスタプロセッサエレメントと特定され、他の
複数のプロセッサエレメントに対し同期信号を出力する
ことにより、全プロセッサエレメントが同時に処理を開
始するため、ブリンク等の処理を行う際にも、画面上の
乱れを防止でき高精度の描画を行うことができる。また
、全プロセッサエレメントが同時に処理を開始すること
により並列処理が可能となり、高速処理を実現できる。
また、一種類のプロセッサエレメントに対し、それぞれ
に識別信号を設定することにより、その識別信号に依存
したオペレーションを行うことが可能となり、同時に個
々のプロセッサエレメントがそれぞれ異なる処理を行う
マルチレンダリングプロセッサシステムを実現すること
ができる。そのため、多種の表示レベル(例えば、25
6色2次元表示、256色3次元表示、1600万色3
次元表示等)に対し、ハードウェア的には、1種類のプ
ロセッサエレメントの個数を追加し、識別信号を付加す
るだけでその処理を実現でき、拡張性が高い効果がある
。
に識別信号を設定することにより、その識別信号に依存
したオペレーションを行うことが可能となり、同時に個
々のプロセッサエレメントがそれぞれ異なる処理を行う
マルチレンダリングプロセッサシステムを実現すること
ができる。そのため、多種の表示レベル(例えば、25
6色2次元表示、256色3次元表示、1600万色3
次元表示等)に対し、ハードウェア的には、1種類のプ
ロセッサエレメントの個数を追加し、識別信号を付加す
るだけでその処理を実現でき、拡張性が高い効果がある
。
本発明によれば、複数のプロセッサエレメントを並列に
設置し、同期しつつ動作させることができ、フレームメ
モリを構成する複数のプレーンに対し、並列に処理を行
うことができるため、画面表示の応答時間の短縮化を実
現できる効果がある。
設置し、同期しつつ動作させることができ、フレームメ
モリを構成する複数のプレーンに対し、並列に処理を行
うことができるため、画面表示の応答時間の短縮化を実
現できる効果がある。
また、同一構造のLSIをプロセッサエレメントとして
複数個並列に設置し、各プロセッサエレメントに識別端
子を設け、機能分担させているため、画面表示の高機能
化、高精度化に対し、プロセッサニレメン1への個数を
追加し識別端子を設けることだけにより対応することが
でき、拡張性が高い効果がある。
複数個並列に設置し、各プロセッサエレメントに識別端
子を設け、機能分担させているため、画面表示の高機能
化、高精度化に対し、プロセッサニレメン1への個数を
追加し識別端子を設けることだけにより対応することが
でき、拡張性が高い効果がある。
また、高速処理及び画面表示の高機能化、高精度化を実
現できるレンダリングプロセッサを画面表示装置に組み
込んでいるため、画面表示装置の操作性の向上を実現で
きる効果がある。
現できるレンダリングプロセッサを画面表示装置に組み
込んでいるため、画面表示装置の操作性の向上を実現で
きる効果がある。
第1図は本発明の一実施例のレンダリングプロセッサの
接続関係を示した図、第2図はレンダリング処理機能を
示した図、第3図は全体構成図、第4図は1個のレンダ
リングプロセッサの構成図、第5図は1画素のデータ構
成図、第6図は各種フォーマットのデータ構成図、第7
図は同期信号の発生タイミングを示した図、第8図ない
し第14図は第1図の各ブロックについてその詳細を示
した図である。 1・・・各種信号線群から構成されるバス、3・・・各
プレーンとCRTを接続するバス、4−1・・・ワーク
プレーン用プロセッサエレメント、5−トワークプレー
ン、15・・・CRT、41・・識別信号、42・・・
同期信号、43・・マスク信号、44・・・キヤ茅 l
固 茅2 図 笑ニヅト
接続関係を示した図、第2図はレンダリング処理機能を
示した図、第3図は全体構成図、第4図は1個のレンダ
リングプロセッサの構成図、第5図は1画素のデータ構
成図、第6図は各種フォーマットのデータ構成図、第7
図は同期信号の発生タイミングを示した図、第8図ない
し第14図は第1図の各ブロックについてその詳細を示
した図である。 1・・・各種信号線群から構成されるバス、3・・・各
プレーンとCRTを接続するバス、4−1・・・ワーク
プレーン用プロセッサエレメント、5−トワークプレー
ン、15・・・CRT、41・・識別信号、42・・・
同期信号、43・・マスク信号、44・・・キヤ茅 l
固 茅2 図 笑ニヅト
Claims (1)
- 【特許請求の範囲】 1、表示制御プロセッサからの信号を処理し、少なくと
もフレームメモリ上に画素データを書き込むものにおい
て、上記表示制御プロセッサからの信号を並列処理する
複数のプロセッサエレメントと、該複数のプロセッサエ
レメント間の処理を同期させる同期手段を備えたことを
特徴とするレンダリングプロセッサ。 2、特許請求の範囲第1項において、前記フレームメモ
リは役割の異なる数種のプレーンから成り、前記プロセ
ッサエレメントは、少なくとも上記役割の異なるプレー
ン単位別に設けたことを特徴とするレンダリングプロセ
ッサ。 3、表示制御プロセッサからの信号を処理し、少なくと
もフレームメモリ上に画素データを書き込むものにおい
て、上記表示制御プロセッサからの信号を並列処理する
複数のプロセッサエレメントから成るレンダリングプロ
セッサを設け、上記複数のプロセッサエレメントは同じ
タイミングで処理を開始することを特徴とするレンダリ
ングプロセッサ。 4、表示制御プロセッサからの信号を処理し、多数のプ
レーンから成るフレームメモリに対して、画素データの
読み込み及び書き込みを行うものにおいて、上記多数の
プレーンを1つ又は複数のプレーンに配分し、該配分し
たプレーン単位間で同期しつつ、画素データの読み込み
及び書き込みを行う複数のプロセッサエレメントを備え
たことを特徴とするレンダリングプロセッサ。 5、特許請求の範囲第4項において、前記プレーン単位
は、Rプレーン、Gプレーン、Bプレーン及びZプレー
ンから成り、これら各プレーン別に専用のプロセッサエ
レメントを配置したことを特徴とするレンダリングプロ
セッサ。 6、表示制御プロセッサからの信号を処理し、役割が異
なる数種のプレーンから構成されるフレームメモリに対
し並列処理を行う複数個のプロセッサエレメントよりな
るレンダリングプロセッサであつて、上記複数個のプロ
セッサエレメントは、同一構造を有するLSIであり、
表示制御プロセッサからの信号に対し上記各プロセッサ
エレメントが担当するプレーンを特定し且つ個別にデー
タ制御を行う担当プレーンを指示する識別端子を設けた
ことを特徴とするレンダリングプロセッサ。 7、表示画面上に画像を表示させるため、役割が異なる
数種のプレーンから成るフレームメモリに対し、少なく
とも画素の読み込み及び書き込みを行える並列に設置さ
れた複数のプロセッサエレメントより構成されるレンダ
リングプロセッサであつて、フレームメモリを構成する
上記役割が異なる数種のプレーンは、その役割毎のプレ
ーン単位に更に複数のプレーンを有し、上記複数のプロ
セッサエレメントはそれぞれ並列に接続された複数のデ
ータ制御部を有し、該各データ制御部は識別信号により
処理するプレーンが特定され、複数のデータ制御部が同
期信号を入力することにより並列処理を行うことを特徴
とするレンダリングプロセッサ。 8、複数のプレーンから成るフレームメモリに対して、
少なくとも画素データの読み込み及び書き込みを行う複
数のプロセッサエレメントより構成されるレンダリング
プロセッサにおいて、上記複数のプロセッサエレメント
は識別信号を入力する識別端子を有し、該識別信号によ
りマスタプロセッサエレメントと特定された1のプロセ
ッサエレメントは、他のスレーブプロセッサエレメント
に対し同期信号を出力し、上記他のスレーブプロセッサ
が上記同期信号を入力することにより、上記複数のプロ
セッサエレメントが並列に処理を行うことを特徴とする
レンダリングプロセッサ。 9、キーボードと、該キーボードとの間の入出力を行う
入出力装置と、該入出力装置からのデータを入力し、所
定のプログラムに従つて表示制御プロセッサとデータ交
信するCPUとを備えたものにおいて、上記表示制御プ
ロセッサからの信号を並列処理する複数のプロセッサエ
レメントと、フレームメモリに対し、上記複数のプロセ
ッサエレメントを同期しつつ処理を実行させる同期手段
とを有するレンダリングプロセッサを備えたことを特徴
とする画面表示装置。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP120388A JPH01177685A (ja) | 1988-01-08 | 1988-01-08 | レンダリングプロセツサ及び画面表示装置 |
US07/634,818 US5371839A (en) | 1987-02-27 | 1991-01-02 | Rendering processor |
US08/715,472 US6088037A (en) | 1987-02-27 | 1996-09-18 | Rendering processor |
US09/584,498 US6292196B1 (en) | 1987-02-27 | 2000-06-01 | Rendering processor |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP120388A JPH01177685A (ja) | 1988-01-08 | 1988-01-08 | レンダリングプロセツサ及び画面表示装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH01177685A true JPH01177685A (ja) | 1989-07-13 |
Family
ID=11494904
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP120388A Pending JPH01177685A (ja) | 1987-02-27 | 1988-01-08 | レンダリングプロセツサ及び画面表示装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH01177685A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03174646A (ja) * | 1989-09-04 | 1991-07-29 | Hitachi Ltd | 伝播信号処理装置及びプロセッサシステム |
KR100497557B1 (ko) * | 1996-12-27 | 2005-09-30 | 소니 가부시끼 가이샤 | 묘화장치및묘화방법 |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62271076A (ja) * | 1986-05-19 | 1987-11-25 | Nec Corp | 物体画像合成装置 |
-
1988
- 1988-01-08 JP JP120388A patent/JPH01177685A/ja active Pending
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62271076A (ja) * | 1986-05-19 | 1987-11-25 | Nec Corp | 物体画像合成装置 |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03174646A (ja) * | 1989-09-04 | 1991-07-29 | Hitachi Ltd | 伝播信号処理装置及びプロセッサシステム |
KR100497557B1 (ko) * | 1996-12-27 | 2005-09-30 | 소니 가부시끼 가이샤 | 묘화장치및묘화방법 |
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