JPH01175412A - Semiconductor integrated circuit - Google Patents
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Abstract
Description
【発明の詳細な説明】
〔目 次〕
概要
産業上の利用分野
従来の技術
発明が解決しようとする問題点
問題点を解決するための手段
作用
実施例
（１）本発明の基本原理 （第１〜３図）（２）
本発明の第１実施例 （第４．５図）（３）本発明
の第２実施例 （第６図）（４）本発明の第３実施
例 （第７図）発明の効果
〔概 要〕
半導体集積回路に関し、
負荷となる容量を減少させて実装密度の向上を図るとと
もに、配線抵抗を減少させて応答速度の高速化を図った
半導体集積回路を提供することを目的とし、
入力信号に対し所定の論理演算を行い、該論理演算結果
をクロック信号に基づいて出力側に伝達する論理演算ブ
ロックを複数具備し、前記各論理演算ブロックに、前記
クロック信号に基づき入力信号あるいは論理演算した信
号が現れるラインのうち少なくとも１つのラインについ
て、該ラインのレベルを予め定めた所定の予備レベルに
設定する予備設定手段と、前記クロック信号に基づき予
備設定手段により設定されたラインのレベルを、予備レ
ベルから論理演算ブロックの演算結果に対応する論理レ
ベルまで移行さゼて出力側に伝達する伝達手段と、によ
り構成する。[Detailed Description of the Invention] [Table of Contents] Overview Industrial Application Fields Conventional Technology Problems to be Solved by the Invention Means for Solving the Problems Action Examples (1) Basic Principles of the Present Invention (1st ~Figure 3) (2)
First embodiment of the present invention (Figure 4.5) (3) Second embodiment of the present invention (Figure 6) (4) Third embodiment of the present invention (Figure 7) Effects of the invention [Summary] ] Regarding semiconductor integrated circuits, the aim is to provide semiconductor integrated circuits that reduce the capacitance that acts as a load and improve packaging density, as well as reduce wiring resistance and increase response speed. A plurality of logical operation blocks are provided for performing a predetermined logical operation and transmitting the result of the logical operation to an output side based on a clock signal, and each of the logical operation blocks is provided with an input signal or a signal obtained by the logical operation based on the clock signal. a preliminary setting means for setting the level of at least one of the lines among the lines in which the line appears to a predetermined predetermined preliminary level; and a transmission means for transferring the logic level from the logic level corresponding to the operation result of the logic operation block to the output side.
本発明は、半導体集積回路に係り、詳しくは、多数の単
純な回路パターンが繰返されて構成された繰返し回路、
例えばゲートアレイやプログラマブル・ロジック・アレ
イ等の半導体集積回路に関する。The present invention relates to a semiconductor integrated circuit, and more particularly, a repetitive circuit configured by repeating a large number of simple circuit patterns;
For example, it relates to semiconductor integrated circuits such as gate arrays and programmable logic arrays.
近時、半導体集積回路は集積化が容易なディジタル値を
扱ういわゆるディジタル集積回路が主流をなしており、
扱うデータ量の増加に伴って、処理速度の高速化が要求
されている。例えば、半導体記憶装置、いわゆるメモリ
では容量がメガビットの時代となり、データの入出力に
要する時間が無視できない。この場合、所定のメモリセ
ルを選択するアドレスデコーダを構成するゲート素子の
数も増加して半導体集積回路のチップ面積に占める割合
が大きくなっており、チップ上の配線抵抗や分布容量等
による処理速度の低下が発生ずることもある。このよう
な高い集積密度の半導体集積回路は単純な回路パターン
の繰り返しにより実現されており、メモリの他、ゲート
・アレイやプログラマブル・ロジック・アレイ等各種の
アレイロジックが実用化されている。In recent years, the mainstream of semiconductor integrated circuits has been so-called digital integrated circuits that handle digital values that are easy to integrate.
As the amount of data handled increases, faster processing speeds are required. For example, semiconductor storage devices, so-called memories, are now in an era where the capacity is megabits, and the time required for inputting and outputting data cannot be ignored. In this case, the number of gate elements constituting the address decoder that selects a predetermined memory cell has also increased, occupying a larger proportion of the chip area of the semiconductor integrated circuit, and processing speed has increased due to factors such as wiring resistance and distributed capacitance on the chip. A decrease in the temperature may also occur. Semiconductor integrated circuits with such high integration density are realized by repeating simple circuit patterns, and in addition to memories, various array logics such as gate arrays and programmable logic arrays have been put into practical use.
また、ディジタル信号処理は、一般に基準となるタイミ
ングを指示するクロック信号に基づいて−行われており
、前述のアドレスデコーダでは外部アドレスデータが確
定した後、クロック信号のタイミングに従って所定のメ
モリセルが選択されている。このようなりロック信号の
タイミングはディジタル信号処理系が複雑かつ高速にな
るほど重要であり、わずかなタイミングのずれ、すなわ
ち、配線の抵抗、容量負荷等によるデイレイがあっても
処理系に及ぼず影響は大きく、場合によっては正常な処
理が行われないこともある。したがって、クロック信号
のタイミングにデイレイが発生ずる要因となる配線抵抗
および容量負荷等を減少させることに工夫が払われてい
る。Furthermore, digital signal processing is generally performed based on a clock signal that indicates reference timing, and after the aforementioned address decoder determines the external address data, a predetermined memory cell is selected according to the timing of the clock signal. has been done. The timing of this lock signal becomes more important as the digital signal processing system becomes more complex and faster.Even a slight timing deviation, that is, a delay due to wiring resistance, capacitive load, etc., will not affect the processing system and will not affect the processing system. In some cases, normal processing may not be performed. Therefore, efforts are being made to reduce wiring resistance, capacitive load, etc. that cause delays in the timing of clock signals.
また、半導体集積回路を構成するロジックにはある限ら
れた時間、例えばクロック信号がＨレベルの期間のみ出
力の論理レベルを保持するいわゆるダイナミックロジッ
クも用いられており、このようなダイナミックロジック
ではクロック信号の速度に追従してディジタル処理が行
われるため、処理速度を向上させるためにはロジック回
路をクロック信号に対して速やかに応答させる必要があ
る。In addition, so-called dynamic logic that maintains the output logic level only for a limited period of time, for example, while the clock signal is at the H level, is also used in the logic that constitutes the semiconductor integrated circuit.In such dynamic logic, the clock signal Since digital processing is performed following the speed of the clock signal, in order to improve the processing speed, it is necessary for the logic circuit to quickly respond to the clock signal.
従来のこの種の半導体集積回路としては、例えば、前述
のようなメモリセルを選択するアドレスデコーダがある
。このアドレスデコーダではメモリセルを選択するタイ
ミングを指示するクロック信号が入力されており、クロ
ック信号はアドレスデコーダを構成する各ゲート素子の
入力端子に導かれる。すなわち、一つのクロック信号は
多数のゲート素子に入力されており、ＭＯＳトランジス
タで構成されたゲートの場合は入力容量が大きいことか
らクロック信号をドライブする回路（以下、クロソクド
ライハという）の負荷容量が増大する。As a conventional semiconductor integrated circuit of this type, there is, for example, an address decoder for selecting a memory cell as described above. A clock signal instructing the timing of selecting a memory cell is input to this address decoder, and the clock signal is guided to the input terminal of each gate element constituting the address decoder. In other words, one clock signal is input to many gate elements, and in the case of gates made of MOS transistors, the input capacitance is large, so the load capacitance of the circuit that drives the clock signal (hereinafter referred to as a clock driver) increases. do.
したがって、高速動作が要求された場合、ゲート幅を大
きくして大きな負荷電流を扱うことのできる高連用ＭＯ
Ｓトランジスタが用いられ、レイアウト上もクロソクド
ライハから各ゲート素子までの距離がなるべく均等で最
小となるように配慮して設計されている。Therefore, when high-speed operation is required, a high-speed MO can handle a large load current by increasing the gate width.
S transistors are used, and the layout is designed so that the distances from the cloth driver to each gate element are as uniform and minimum as possible.
しかしながら、このような従来の半導体集積回路にあっ
ては、高速動作が要求された場合、ゲート幅を大きくし
た高速用ＭＯＳトランジスタを用いていたため、実装密
度をより高めて配線抵抗や容量負荷を減少させることは
困難であるという問題点があった。However, in such conventional semiconductor integrated circuits, when high-speed operation was required, high-speed MOS transistors with large gate widths were used, which led to higher packaging density and reduced wiring resistance and capacitive load. The problem was that it was difficult to do so.
すなわち、ゲート幅を大きくして高速動作させることは
素子自体の面積が大きくなることを意味している。また
、レイアウト上の制約も多く、場合によっては千ノブ面
積を有効に利用できないこともあり、実装密度の向上に
は限界がある。In other words, increasing the gate width to operate at high speed means that the area of the element itself increases. Furthermore, there are many layout constraints, and in some cases, the area of 1,000 knobs cannot be used effectively, so there is a limit to the improvement in packaging density.
そこで本発明は、負荷容量を減少させて実装密度の向上
を図るとともに、配線抵抗を減少させて応答速度の高速
化を図った半導体集積回路を提供することを目的として
いる。SUMMARY OF THE INVENTION Therefore, an object of the present invention is to provide a semiconductor integrated circuit in which the load capacitance is reduced to improve the packaging density, and the wiring resistance is reduced to increase the response speed.
本発明による半導体集積回路は上記目的達成のため、入
力信号に対し所定の論理演算を行い、該論理演算結果を
クロック信号に基づいて出力側に伝達する論理演算ブロ
ックを複数具備し、前記各論理演算ブロックに、前記ク
ロック信号に基づき人力信号あるいは論理演算した信号
が現れるラインのうち少なくとも１つのラインについて
、該ラインのレベルを予め定めた所定の予備レベルに設
定する予備設定手段と、前記クロック信号に基づき予備
設定手段により設定されたラインのレベルを、予備レベ
ルから論理演算ブロックの演算結果に対応する論理レベ
ルまで移行させて出力側に伝達する伝達手段と、を備え
ている。In order to achieve the above object, a semiconductor integrated circuit according to the present invention includes a plurality of logic operation blocks that perform a predetermined logic operation on an input signal and transmit the result of the logic operation to the output side based on a clock signal. Preliminary setting means for setting the level of at least one of the lines in which a human input signal or a logically operated signal appears based on the clock signal to a predetermined predetermined preliminary level in the arithmetic block; and the clock signal. and transmitting means for shifting the level of the line set by the preliminary setting means based on the preliminary setting means from the preliminary level to the logical level corresponding to the operation result of the logical operation block and transmitting the level to the output side.
本発明では、論理演算素子内のデータ信号線のレベルが
予め定めた所定値に設定されるとともに、データ信号線
に所定のデータ信号が伝達されるとクロック信号に基づ
き前記所定値のレベルを所定の論理レベルに移行させて
後段に伝達する。In the present invention, the level of a data signal line in a logic operation element is set to a predetermined value, and when a predetermined data signal is transmitted to the data signal line, the level of the predetermined value is set to a predetermined value based on a clock signal. is transferred to the logic level of , and transmitted to the subsequent stage.
したがって、負荷容量が減少して集積密度を高めること
ができるとともに、配線抵抗が減少して冊
論理演算素子の応答速度が向上する。Therefore, the load capacitance is reduced and the integration density can be increased, and the wiring resistance is reduced and the response speed of the logic operation element is improved.
以下、本発明を図面に基づいて説明するが、説明の都合
上、最初に、第１〜３図を参照して本発明の基本原理を
説明する。The present invention will be explained below based on the drawings, but for convenience of explanation, the basic principle of the present invention will first be explained with reference to FIGS. 1 to 3.
第１〜３図において、各図中（ａ）はＬレベルを伝達す
る基本ロジ・ツタであり、各図中（ｂ）はＨレベルを伝
達する基本ロジックである。これらは基本ロジックを形
成するＭＯＳトランジスタの特性を考慮した場合、Ｌレ
ベルおよびＨレベルの伝達にそれぞれ適した構成とする
ことが望ましいためであるが、詳細は後述する。1 to 3, (a) in each figure is a basic logic vine that transmits an L level, and (b) in each figure is a basic logic that transmits an H level. This is because, considering the characteristics of the MOS transistors forming the basic logic, it is desirable to have a configuration suitable for transmitting L level and H level, but details will be described later.
第１図（ａ）は第１の基本ロジックであり、データ信号
ＩＮはＮチャネル（以下、単にＮｃｈという）のＭＯＳ
トランジスタ（以下、単にＴｒという）■のゲートに接
続されており、Ｔｒｌのソースにはクロック信号ＣＫＩ
が入力される。Ｔｒｌのドレインからは出力信号ＯＵＴ
が取り出され、ＴｒｌのドレインにはＰチャネル（以下
、車にＰＩ３
ｃｈという）のＴｒ２のソースが接続される。Ｔｒ２の
ドレインには高レベルの電源電圧Ｖｃｃが印加され、Ｔ
ｒ２のゲートにはクロック信号ＣＫ２が入力される。な
お、出力信号ＯＵＴは後段のＴｒのゲート容量をドライ
ブするものであるが、図中ではこの後段のＴｒは省略し
である。Ｔｒ２はクロック信号ＣＫ２がＬレベルの期間
導通し、後段のＴｒのゲート容量を予めプリチャージし
て出力信号○ＵＴをＨレベル、ずなわち電源電圧Ｖｃｃ
にする。FIG. 1(a) shows the first basic logic, in which the data signal IN is an N-channel (hereinafter simply referred to as Nch) MOS
It is connected to the gate of a transistor (hereinafter simply referred to as Tr), and the clock signal CKI is connected to the source of Trl.
is input. Output signal OUT from the drain of Trl
is taken out, and the source of Tr2 of the P channel (hereinafter referred to as PI3 ch) is connected to the drain of Trl. A high level power supply voltage Vcc is applied to the drain of Tr2, and T
A clock signal CK2 is input to the gate of r2. Note that the output signal OUT drives the gate capacitance of the subsequent stage Tr, but this subsequent stage Tr is omitted in the figure. Tr2 is conductive while the clock signal CK2 is at L level, precharges the gate capacitance of the subsequent Tr, and sets the output signal UT to H level, that is, power supply voltage Vcc.
Make it.
いま、データ信号ＩＮがＨレベルであるとき、クロック
信号ＣＫ１がＬレベルになるとＴｒｉが導通し、後段の
Ｔｒにプリチャージされた電荷はＴｒｌのチャネルを通
りクロック信号ＣＫＩのドライバへ放出される。すなわ
ち、Ｔｒｉが導通したときのみ後段のＴｒのゲート容量
がクロック信号ＣＫＩの負荷となり、クロック信号ＣＫ
ＩがＬレベルの期間だけ出力信号ＯＵＴがＬレベルとな
る。一方、Ｔｒｉが絶縁状態のときはクロック信号ＣＫ
Ｉと出力信号ＯＵＴの間は遮断されており、後段のＴｒ
のゲート容量はクロック信号ＣＫＩの負荷とはならない
。すなわち、Ｔｒｌが導通したとき、換言するとデータ
信号ＩＮがＨレベルでかつクロック信号ＣＫＩがＩ、レ
ベルとなったときのみ、後段のＴｒがクロック信号ＣＫ
１の負荷となる。したがって、データ信号ＩＮがＩ、レ
ベルで後段に伝達する必要がないときは後段のＴｒのゲ
ート容量がクロック信号ＣＫＩの負荷とならない。Now, when the data signal IN is at the H level, when the clock signal CK1 goes to the L level, Tri becomes conductive, and the charge precharged in the subsequent Tr passes through the channel of Trl and is released to the driver of the clock signal CKI. That is, only when Tri is conductive, the gate capacitance of the subsequent Tr becomes a load on the clock signal CKI, and the clock signal CK
The output signal OUT is at L level only during the period when I is at L level. On the other hand, when Tri is in an insulated state, the clock signal CK
I and the output signal OUT are cut off, and the subsequent Tr
The gate capacitance does not become a load on the clock signal CKI. That is, only when Trl is conductive, in other words, when the data signal IN is at H level and the clock signal CKI is at I level, the subsequent Tr is connected to the clock signal CK.
1 load. Therefore, when the data signal IN does not need to be transmitted to the subsequent stage at I level, the gate capacitance of the Tr in the subsequent stage does not become a load on the clock signal CKI.
すなわち、信号データがＨレベルとなって後段に伝達す
る必要があるときのみ、クロック信号ＣＫ１に負荷が加
わるのでクロック信号ＣＫＩをドライブする回路（以下
、単にクロソクドライハという）の負荷を軽減すること
ができる。その結果、クロソクドライハを形成するＴｒ
を特別に大型化させる必要がなくなり、千ノブ専有面積
を削減することができるとともに、レイアラ１〜上の自
由度を拡大することができる。すなわち、高速動作を行
いつつ実装密度の向上を図ることを意図するものである
。That is, since a load is applied to the clock signal CK1 only when the signal data becomes H level and needs to be transmitted to the subsequent stage, the load on the circuit that drives the clock signal CKI (hereinafter simply referred to as a clock driver) can be reduced. . As a result, the Tr forming a cloth dryer
There is no need to make it particularly large, and the area occupied by the 1000 knobs can be reduced, and the degree of freedom above 1 to 100 can be expanded. That is, the intention is to improve the packaging density while performing high-speed operation.
第１図（ｂ）は同図（ａ）かＬレベルを伝達す置
るロジックであったのに対し、Ｈレベルを伝達するもの
であり、基本的な考え方は同一である。但し、同図（ａ
）ではＴｒｉがクロック信号ＣＫＩに基ついてデータ信
号ＩＮを伝達するＮｃｈの１〜ランジスク（以下、トラ
ンスファトランジスタ：ＴＦＴｒという）であったのに
対し、同図（ｂ）でばＴＦＴｒとしてＰｃｈのＴｒｌｌ
が設けられる。また、同図（ａ）ではＴｒ２がプリチャ
ージを行うＰｃｈのトランジスタ（以下、プリチャージ
トランジスタ：ＰＣＴｒという）であったのに対し、同
図（ｂ）では出力信号ＯＵＴを予めＬレベル（ＧＮＤ電
位）に設定するブリディスチャージトランジスタ（以下
、ＰＤＴｒという）としてＮｃｈのＴｒｉ２が設けられ
る。この場合、クロック信号ＣＫ２が１（レベルの期間
にプリディスチャージを行っておき、データ信号１Ｎが
Ｌレベルでクロック信号ＣＫＩがＨレベルとなると、出
力信号ＯＵＴがＨレベルとなる。すなわち、Ｔｒｌｌが
導通したときのみ、クロック信号ＣＫＩに対して後段の
Ｔｒのゲート容量が負荷となり、Ｔｒｌｌが遮断状態の
ときは負荷とならない。したがって、同図（ａ）と同一
の効果が期待できる。In contrast to the logic shown in FIG. 1(b) in which the L level is transmitted as in FIG. 1(a), the logic is to transmit the H level, and the basic idea is the same. However, the same figure (a
), Tri is an Nch transistor (hereinafter referred to as a transfer transistor: TFTr) that transmits a data signal IN based on a clock signal CKI, whereas in FIG.
is provided. In addition, in the same figure (a), Tr2 is a Pch transistor that performs precharging (hereinafter referred to as a precharge transistor: PCTr), whereas in the same figure (b), the output signal OUT is set to L level (GND potential) in advance. ), an Nch Tri2 is provided as a bridge discharge transistor (hereinafter referred to as PDTr). In this case, pre-discharge is performed while the clock signal CK2 is at 1 (level), and when the data signal 1N is at the L level and the clock signal CKI is at the H level, the output signal OUT becomes the H level. In other words, Trll becomes conductive. Only when this occurs, the gate capacitance of the subsequent Tr becomes a load for the clock signal CKI, and does not become a load when Trll is cut off.Therefore, the same effect as in FIG. 2(a) can be expected.
第２図（ａ）は第１図（ａ）に示した第１の基本ロジッ
クに第２のＰ ＣＴ ｒ ３ （Ｎｃｈ）を設けた第
２の基本ロジックであり、ＴＦ３のドレインには電源電
圧Ｖｃｃが印加される。また、ＴＦ３のソースはＴｒｉ
のソースに接続され、ＴＦ３のゲートにはクロック信号
Ｃ，に１が入力される。さらにＴｒｌおよびＴｒ２のゲ
ートにはそれぞれクロック信号ＣＫ２およびＣＫ３が入
力される。FIG. 2(a) shows a second basic logic in which a second PCTr3 (Nch) is added to the first basic logic shown in FIG. 1(a), and the drain of TF3 is connected to the power supply voltage. Vcc is applied. Also, the source of TF3 is Tri
The clock signal C is connected to the source of TF3, and 1 is input to the clock signal C, to the gate of TF3. Furthermore, clock signals CK2 and CK3 are input to the gates of Trl and Tr2, respectively.
ここで、本基本ロジックはＴＦ３のプリチャージ動作に
その特徴があり、これを詳細に説明する。Here, this basic logic is characterized by the precharge operation of TF3, which will be explained in detail.
いま、クロック信号ＣＫＩがＨレベルになるとＴＦ３は
導通するが、このときＴＦ３のソース、すなわち、デー
タ信号ＩＮは完全に電源電圧Ｖｃｃまでプリチャージさ
れない。例えば、電源電圧Ｖｃｃを５Ｖとするとデータ
信号ＩＮは約３Ｖ程度までしかプリチャージされない。Now, when the clock signal CKI becomes H level, TF3 becomes conductive, but at this time, the source of TF3, that is, the data signal IN, is not completely precharged to the power supply voltage Vcc. For example, if the power supply voltage Vcc is 5V, the data signal IN is precharged only to about 3V.
この現象をハックゲート効果と呼ぶ。ハックゲート効果
はＰｃｈのＴｒでも発生し、この場合Ｈレベル（例えば
５Ｖ）をＰｃｈのトランジスタでＬレベル（例えばＯＶ
）にプリディスチャージすることを意図しても完全に０
■にはならず、約２Ｖ程度の電位が残る。したがって、
ＮｃｈのＴｒはＬレベルの伝達は完全に行うことができ
、ＰｃｈのＴｒは■ルヘルの伝達を完全に行うことがで
きることになる。すなわち、ＴＦ、ＴｒとしてＴｒｉに
Ｎｃｈ、 Ｔ ｒ １１にＰｃｈを起用したのはこのハ
ックゲート効果を考慮したものである。This phenomenon is called the hackgate effect. The hack gate effect also occurs in a Pch transistor, in which case the H level (e.g. 5V) is changed to the L level (e.g. OV
) is completely 0 even if you intend to predischarge to
(2), and a potential of about 2V remains. therefore,
The Nch Tr can completely transmit L level, and the Pch Tr can completely transmit L level. That is, the reason for using Nch for Tri and Pch for Tr 11 as TF and Tr is to take this hack gate effect into consideration.
ところで、第２図（ａ）ではこのバックゲート効果を積
極的に利用しており、ＴＦ３によるプリチャージ電圧が
３■程度であることから、前段からのデータ信号ＩＮが
Ｌレベルになった場合、ＴＦＴｒｌのソース電位が０■
になるまでに要する時間を短くすることができる。すな
わち、ＴＦＴｒｌのソース電位が５■である場合よりも
３■程度と低めに設定した場合の方がＯＶにディスチャ
ージするまでの時間が短縮できることが期待される。こ
のことは、前段の回路の応答速度を向上させることがで
きることを意味する。By the way, in FIG. 2(a), this back gate effect is actively utilized, and since the precharge voltage by TF3 is about 3■, when the data signal IN from the previous stage becomes L level, The source potential of TFTrl is 0■
The time required to reach this point can be shortened. That is, it is expected that the time required for discharging to OV can be shorter when the source potential of TFTrl is set to a lower value of about 3■ than when it is 5■. This means that the response speed of the preceding stage circuit can be improved.
第２図（ｂ）は、同図（ａ）のＬレベル伝達に対しＨレ
ベル伝達を行う場合の第２の基本ロジックであり、デー
タ信号ＩＮをプリディスチャージするＴｒｉ３（Ｐｃｈ
）か設けられている。したがって、データ信号ＩＮは前
述のように０■までプリディスチャージされず約２Ｖ程
度の電位になっており、第２図＜ ａ、 ＞ と同様に
前段の回路の応答速度を向上させることができる。FIG. 2(b) shows the second basic logic when transmitting an H level in contrast to the transmitting an L level in FIG. 2(a).
) are provided. Therefore, the data signal IN is not predischarged to 0■ as described above, but has a potential of about 2V, and the response speed of the preceding stage circuit can be improved as in FIG. 2<a,>.
第３図（ａ）はクロック信号ＣＫＩのタイミングでプリ
チャージとデータ信号の伝達を行う第３の基本ロジック
であり、ＮｃｈのＴｒ４およびＰｃｈのＴｒ５からなる
Ｔｒ４．５のゲートは相互に接続されてクロック信号Ｃ
ＫＩが入力され、Ｔｒ４のドレインとＴｒ５のソースが
接続されて出力信号ＯＵＴを後段に出力する。Ｔｒ５は
ＰＣＴｒであり、クロック信号ＣＫＩかＬレベルのとき
プリチャージを行う。Ｔｒ４のソースにはデータ信号Ｉ
Ｎが入力されており、クロック信号ＣＫＩがＨレベルで
かつデータ信号ＩＮが１．レベルのとき、出力信号デー
タＯＵＴが■７レヘルとなる。ずなわち、クロック信号
ＣＫ１がＨレベルの期間、Ｉ５５レベルデータ信号ＩＮ
がＴＦＴｒ４を介して伝達される。この場合、ＴＦＴｒ
４はタイミングゲートとして作用しており、−船釣には
ＮＡＮＤゲート等を用いることが多い。このような場合
、ＮＡＮＤゲートは２人力型のもので通常３個以上のト
ランジスタが必要であるが、第３の基本ロジックでは２
個のトランジスタで構成することができる。FIG. 3(a) shows the third basic logic that performs precharging and data signal transmission at the timing of the clock signal CKI, and the gates of Tr4.5 consisting of Nch Tr4 and Pch Tr5 are connected to each other. clock signal C
KI is input, the drain of Tr4 and the source of Tr5 are connected to output an output signal OUT to the subsequent stage. Tr5 is a PCTr, and performs precharging when the clock signal CKI is at L level. The source of Tr4 is the data signal I.
N is input, the clock signal CKI is at H level, and the data signal IN is 1. At the level, the output signal data OUT becomes level 7. That is, during the period when the clock signal CK1 is at H level, the I55 level data signal IN
is transmitted via TFTr4. In this case, TFTr
4 acts as a timing gate, and a NAND gate or the like is often used for boat fishing. In such a case, the NAND gate is a two-person type and usually requires three or more transistors, but in the third basic logic, two transistors are required.
It can be composed of several transistors.
すなわち、ロジックを構成するトランジスタの数を減少
させて実装密度を向上させることを意図するものであり
、同時に配線の距離が減少することから、配線抵抗が小
さくなり時定数の減少によって応答速度の向上も期待で
きる。In other words, it is intended to improve packaging density by reducing the number of transistors that make up the logic, and at the same time, because the wiring distance is reduced, wiring resistance is reduced, and response speed is improved by reducing the time constant. You can also expect
第３図（ｂ）は同図（ａ）のＬレベル伝達に対して■］
レベル伝達を行う場合の第３の基本ロジックであり、ク
ロック信号ＣＫＩがＩ］レレベの期間にＰＤＴｒ１５に
より出力信号ＯＵＴがＬレベルにブリディスチャージさ
れる。一方、クロック信号ＣＫＩがＬレベルになり、Ｔ
ＦＴｒ１４のドレインに入力されたデータ信号ＩＮが■
ルヘルになっていると出力信号ＯＵＴとしてＴＦＴｒ１
４により伝達される。この場合、同図（ａ）と同様に２
個のトランジスタでタイミングゲートを構成することが
でき、実装密度および応答速度の向上が期待できる。Figure 3(b) shows the L level transmission in Figure 3(a).
This is the third basic logic when level transmission is performed, and the output signal OUT is discharged to the L level by the PDTr 15 during the period when the clock signal CKI is at the I] level. On the other hand, the clock signal CKI becomes L level, and T
The data signal IN input to the drain of FTr14 is
TFTr1 as the output signal OUT when it is in normal mode.
4. In this case, 2
A timing gate can be constructed from just one transistor, and improvements in packaging density and response speed can be expected.
以下、上記基本原理に基つく各基本ロジックに対応する
実施例を説明する。Examples corresponding to each basic logic based on the above basic principle will be described below.
第１実施例
第４．５図は本発明に係る半導体集積回路の第１実施例
を示す図であり、第１の基本ロジックをメモリセルのア
ドレスデコーダに適用したものである。First Embodiment FIG. 4.5 is a diagram showing a first embodiment of a semiconductor integrated circuit according to the present invention, in which the first basic logic is applied to an address decoder of a memory cell.
まず、構成を説明する。第４図（、］）において、２１
はＮＡＮＤ型アドレスデコーダであり、ＮＡＮＤ型アド
レアドレスデコーダ２１のデコーダ２２．３〜２２ｎか
ら構成される。デコーダ２２ａは２人力のＡＮＤゲート
２３ａ、ＮｃｈのＴＦＴｒ２４ａ、ＰｃｈのＰＣＴｒ２
５ａおよび出カバソファ２６ａからなる。ＡＮＤゲー）
２３ａの入力にはアドレス信号がそれぞれ入力され、各
アドレス信号が■］レベルになったときのみＡＮＤゲー
ト２３ａの出力がＨレベルとなる。ＡＮＤゲー１−２３
ａの出力はＴＦＴｒ２４ａ （伝達手段）のゲートに
接続されており、ＴＦＴｒ２４ａのドレインには出カバ
ソファ２６ａの入力端子が接続される。出力ハノファ２
６ａの入力端子にはＰＣＴｒ２５ａ （予備設定手段
）のソースが接続され、ＰＣＴｒ２５ａのドレインには
電源電圧Ｖｃｃが印加される。なお、他のデコーダ２２
ｂ〜２２ｎも内部構成は同一であり、デコーダ２２ｎに
ついては内部素子を２３ｎ〜２６ｎの番号を付して表し
ている。各デコーダ２２ａ〜２２ｎはＣＬＫＩに従って
デコードデータを出力しており、クロック信号ＣＬ Ｋ
１はクロソクドライハ２７から出力される。クロソク
ドライハ２７はクロック信号ＣＬ Ｋ ｌを反転させて
各デコーダ２２ａ〜２２ｎのＴＦＴｒ２４ａ 〜２４ｎ
のソースに入力する。すなわち、クロソクドライハ２７
は多数のＴＦＴｒ２４ａ〜２４ｎに接続される。また、
クロック信号ＣＬ’ＫＩは各デコーダ２２ａ〜２２ｎの
ＰＣＴｒ２５ａ〜２５ｎのゲートに入力されている。な
お、この信号は図中破線で示すように、クロックドライ
バ２７の入力端から分枝させて与えてもよい。First, the configuration will be explained. In Figure 4 (, ]), 21
is a NAND type address decoder, and is composed of decoders 22.3 to 22n of the NAND type address decoder 21. The decoder 22a includes a two-man AND gate 23a, an Nch TFTr 24a, and a Pch PCTr 2.
5a and an outcover sofa 26a. AND game)
Address signals are respectively input to the inputs of the AND gate 23a, and the output of the AND gate 23a becomes H level only when each address signal reaches the [■] level. AND game 1-23
The output of a is connected to the gate of the TFTr 24a (transmission means), and the input terminal of the output sofa 26a is connected to the drain of the TFTr 24a. Output Hanofa 2
The source of a PCTr 25a (preliminary setting means) is connected to the input terminal of the PCTr 6a, and the power supply voltage Vcc is applied to the drain of the PCTr 25a. Note that other decoders 22
The internal configurations of decoders b to 22n are the same, and the internal elements of the decoder 22n are indicated by numbers 23n to 26n. Each decoder 22a to 22n outputs decoded data according to CLKI, and the clock signal CLK
1 is output from the cloth driver 27. The clock driver 27 inverts the clock signal CLKl and outputs it to the TFTrs 24a to 24n of the respective decoders 22a to 22n.
input into the source. In other words, Kurosoku Reiha 27
is connected to a large number of TFTrs 24a to 24n. Also,
Clock signal CL'KI is input to the gates of PCTrs 25a to 25n of each decoder 22a to 22n. Note that this signal may be branched from the input end of the clock driver 27 and provided as shown by the broken line in the figure.
次に、作用を説明する。ＮＡＮＤ型アドレアドレスデコ
ーダ２２アドレスデータが設定されると、該当するメモ
リセルを選択するものである。ここで、説明の都合上、
デコーダ２２ａについての作用を先に説明すると、ＡＮ
Ｄゲート２３ａに入力されるアドレス信号が全てＨレベ
ルとなったときに出カバソファ２６ａの出力がトＩレベ
ルとなる。このとき、ＡＮＤケ−１〜２３ａの出力はＨ
レベルとなっており、ＴＦＴｒ２４ａのゲーＩ・も■４
４レベルある。Next, the effect will be explained. NAND type address decoder 22 When address data is set, the corresponding memory cell is selected. Here, for the sake of explanation,
To explain the operation of the decoder 22a first, AN
When all the address signals input to the D gate 23a become H level, the output of the output buffer sofa 26a becomes the I level. At this time, the output of AND cables 1 to 23a is H.
level, and the game I of TFTr24a is also ■4
There are 4 levels.
いま、クロック信号ＣＬＫＩがＬレベルであるとすると
、ＰＣＴｒ２５ａが導通し出カバソファ２６の入力容量
を電源電圧Ｖｃｃまでプリチャージする。Now, assuming that the clock signal CLKI is at L level, the PCTr 25a becomes conductive and precharges the input capacitance of the output cover sofa 26 to the power supply voltage Vcc.
このとき、クロック信号ＣＬＫ１は■］レレベとなって
いるので、ＴＦＴｒ２４ａは遮断状態になっている。し
たがって、出力ハノファ２６ａの入力側は１４レベルで
あり、デコーダ２２ａの出力はＬレベルである。クロッ
ク信号ＣＬＫＩが■ルヘルになるとＰＣＴｒ２５ａは遮
断状態となり、ＴＦＴｒ２４ａはドレイン、ソース間に
出カバソファ２６ａの入力側のプリチャージ電圧（Ｖｃ
ｃ）が加わって導通する。したがって、出カバソファ２
６ａの入力側からＴＦＴｒ２４ａのチャネルを介してク
ロックドライバ２７の出力側へ電流が流れる。このとき
、クロックドライバ２７に負荷が加わる。一方、ＴＦＴ
ｒ２４ａのドレイン、ソース間にプリチャージ電圧が印
加されてもＴＦＴｒ２４ａのゲートがＨレベルでないと
きばＴＦＴｒ２４ａは導通しない。したがって、出カバ
ソファ２６ａの入力側のプリチャージ電圧はディスチャ
ージされずクロックドライバ２７に負荷はかからない。At this time, since the clock signal CLK1 is at the [■] level, the TFTr 24a is in a cut-off state. Therefore, the input side of the output Hanofa 26a is at level 14, and the output of the decoder 22a is at L level. When the clock signal CLKI becomes normal, the PCTr 25a enters the cut-off state, and the TFTr 24a outputs a precharge voltage (Vc
c) is added and conduction occurs. Therefore, the cover sofa 2
A current flows from the input side of TFTr 6a to the output side of clock driver 27 via the channel of TFTr 24a. At this time, a load is applied to the clock driver 27. On the other hand, TFT
Even if a precharge voltage is applied between the drain and source of r24a, if the gate of TFTr24a is not at H level, TFTr24a will not conduct. Therefore, the precharge voltage on the input side of the output sofa 26a is not discharged, and no load is applied to the clock driver 27.
すなわち、前記基本原理で示したようにＡＮＤゲー１−
２３８の出力がＨレベル、換言すればメモリセルを選択
する必要が生したデコーダ２２ａの出力へソファ２６ａ
のみがクロックドライバ２７の負荷となる。因みに、従
来のＮＡＮＤ型アドレアドレスデコーダ（ｂ）に示すよ
うにクロック信号ＣＬＫ １のクロックドライバ（イン
バータ２８ａ、２８ｂで構成される）２８が全てのＮＡ
ＮＤゲート２９ａ〜２９ｎをドライブする構成となって
いたため、クロックドライバ２８の負荷は各ＮＡＮＤゲ
一ト２９ａ〜２９ｎの入力容量とＮＡＮＤゲート２９ａ
〜２９ｎの数の積で表される値が常に加わっていた。That is, as shown in the basic principle above, AND game 1-
The output of the decoder 238 is at H level, in other words, the output of the decoder 22a where it is necessary to select a memory cell is sent to the sofa 26a.
Only this becomes a load on the clock driver 27. Incidentally, as shown in the conventional NAND type address decoder (b), the clock driver 28 (consisting of inverters 28a and 28b) of the clock signal CLK1 controls all the NAs.
Since the clock driver 28 is configured to drive the ND gates 29a to 29n, the load on the clock driver 28 is the input capacitance of each NAND gate 29a to 29n and the NAND gate 29a.
A value represented by the product of numbers ~29n was always added.
したがって、高速応答性を確保するためにはクロックド
ライバ２８の出力段を構成するＴｒを大型化する必要が
生じ、レイアウト上の制約や実装密度の低下を招来する
原因となっていた。Therefore, in order to ensure high-speed response, it is necessary to increase the size of the transistor constituting the output stage of the clock driver 28, which causes layout constraints and a reduction in packaging density.
上記の不具合を具体的に説明すると、次のようになる。A concrete explanation of the above problem is as follows.
すなわち、負荷容量が大きい場合、配線抵抗およびクロ
ックドライバ２８の出力インピーダンスの和と負荷容量
の積で決まる遅延時定数が大きくなるため、高速動作を
行うためには配線抵抗およびクロックドライバ２８の出
力インピーダンスを小さくする必要かある。例えば、配
線抵抗を小さくするにはパターンを太くするあるいは距
離を短くする等が考えられるが、実装密度の向」二とい
う点から一般にパターンは細く短く設計することが望ま
しい。また、クロックドライバ２８から各ＮＡＮＤゲー
１−２９ａ〜２９ｎまでの距離もなるべく等しくする必
要があることから、パターンの短距離化には限界がある
。さらに、クロックドライバ２８の出力インピーダンス
を小さくするにはクロックドライバ２８の出力段を構成
するＭＯＳトランジスタが大電流を扱うことができるよ
うにゲート幅を大きく設計することが一般的であるが、
ＭＯＳトランジスタの素子面積が大きくなることから高
密度化を困難にする一因となる。In other words, when the load capacitance is large, the delay time constant determined by the product of the sum of the wiring resistance and the output impedance of the clock driver 28 and the load capacitance becomes large. Is it necessary to make it smaller? For example, in order to reduce wiring resistance, it is possible to make the pattern thicker or shorten the distance, but from the viewpoint of improving packaging density, it is generally desirable to design the pattern to be thin and short. Further, since the distances from the clock driver 28 to each of the NAND gates 1-29a to 29n need to be made as equal as possible, there is a limit to how short the distance of the pattern can be. Furthermore, in order to reduce the output impedance of the clock driver 28, it is common to design the gate width to be large so that the MOS transistors forming the output stage of the clock driver 28 can handle a large current.
Since the element area of the MOS transistor increases, this becomes a factor that makes it difficult to achieve high density.
これに対して本実施例では、あるデコーダ２２ａの入力
アドレスが全てＨレベルとなったときのみクロックドラ
イバ２７に負荷がかかるように構成したので、従来のよ
うに常に全てのゲート容量が負荷となるような場合に比
較して大幅に負荷容量を減少させることができる。した
がって、高速応答性を確保しつつ、クロックドライバ２
７を必要最小限のチップ面積で構成することができると
ともに、クロックドライバ２７のレイアウト上の自由度
を大幅に拡大させることができる。In contrast, in this embodiment, the load is applied to the clock driver 27 only when all the input addresses of a certain decoder 22a are at H level, so that all the gate capacitances are always loaded as in the conventional case. The load capacity can be significantly reduced compared to such cases. Therefore, while ensuring high-speed response, the clock driver 2
7 can be configured with the minimum necessary chip area, and the degree of freedom in layout of the clock driver 27 can be greatly expanded.
上記ＮＡＮＤ型アドレアドレスデコーダレベル伝達を行
う第１の基本ロジックを適用したが、次にＬレベル伝達
を行う第１の基本ロジックをＮ。The first basic logic for transmitting the level of the NAND type address decoder was applied, but next, the first basic logic for transmitting the L level was applied to the NAND type address decoder.
Ｒ型アドレステコーダに適用した場合を説明する。A case where the present invention is applied to an R-type address decoder will be explained.
第５図（ａ）において、３１はＮＯＲ型アドレスデコー
ダであり、第４図（ａ）に示したＮＡＮＤ型アドレアド
レスデコーダ構成部分には同一符号を付し、その説明を
省略する。ＮＯＲ型アドレスデコーダ３１は多数のデコ
ーダ３２ａ〜３２ｎから構成され、デコーダ３２ａは２
人力ＯＲゲート３３ａ、ＰｃｈのＴＦＴｒ （伝達手段
）３４ａ、、ＮｃｈのＰＤＴｒ（予備設定手段）３５ａ
および出カバソファ２６ａからなる。デコーダ３２ａは
クロック信号ＣＬＫ １のタイミングに従ってデコード
データを出力しており、クロック信号ＣＬＫＩはクロッ
クドライバ２７に入力される。クロックドライバ２７の
出力はＴＦＴｒ３４ａのドレインに接続され、クロック
信号ＣＬＫＩはＰＤＴｒ３５ａのゲートに接続される。In FIG. 5(a), numeral 31 is a NOR type address decoder, and the constituent parts of the NAND type address decoder shown in FIG. 4(a) are given the same reference numerals, and their explanations will be omitted. The NOR type address decoder 31 is composed of a large number of decoders 32a to 32n, and the decoder 32a has two
Manual OR gate 33a, Pch TFTr (transmission means) 34a, Nch PDTr (preliminary setting means) 35a
and an outcover sofa 26a. The decoder 32a outputs decoded data according to the timing of the clock signal CLK1, and the clock signal CLKI is input to the clock driver 27. The output of the clock driver 27 is connected to the drain of the TFTr 34a, and the clock signal CLKI is connected to the gate of the PDTr 35a.
なお、他のデコーダ３２ｂ〜３２ｎについても内部構成
は同一であり、デコーダ３２ｎについては内部素子を３
３ｎ〜３５ｎ、２６ｎの番号を付して表している。Note that the internal configurations of the other decoders 32b to 32n are the same, and the internal elements of the decoder 32n are
They are numbered 3n to 35n and 26n.
因みに、従来のＮＯＲ型アドレスデコーダは同図（ｂ）
に示すようにクロックトライバ３６ａ〜３６ｎが全ての
ＮＯＲゲートをドライブする構成となっていたため、ク
ロックトライバ（インバータ３５ａ、３５ｂで構成され
る）３５の負荷は常に大きなものとなっていた。なお、
３７ａ〜３７ｎは各出力ハノファである。By the way, the conventional NOR type address decoder is shown in the same figure (b).
Since the clock drivers 36a to 36n drive all the NOR gates as shown in FIG. 1, the load on the clock driver 35 (comprised of inverters 35a and 35b) is always large. In addition,
37a to 37n are each output Hanofa.
したがって、従来のＮＡＮＤ型アドレアドレスデコーダ
にレイアウト上の制約や実装密度の低下を招来する原因
となっていた。Therefore, the conventional NAND type address decoder is subject to layout constraints and a reduction in packaging density.
これに対して本実施例では、あるデコーダ３２ａが選択
されていないときのみクロックドライバ２７に負荷がか
るように構成したので、クロックトライバ２７の負荷容
量を大幅に減少させることができる。したがって、高速
応答性を確保しつつクロックトライバ２７を必要最小限
のチップ面積で構成することができるとともに、クロッ
クトライバ２７のレイアウト上の自由度を大幅に拡大さ
せることができる。In contrast, in this embodiment, the load is applied to the clock driver 27 only when a certain decoder 32a is not selected, so that the load capacity of the clock driver 27 can be significantly reduced. Therefore, the clock driver 27 can be configured with the minimum necessary chip area while ensuring high-speed response, and the degree of freedom in layout of the clock driver 27 can be greatly expanded.
第２実施例
次に、Ｌレベル伝達を行う第２の基本ロジックをＯＲゲ
ートに適用した場合につき、第６図を参照して説明する
。Second Embodiment Next, the case where the second basic logic for transmitting the L level is applied to an OR gate will be described with reference to FIG.
第６図（ａ）において、４１は○Ｒゲートであり、人力
データ信号は多数のＤＣＴｒ４２ａ〜４２ｎのゲートに
入力される。ＤＣＴｒ４２ａ 〜４２ｎばＮｃｈのＴｒ
であり、各Ｄ ＣＴ ｒ４２ａ 〜４２ｎのドレインお
よびソースはそれぞれ相互に接続される。各ＤＣＴｒ４
２ａ−４２ｎのソースはＧＮＤに接続され、各Ｄ ＣＴ
ｒ４２ａ 〜４２ｎのドレイン側にはＮｃｈのＰＣＴ
ｒ（予備設定手段）４３およびＴＦＴｒ （伝達手段
）４４のそれぞれのソースか接続される。ＰＣＴｒ４３
のゲートにはクロック信号ＣＬ Ｋ １が入力され、Ｔ
ＦＴｒ４４のゲートに巳」クロック信号ＣＬＫ２が入力
される。ＴＦＴｒ４４のドレイン側には出力ハノファ４
５の入力およびＰｃｈのＰＣＴｒ（予備設定手段）４６
のソースが接続され、ＰＣＴｒ４６のゲートにはクロッ
ク信号ＣＬＫ３が人力される。In FIG. 6(a), reference numeral 41 denotes an R gate, and human data signals are input to the gates of a large number of DCTrs 42a to 42n. DCTr42a to 42n is Nch Tr
The drain and source of each D CT r42a to 42n are connected to each other. Each DCTr4
The sources of 2a-42n are connected to GND, and each D CT
Nch PCT on the drain side of r42a to 42n
The respective sources of r (presetting means) 43 and TFTr (transmission means) 44 are connected. PCTr43
A clock signal CL K 1 is input to the gate of T
A digital clock signal CLK2 is input to the gate of the FTr44. Output Hanofa 4 is connected to the drain side of TFTr44.
5 input and Pch PCTr (preliminary setting means) 46
The source of PCTr46 is connected to the gate of PCTr46, and a clock signal CLK3 is inputted to the gate of PCTr46.
この場合、ｐｃＴｒ４６によるプリチャージはほぼ電源
電圧Ｖｃｃまで行われるが、ＰＣＴｒ４３によるプリチ
ャージでは前述のハソクケ−１・効果によりＶｃｃより
低い電圧となる。したがって、いずれかの入力データ信
号がＩ］レベルとなったときのＤＣＴｒ４２ａ〜４２ｎ
によるディスチャージの応答速度を速めることができる
。In this case, precharging by the PCTr 46 is performed up to almost the power supply voltage Vcc, but precharging by the PCTr 43 results in a voltage lower than Vcc due to the aforementioned Hasokuke-1 effect. Therefore, when any input data signal is at the I] level, the DCTrs 42a to 42n
The response speed of discharge can be increased.
因みに、従来のＯＲゲー１−は第６図（ｂ）に示すよう
に、ＰｃｈのＰＣＴｒ４６のみによってプリチャージを
行っていたため、電源電圧Ｖｃｃまでプリチャージされ
る。したがって、前段すなわち各ＤＣＴｒ４２ａ〜４２
ｎによるディスチャージに応答遅れが発生したり、ＤＣ
Ｔｒ４２ａ〜４２ｎを大型化させる要因となっていた。Incidentally, as shown in FIG. 6(b), the conventional OR gate 1- performs precharging only by the Pch PCTr 46, so it is precharged to the power supply voltage Vcc. Therefore, the previous stage, that is, each DCTr 42a to 42
There may be a response delay in discharge due to n, or DC
This was a factor in increasing the size of Tr42a to Tr42n.
これに対して本実施例では、ＰｃｈのＰＣＴｒ４６の他
にＮｃｈによる第２のＰＣＴｒ４３を設け、それぞれの
間にＴＦＴｒ’４４を設けて両者間のレベル差を保持す
るようにしたので、各ＤＣＴｒ４２ａ〜４２ｎによるデ
ィスチャージの応答性を向上させることができる。In contrast, in this embodiment, in addition to the Pch PCTr 46, a second Nch PCTr 43 is provided, and a TFTr' 44 is provided between them to maintain the level difference between the two, so that each DCTr 42a to 42n can improve the responsiveness of discharge.
第３実施例
次に、Ｈレベル伝達を行う第３の基本ロジックをタイミ
ングゲートに適用した場合を第７図を参照して説明する
。Third Embodiment Next, a case in which the third basic logic for transmitting H level is applied to a timing gate will be described with reference to FIG.
同図（ａ）において、５１は２人力のタイミングゲート
であり、タイミングゲート５１は二つの入力にそれぞれ
対応したＰｃｈのＴＦＴｒ （伝達手段）５２ａ、５
２ｂおよびＮｃｈのＰＤＴｒ （予備設定手段）５３ａ
、５３ｂからなる。Ｔ Ｆ Ｔ ｒ５２ａ 、 ５２ｂ
およびＰ ＤＴ ｒ５３ａ 、５３ｂの各ゲートにはク
ロックトライバ５４からのクロック信号ＣＬ Ｋ １が
入力されており、クロック信号ＣＬ Ｋ １がＨレベル
の期間はＰＤＴｒ５３ａ、５３ｂによりブリディスチャ
ージが行われ、Ｌレベルの期間はＴＦＴｒ５２ａ、５２
ｂによりＩ］レレベの入力データが伝達される。In the same figure (a), 51 is a timing gate operated by two people, and the timing gate 51 is a Pch TFTr (transmission means) 52a and 52a corresponding to two inputs, respectively.
2b and Nch PDTr (preliminary setting means) 53a
, 53b. T F T r52a, 52b
The clock signal CL K 1 from the clock driver 54 is input to each gate of the PDTrs 53a and 53b, and during the period when the clock signal CL K 1 is at the H level, the PDTr 53a and 53b perform a bridge discharge, and the L The level period is TFTr52a, 52
Input data at the I] level is transmitted by b.
因みに、従来行われていたＮＡＮＤゲートを用いた場合
は第７図（ｂ）に示すように入力数に応した数のＮＡＮ
Ｄゲート５５ａ、５５ｂおよびインバータ５６ａ、５６
ｂが必要となり、ＮＡＮＤゲート５５ａ、５５ｂおよび
インバータ５５ａ、５６ｂを構成するＴｒの数が多くな
る。例えば、ＮＡＮＤゲート５５ａ、５５ｂをＥＤＭＯ
３で構成した場合では３個のＴｒ、ＣＭＯ３で構成した
場合は４個のＴｒが必要となり、更にインバータ５６ａ
、５６ｂを構成するＴｒが加わるため、チップの専有面
積が大きくなるとともに、配線の距離が長くなって応答
速度の低下を招来する要因となっていた。Incidentally, when a conventional NAND gate is used, the number of NAND gates corresponding to the number of inputs is as shown in Figure 7(b).
D gates 55a, 55b and inverters 56a, 56
b is required, and the number of transistors forming the NAND gates 55a, 55b and the inverters 55a, 56b increases. For example, the NAND gates 55a and 55b are
When configured with CMO3, three transistors are required, and when configured with CMO3, four transistors are required, and the inverter 56a
, 56b, the exclusive area of the chip becomes large and the wiring distance becomes long, which causes a decrease in response speed.
これに対して本実施例では、タイミングゲート５１を構
成するＴｒの数を２人力の場合で４個に削減することか
でき、実装密度の向上とともに、配線距離を短くして時
定数を減少させ応答速度を向」ニさせることができる。On the other hand, in this embodiment, the number of transistors constituting the timing gate 51 can be reduced to four using two people, which improves the packaging density and reduces the time constant by shortening the wiring distance. The response speed can be improved.
本発明によれば、データ信号線のレベルを予め定めた所
定値に設定するとともに、データ信号線に所定のデータ
信号が伝達されるとクロック信号に基づき前記所定値の
レベルを反転させて出力しているので、負荷容量を減少
させて集積密度を向」ニさせることができるとともに、
配線抵抗を減少させて時定数を小さくすることができ、
応答速度を向上さゼた半導体集積回路を得ることができ
る。According to the present invention, the level of the data signal line is set to a predetermined value, and when a predetermined data signal is transmitted to the data signal line, the level of the predetermined value is inverted and output based on a clock signal. This makes it possible to reduce load capacity and improve integration density.
The wiring resistance can be reduced and the time constant can be made smaller.
A semiconductor integrated circuit with improved response speed can be obtained.
第１〜３図は本発明に係る半導体集積回路の基本原理を
説明する図であり、
第１図はその第１の基本ロジックを説明する構成図、
第２図はその第２の基本ロジックを説明する構成図、
第３図はその第３の基本ロジックを説明する構成図、
第４図は本発明に係る半導体集積回路の第１の基本ロジ
ックをＮＡＮＤ型アドレアドレスデコーダした場合の第
１実施例を示す回路図、第５図は本発明に係る半導体集
積回路の第１の基本ロジックをＮＯＲ型アドレスデコー
ダに適用した場合の第１実施例を示す回路図、
第６図は本発明に係る半導体集積回路の第２実施例を示
す回路図、
第７図は本発明に係る半導体集積回路の第３実施例を示
す回路図である。
４４．５２ａ、５２ｂ・・・・・・ｌ・ランスファトラ
ンジスタ（伝達手段）、
本発明の基本原理である第１の基本ロジックを説明する
構成図第１図
弘 へ
＼区区
１ ゛）′へ
Ｉ″ｌ ：Ｘ へ
１ト１へ １ｂ
区＋ＬＪ−
Δ ト°へ
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区ｔへ
′へ ム
、）′へ
Ｉへ １
、．７１− そ1 to 3 are diagrams explaining the basic principle of the semiconductor integrated circuit according to the present invention. FIG. 1 is a configuration diagram explaining the first basic logic, and FIG. 2 is a diagram explaining the second basic logic. FIG. 3 is a configuration diagram explaining the third basic logic, and FIG. 4 is a first implementation when the first basic logic of the semiconductor integrated circuit according to the present invention is implemented as a NAND type address decoder. A circuit diagram showing an example, FIG. 5 is a circuit diagram showing a first embodiment when the first basic logic of the semiconductor integrated circuit according to the present invention is applied to a NOR type address decoder, and FIG. 6 is a circuit diagram according to the present invention. FIG. 7 is a circuit diagram showing a second embodiment of the semiconductor integrated circuit. FIG. 7 is a circuit diagram showing a third embodiment of the semiconductor integrated circuit according to the present invention. 44. 52a, 52b...l Transfer transistor (transmission means), a configuration diagram explaining the first basic logic, which is the basic principle of the present invention. I″l :
Claims (7)
算結果をクロック信号に基づいて出力側に伝達する論理
演算ブロックを複数具備し、 前記各論理演算ブロックに、 前記クロック信号に基づき入力信号あるいは論理演算し
た信号が現れるラインのうち少なくとも１つのラインに
ついて、該ラインのレベルを予め定めた所定の予備レベ
ルに設定する予備設定手段と、 前記クロック信号に基づき予備設定手段により設定され
たラインのレベルを、予備レベルから論理演算ブロック
の演算結果に対応する論理レベルまで移行させて出力側
に伝達する伝達手段と、を設けたことを特徴とする半導
体集積回路。(1) A plurality of logical operation blocks are provided that perform a predetermined logical operation on an input signal and transmit the result of the logical operation to an output side based on a clock signal, and input to each of the logical operation blocks based on the clock signal. Preliminary setting means for setting the level of at least one of the lines on which a signal or a logically operated signal appears to a predetermined preliminary level; and a line set by the preliminary setting means based on the clock signal. 1. A semiconductor integrated circuit, characterized in that it is provided with a transmission means for shifting the level of from a preliminary level to a logic level corresponding to an operation result of a logic operation block and transmitting the same to an output side.
接続され、ゲートに第１のクロック信号をうけて前記ラ
インをプリチャージするＰチャネルＭＯＳトランジスタ
からなり、前記伝達手段は、第２のクロック信号をソー
スあるいはドレインのうち、一方にうけ、前記ラインに
ソースあるいはドレインの他方が接続され、ゲートに入
力信号をうけるＮチャネルＭＯＳトランジスタからなる
特許請求の範囲第１項記載の半導体集積回路。(2) The preliminary setting means includes a P-channel MOS transistor connected between the line and the power supply and precharging the line by receiving a first clock signal at its gate, and the transmitting means includes a second 2. The semiconductor integrated circuit according to claim 1, comprising an N-channel MOS transistor which receives a clock signal at one of its source or drain, the other of the source or drain is connected to the line, and receives an input signal at its gate. .
ンとの間に接続され、ゲートに第１のクロック信号をう
けて前記ラインをプリディスチャージするＮチャネルＭ
ＯＳトランジスタからなり、前記伝達手段は、第２のク
ロック信号をソースあるいはドレインのうち、一方にう
け、前記ラインにソースあるいはドレインの他方が接続
され、ゲートに入力信号をうけるＰチャネルＭＯＳトラ
ンジスタからなる特許請求の範囲第１項記載の半導体集
積回路。(3) The pre-setting means is an N-channel M connected between the line and the ground line and receiving a first clock signal at the gate to pre-discharge the line.
The transmission means is composed of an OS transistor, and the transmission means is composed of a P-channel MOS transistor, which receives the second clock signal at one of its source or drain, has the other of the source or drain connected to the line, and receives the input signal at its gate. A semiconductor integrated circuit according to claim 1.
接続され、ゲートに第１のクロック信号をうけて前記ラ
インをプリチャージするＰチャネルおよびＮチャネルの
ＭＯＳトランジスタからなり、前記伝達手段は、第２の
クロック信号をゲートにうけ、前記ラインにソースある
いはドレインの他方が接続され、ソースあるいはドレイ
ンの他方に入力信号をうけるＮチャネルＭＯＳトランジ
スタからなる特許請求の範囲第１項記載の半導体集積回
路。(4) The preliminary setting means is connected between the line and the power supply, and includes P-channel and N-channel MOS transistors that receive the first clock signal at their gates to precharge the line, and the transmission means The semiconductor according to claim 1, comprising an N-channel MOS transistor whose gate receives the second clock signal, whose source or drain is connected to the line, and whose source or drain receives an input signal. integrated circuit.
ンとの間に接続され、ゲートに第１のクロック信号をう
けて前記ラインをプリディスチャージするＰチャネルお
よびＮチャネルのＭＯＳトランジスタからなり、前記伝
達手段は、第２のクロック信号をゲートにうけ、前記ラ
インにソースあるいはドレインの他方が接続され、ソー
スあるいはドレインの他方に入力信号をうけるＰチャネ
ルＭＯＳトランジスタからなる特許請求の範囲第１項記
載の半導体集積回路。(5) The preliminary setting means is connected between the line and the ground line, and includes P-channel and N-channel MOS transistors that receive the first clock signal at their gates to pre-discharge the line, and 2. The device according to claim 1, wherein the means comprises a P-channel MOS transistor whose gate receives the second clock signal, whose source or drain is connected to the line, and whose source or drain receives the input signal. Semiconductor integrated circuit.
接続され、ゲートにクロック信号をうけて前記ラインを
プリチャージするＰチャネルＭＯＳトランジスタからな
り、前記伝達手段は、クロック信号をゲートにうけ、前
記ラインにソースあるいはドレインの一方が接続され、
ソースあるいはドレインの他方に入力信号をうけるＮチ
ャネルＭＯＳトランジスタからなる特許請求の範囲第１
項記載の半導体集積回路。(6) The preliminary setting means includes a P-channel MOS transistor connected between the line and the power supply and precharging the line by receiving a clock signal at the gate, and the transmitting means receives the clock signal at the gate. one of the source or drain is connected to the line,
Claim 1 consisting of an N-channel MOS transistor receiving an input signal at either the source or the drain.
Semiconductor integrated circuit described in Section 1.
ンとの間に接続され、ゲートにクロック信号をうけて前
記ラインをプリディスチャージするＮチャネルＭＯＳト
ランジスタからなり、前記伝達手段は、クロック信号を
ゲートにうけ、前記ラインにソースあるいはドレインの
一方が接続され、ソースあるいはドレインの他方に入力
信号をうけるＰチャネルＭＯＳトランジスタからなる特
許請求の範囲第１項記載の半導体集積回路。(7) The presetting means is an N-channel MOS transistor connected between the line and the ground line and predischarging the line by receiving a clock signal at its gate, and the transmitting means is configured to gate the clock signal. 2. The semiconductor integrated circuit according to claim 1, comprising a P-channel MOS transistor having either a source or a drain connected to said line and receiving an input signal at the other of the source or drain.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62333717A JP2540178B2 (en) | 1987-12-29 | 1987-12-29 | Semiconductor integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62333717A JP2540178B2 (en) | 1987-12-29 | 1987-12-29 | Semiconductor integrated circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01175412A true JPH01175412A (en) | 1989-07-11 |
| JP2540178B2 JP2540178B2 (en) | 1996-10-02 |
Family
ID=18269177
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62333717A Expired - Lifetime JP2540178B2 (en) | 1987-12-29 | 1987-12-29 | Semiconductor integrated circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2540178B2 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6100727A (en) * | 1998-02-03 | 2000-08-08 | Nec Corporation | Noise-immune dynamic driving circuit capable of suppressing generation of a feedthrough current and increase of a delay |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5374350A (en) * | 1976-12-15 | 1978-07-01 | Toshiba Corp | Logic circuit |
| JPS5776925A (en) * | 1980-10-29 | 1982-05-14 | Toshiba Corp | Mos type circuit |
| JPS58207726A (en) * | 1982-05-28 | 1983-12-03 | Nec Corp | Semiconductor circuit |
-
1987
- 1987-12-29 JP JP62333717A patent/JP2540178B2/en not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5374350A (en) * | 1976-12-15 | 1978-07-01 | Toshiba Corp | Logic circuit |
| JPS5776925A (en) * | 1980-10-29 | 1982-05-14 | Toshiba Corp | Mos type circuit |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6100727A (en) * | 1998-02-03 | 2000-08-08 | Nec Corporation | Noise-immune dynamic driving circuit capable of suppressing generation of a feedthrough current and increase of a delay |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2540178B2 (en) | 1996-10-02 |
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