JPH01174120A

JPH01174120A - アナログ・デジタル変換装置

Info

Publication number: JPH01174120A
Application number: JP33471787A
Authority: JP
Inventors: Haruyuki Tago; 田胡　治之
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1987-12-28
Filing date: 1987-12-28
Publication date: 1989-07-10

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の目的コ（産業上の利用分野）本発明は、多チャンネルのアナログ信号を選択的にデジ
タル信号に変換するアナログ・デジタル変換装置に係わ
り、特にスキャン機能を有するアナログ・デジタル変換
装置に関する。

（従来の技術）従来、スキャン機能付きの多チャンネルのアナログ・デ
ジタル変換装置として、第４図に示す構成が知られてい
る。この装置は、所謂マイクロコンピュータのオンチッ
プＩ１０として使用された場合を示している。アナログ
・デジタル変換（以下、ＡＤ変換と略記する）に際して
の動作の制御、結果の出力は、バスを通じてＣＰＵ　（
図示せず）とやりとりされる。バスは、データバス２１
、アドレス・制御信号バス２２及びシステムクロック２
３から構成されている。

入力チャンネルＡＮｏ−ＡＮＮに印加されたアナログ入
力電圧は、アナログマルチプレクサ１１によって指定さ
れたチャンネル番号が選択され、サンプルホールド回路
１２に入力される。サンプルホールド回路１２は、アナ
ログ電圧をＡＤ変換中安定に保持する。ＡＤ変換器１３
は、サンプルホールド回路１２で保持された電圧をデジ
タル値に変換し、ＡＤ変換結果レジスタ１４に出力する
。

なお、ＡＤ変換器１３のＣ，ＯＮＶはＡＤ変換を開始さ
せる信号、ＥＯＣは変換終了を示す信号である。

チャンネルリミットレジスタ１５はトランスペアレント
ラッチであり、書込み信号がハイレベルの時バス２１の
データを取込む。プリセッタブルダウンカウンタ１６は
、アナログ入力チャンネルの測定順序を支持する。カウ
ンタ１６の並列プリセット入力ＰＡＩＮは、レジスタ１
５の出力に接続され、並列出力ＰＡＯＵＴはマルチプレ
クサ１１の０８１ｍ入力に接続されている。また、図中
１７はＡＤ変換器１３の動作を制御する制御回路、１８
はＡＤ変換モードレジスタを示している。

なお、第５図にカウンタ１６と制御回路１７の一例を示
す。第５図中の破線で囲った部分が制御回路１７であり
、この図ではＴＴＬ素子を使っている。個々の部品の動
作は良く知られており、また回路としての動作も周知で
あるので、ここでは説明を省略する。

ここで、入力スキャンの一例として、前記入力チャンネ
ルのうちのＡＮ３　、ＡＮ２．ＡＮ、。

ＡＮｏの計４チャンネルをスキャンするときの、動作波
形を第６図に示す。最初にスキャンする最大チャンネル
番号（この場合は３）を、ＣＴ−ＬＯＡＤ信号をハイレ
ベルにして、データバス２１からレジスタ１５を通して
カウンタ１６にロードする。

この例では、“３”がロードされ、Ｃｔ（＜２：０＞に
現れている。４８０ｎｓ付近で１回目のＡＤ変換が終了
すると、ＥＯＣ信号がハイレベルとなる。制御回路１７
は、ＥＮＰを１クロック期間だけ有効（負論理なのでロ
ーレベル）とするので、カウンタ１６はダウンカウント
し、カウンタ出力は２″となる。

スキャンが進んで、１９００ｎｓ付近でカウンタ１６の
内容が“０″となると、ＲＣＯが有効（負論理なのでロ
ーレベル）となる。制御回路１７はこれを受けて、ＥＯ
Ｃが次にハイレベルになったときに、ＬＯＡＤを有効（
負論理なのでローレベル）とし、その時のＰＡＩＮのデ
ータをロードする。レジスタ１５は３″を保持している
ので、“３”がカウンタ１６に再度ロードされる。従っ
て、アナログ入力チャンネルのスキャンが３→２→１→
０→３→２・・・・と、自動的に行われる。ＣＰＵは各
チャンネルのＡＤ変換毎にチャンネル番号を与える必要
がない。即ち、制御プログラムを簡単にできる、等の利
点かある。

しかしながら、この種の装置にあっては次のような問題
があった。第１に、カウンタは全てのチャンネルを平等
にスキャンするため、特定のチャンネルの測定頻度を変
えることはできない。第２に、チャンネル番号か連続で
ない場合（例えば、３→２→０→３→２→０・・・・）
、さらにチャンネル間の測定順序を特定の順序にしたい
とき（例えば、３−１−０→２の順）には、対応できな
い。

第３に、動的に測定チャンネル、測定頻度を変更するこ
とはできない。

（発明が解決しようとする問題点）このように、従来のスキャン機能付き多チャンネル・ア
ナログ・デジタル変換装置では、アナログ入力チャンネ
ルのスキャン順序がフレキシブルでないと云う欠点かあ
った。

本発明は上記事情を考慮してなされたもので、その目的
とするところは、スキャン順序の自由な指定を容易にで
きるようにしたアナログ・デジタル変換装置を提供する
ことにある。

［発明の構成］（問題点を解決するための手段）本発明の骨子は、スキャン順序リストを保持した記憶素
子を用い、この記憶素子の読出し出力によって入力チャ
ンネルを選択することにある。

即ち本発明は、複数のアナログ入力チャンネルを有し、
各チャンネルのアナログ信号を選択的にデジタル信号に
変換するアナログ・デジタル変換装置において、前記ア
ナログ入力チャンネルのうちの１つを選択するアナログ
マルチプレクサと、このマルチプレクサで選択された入
力チャンネルのアナログ信号をデジタル信号に変換する
アナログ・デジタル変換器と、前記入力チャンネル数以
上の最大カウント数を持つカウンタと、このカウンタの
各カウント値に対応するアドレスを持ち、各アドレスに
前記マルチプレクサの入力選択情報が登録されたメモリ
とを設け、前記カウンタ出力で前記メモリのアドレスを
指定し、該指定したアドレスの入力選択情報により前記
マルチプレクサの入力チャンネルを選択するようにした
ものである。

（作　用）本発明によれば、アナログ入力のスキャン順序がメモリ
の内容に従って定められる。従って、メモリの内容を変
更することにより、アナログ入力のスキャン順序を自由
に設定することが可能となる。

（実施例）以下、本発明の詳細を図示の実施例によって説明する。

第１図は本発明の一実施例に係わる多チャンネルのアナ
ログ・デジタル変換装置の概略構成を示すブロック図で
ある。なお、前記第４図と同一部分には同一符号を付し
て、その詳しい説明は省略する。

この装置が第４図の装置と異なる点は、スキャン順序リ
ストを保持するメモリ１９を設けたことにある。即ち、
前記カウンタ１６の並列出力ＰＡＯＵＴは前記マルチプ
レクサ１１のＣＨＩ入力に直接供給されるのではなく、
メモリ１９にアドレス情報として与えられる。そして、
メモリ１９の読出し出力かマルチプレクサ１１のＣＨＩ
入力に供給され、これにより入力チャンネルが選択され
るものとなっている。

ここで、メモリ１９は、ＲＡＭ、ＥＥＰＲＯＭ等の書替
え可能なメモリ、ＲＯＭ、ＥＰＲＯＭを使用できる。Ｒ
ＡＭを用いた場合、内容を書替え可能なため、ＣＰＵが
プログラム開始時にスキャン順序リストを書込む。また
、プログラムの状況に応じて、それを随時変更すること
もできる。

ＲＯＭ、ＥＰＲＯＭを用いた場合には、予めスキャン順
序リストをチップに記憶させておけばよく、初期化をす
る必要はない。ＥＥＰＲＯＭの場合は、ＲＡＭ、ＲＯＭ
の中間的な使い方をする。

第１図を詳細化した具体例を第２図に示す。まず、バス
とのインターフェースを説明スル。ハスは、データバス
２１．アドレスバス２５．制御バス２６及びクロック線
２３から構成される。データバス２１は８ビット幅で、
各ビット線はＤＢＵＳ＜７〉、ＤＢＵＳ＜６＞、・・・
・、ＤＢＵＳ＜Ｏ＞と名付けられている。これを、ＤＢ
ＵＳ＜７　：　０＞と表わす。アドレスバス２５は１６
ビツト幅で、同様にＡＢＵＳ＜１５：０＞と表わす。制
御バス２６には各種の信号があるが、ＣＰＵから１１０
装置へのデータの書込みを示すＩＯＷ信号（負論理でロ
ーレベルで有効）、Ｉ１０装置からＣＰＵがデータを読
取りを示すＩＯＲ信号（負論理でローレベルで有効）を
示す。アドレスデコーダ３１．３２．３３は、そのレジ
スタが割付けられた番地が選ばれたときハイレベルを出
力する回路である。

初めに、メモリ１９としてのＲＡＭの使用する最大アド
レスをプリセッタブルダウンカウンタ１６にセットする
。例えばＡｓ２とＡｓ５の２つのチャンネルを同じ頻度
で測定する場合、ＲＡＭアドレスＯに“２”、ＲＡＭア
ドレス１に“５”、チャンネルリミットレジスタ１５に
“１”を書込む。これにより、カウンタ１６は最大カウ
ント数２の所謂２進カウンタとなり、カウンタ１６のＰ
ＡＯＵＴは１−０→１→０のカウントを繰返す。レジス
タ１５に値を書込むには、アドレスデコーダ３２の出力
がアクティブになるアドレスをアドレスバス２５上にＣ
ＰＵが乗せる。これにより、デコーダ３２の出力がハイ
レベルになり、レジスタ］５の出力にバス上の値、ＤＢ
ＵＳ＜３：０）が現れる。

制御回路１７はカウンタ１６のＬＯＡＤ信号を有効にす
るので、結局ＤＢＵＳ＜３　：　Ｏ＞の値がレジスタ１
５を通してカウンタ１６にセットされる。

アドレスデコーダ３２の出力が非選択、即ちローレベル
に戻ると、レジスタ１５は値を保持する。

従って、次にカウンタ１６がゼロになったとき、レジス
タ１５の値がカウンタ１６に再ロードされる。デコーダ
３２の出力は　ＩＯｗ信号とＡＮＤが取られ、ＡＤモー
ドレジス９　（ＡＤＳ、ＥＳＥＬ）２　ヒツト）のラッ
チパルスにも使われている。即ち、カウンタ１６とレジ
スタ１８はＣＰＵがら見て、同じ番地の異なるビット位
置に割付けられており、一つの吉込み命令でセットでき
るようになっている。

本実施例では、ＡＤ変燥器１３の変換ビット数Ｘチャン
ネル数の容量を持つＲＡＭをアドレスレジスタとして使
っている。ＡＤ変換結果はＡＤ変換結果レジスタ１４の
対応するチャンネル番号のアドレスに書込まれる。従っ
てレジスタ１４中には、最新の測定結果が常に保持され
る。ＣＰＵはアドレスデコーダ３３を選択する。これに
より、マルチプレクサ３４はアドレスバス２５に接続さ
れる。ＣＰＵはチャンネル番号をアドレスバス２５に乗
せ、変換結果をデータバス２１を通じて読出す。

本実施例では、スキャン順序リストを記憶するメモリ１
９として、ＲＡＭを使っている。ＲＡＭの構成は１６ワ
ード×４ビツトで、３ビツトをチャンネル番号の指定に
使い、１ビツトを割込み発生に使っている。スキャン順
序リストの設定、即ちＲＡＭへのデータ書込みは、ＣＰ
Ｕからアドレスレジスタ３１を選択して書込むことによ
りマルチプレクサ３５を制御し、ＲＡＭのアドレス入力
をアドレスバス２５に接続して行う。この設定後、ＲＡ
Ｍのアドレス入力はカウンタ１６のＰＯｔｌＴ＜３　：
　０〉に接続される。

アナログマルチプレクサ１１の０１（＃入力には、ＲＡ
　Ｍの読出し出力、又はカウンタ出力ＰＯＵＴのいずれ
かが、マルチプレクサ３６によって選ばれ接続される。

ＤＳＥＬかマルチプレクサ３６を制御する。

ＤＳＥＬはスキャン順序リスト機能を使用するか、また
は直接にチャンネル番号をセットするか、を指示するＡ
Ｄモードレジスタ１８中のビットである。

後者の場合には、ＤＳＥＬによってＰＯＵＴ＜２’：　
Ｑ＞がＣＨ＃に直接接続される。このとき、ＲＡＭの内
容は無関係となる。また、マルチプレクサ１１のＣＩＩ
ＩＩ入力をバッファ３７を通じてデータバス２１に出力
してあり、ＣＰＵが読み込むこともできる。

第２図の動作例を第３図に示す。プリセッタブルダウン
カウンタ１６には、最大ＲＡＭアドレス（チャネルリミ
ッタレジスタ）として“Ｆ”　（１Ｇ進表現、以下同様
）がセットされている。従って、カウンタ１６はＦ→Ｅ
−Ｄ→・・・・１→０のカウントを繰返す。スキャン順
序リストによって、測定回数は、ＡＮｏは８回、ΔＮ１
は２回、ＡＮ２は４回、ＡＮ４は１回、ＡＮ５は１回に
予めセットされている。全部で８チヤンネルの入力のう
ち、ＡＮ３　、ＡＮ６　、ＡＮ７は＃Ｉｐｊ定されない
。この場合、変化の激しいＡＮ、の信号を頻繁にスキャ
ンし、逆に変化の穏やかな信号のＡＮ４．ＡＮ５は４Ｉ
す定頻度を下げることにより、合理的な測定ができるこ
とことになる。

また、ＲＡＭの内容書替えができるので、動的に測定頻
度を変更できる。例えば、第３図でその後、ＡＮｏの信
号が緩やかな変化となり、一方ではＡＮ４が激しく変化
を始めたとする。制御プログラムがこの状況を認識して
、ＡＮ４の頻度を上げ、ＡＮｏの測定頻度を下げること
により、無駄のない測定制御ができ、使い勝手が上がる
。従来技術では、このような対応は難しかった。また、
ワンチップマイクロコンピュータには、通常、ＲＯＭ、
ＲＡＭが既に蓄積されている。従って、本実施例に使わ
れる比較的小容量の記憶素子を追加してもチップ面積の
増加は僅かで、しかも同じ製造技術で製造できる。

かくして本実施例によれば、スキャン順序リストを保持
したメモリ１９を用い、このメモリ１つの読出し出力を
基にマルチプレクサ１１により入力チャンネルを選択し
ているので、入力スキャンの順序がメモリ１９の記憶内
容によって定められる。従って、メモリ１９の内容を変
更することにより、アナログ入力のスキャン順序を自由
に設定することができる。しかも、特定のチャンネルの
測定頻度を自由に変えることかでき、これにより効率の
良い測定を行うことも可能である。また、メモリ１９と
してＲＡＭを用いているので、動的に測定頻度、測定チ
ャンネルを変更できる等の利点もある。

なお、本発明は上述した実施例に限定されるものではな
い。例えば、前記スキャン順序を保持するメモリはＲＡ
Ｍに限るものではなく、ＲＯＭやＥＦＲＯＭを用いるこ
ともできる。これらのメモリは読出し動作のみなので、
前記第２図の構成においてＷＥ倍信号作るロジックとマ
ルチプレクサ３５とアドレスバス２５少らの接続ＡＢＵ
Ｓ＜３　：　Ｑ＞を除去すればよい。さらに、メモリと
してＥＥＰＲＯＭを用いることも可能である。また、カ
ウンタの最大カウント数（１順周期）及びメモリの容量
（アドレス数）は、入力チャンネルの２倍に限定される
ものではなく、仕様に応じて適宜変更可能である。但し
、入力チャンネルを全てスキャンするためには、入力チ
ャンネルの数量上にすればよい。その他、本発明の要旨
を逸脱しない範囲で、種々変形して実施することができ
る。

［発明の効果］以上詳述したように本発明によれば、カウンタの出力を
スキャン順序リストを保持したメモリのアドレス入力と
して与え、該メモリの読出し出力に基づいてマルチプレ
クサにより入力チャンネルを選択している。従って、メ
モリの内容を変更することにより、入力チャンネルのス
キャン順序及び測定頻度等を自由に設定することができ
、その有用性は絶大である。

【図面の簡単な説明】

第１図は本発明の一実施例に係わるアナログ・デジタル
変換装置の概略構成を示すブロック図、第２図は上記装
置の具体的構成を示すブロック図、第３図は入力チャン
ネルのスキャン順序を示す模式図、第４図は従来装置の
概略（１カ成を示すブロック図、第５図は第４図の制御
部の具体例を示す回路（７１Ｓ成図、第６図は第５図の
装置の動作波形を示す信号波形図である。］１・・・アナログマルチプレクサ、１２・・・サンプ
ルホールド回路、１３・・・ＡＤ変換器、１４・・・Ａ
Ｄ変換結果レジスタ、１５・・・チャンネルリミットレ
ジスタ、１６・・・プリセッタブルダウンカウンタ、１
７・・・制御回路、１８・・・ＡＤモードレジスタ、１
つ・・・メモリ、２１・・・データバス、２２・・・ア
ドレス・制御信号ハス、２３・・・クロック線、２５・
・・アドレスバス、２６・・・制御信号バス、３１，３
２゜３３・・・アドレスデコーダ、３４．３５．３６・
・・マルチプレクサ、３７・・・バッファ。出願人代理人　弁理士　鈴江武彦

Claims

【特許請求の範囲】

（１）複数のアナログ入力チャンネルを有し、各チャン
ネルのアナログ信号を選択的にデジタル信号に変換する
アナログ・デジタル変換装置において、前記アナログ入
力チャンネルのうちの１つを選択するアナログマルチプ
レクサと、このマルチプレクサで選択された入力チャン
ネルのアナログ信号をデジタル信号に変換するアナログ
、デジタル変換器と、前記入力チャンネル数以上の最大
カウント数を持つカウンタと、このカウンタの各カウン
ト値に対応するアドレスを持ち、各アドレスに前記マル
チプレクサの入力選択情報が登録されたメモリとを具備
し、前記カウンタ出力で前記メモリのアドレスが指定さ
れ、該指定されたアドレスの入力選択情報により前記マ
ルチプレクサの入力チャンネルが選択されることを特徴
とするアナログ・デジタル変換装置。
（２）前記メモリは、前記入力チャンネル数を表わすの
に必要なビット幅と前記カウンタの最大カウント数のワ
ード幅を持つものであることを特徴とする特許請求の範
囲第１項記載のアナログ・デジタル変換装置。
（３）前記マルチプレクサ、アナログ・デジタル変換器
、カウンタ及びメモリは、同一半導体基板上に集積され
たものであることを特徴とする特許請求の範囲第１項記
載のアナログ・デジタル変換装置。
（４）前記マルチプレクサのチャンネル選択情報入力端
に、前記メモリの出力と前記カウンタの出力とを切換え
るスイッチを設けたことを特徴とする特許請求の範囲第
１項記載のアナログ・デジタル変換装置。