JPH01173742A - Semiconductor device - Google Patents
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- JPH01173742A JPH01173742A JP62332126A JP33212687A JPH01173742A JP H01173742 A JPH01173742 A JP H01173742A JP 62332126 A JP62332126 A JP 62332126A JP 33212687 A JP33212687 A JP 33212687A JP H01173742 A JPH01173742 A JP H01173742A
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置に関し、特に、面付は実装の半導
体装置に適用して有効な技術に関するものである。DETAILED DESCRIPTION OF THE INVENTION [Industrial Field of Application] The present invention relates to a semiconductor device, and particularly relates to a technique that is effective when applied to a surface-mounted semiconductor device.
面付は実装の半導体装置の一つに、半導体チップをテー
プキャリアのリードにＴ Ａ Ｂ （Ｔａｐｅ Ａｕｔ
−ｏ＋＊ａｔｅｄ Ｂｏｎｄｉｎｇ）法で接続し、この
後半導体チップ及びリードをテープから切り離して形成
した半導体装置（以下、ＴＡＢ法で接続したリードを含
めた半導体装置全体を、嘔にＴＡＢという）がある。Ｔ
ＡＢは、半導体チップをパッケージで封止した半導体装
置に較べて非常に小型であり、かつその厚さが薄いとい
うメリットがある。このＴＡＢの実装は、プリント基板
上に複数個配列し、それぞれのＴＡＢのリードをプリン
ト基板上の信号配線に接続することにより行っていた。Imposition is one type of mounting semiconductor device, where the semiconductor chip is attached to the lead of a tape carrier (Tape Out).
There is a semiconductor device that is formed by connecting the semiconductor chip and leads using the TAB method (hereinafter, the entire semiconductor device including the leads connected using the TAB method is referred to as TAB). . T
AB has the advantage of being much smaller and thinner than a semiconductor device in which a semiconductor chip is sealed in a package. The TABs have been mounted by arranging a plurality of TABs on a printed circuit board and connecting the leads of each TAB to signal wiring on the printed circuit board.
本発明者は、前記ＴＡＢを検討した結果、次の問題点を
見出した。As a result of studying the TAB, the present inventor found the following problems.
すなわち、前記ＴＡＢは、実装基板上に１個づつ並べる
ようにして実装されるため、１個のＴＡＢが小型であっ
ても実装面積が大きくなるという問題があった。That is, since the TABs are mounted one by one on the mounting board, there is a problem in that even if one TAB is small, the mounting area becomes large.
また、ＴＡＢのリードが曲り易いため、その取り扱いや
実装が難しいという問題があった。Furthermore, since the TAB lead is easily bent, there is a problem in that it is difficult to handle and mount.
また、複数のＴＡＢが個別にプリント基板の信号配線に
接続されるため、プリント基板とＴＡＢとの接続点の数
が非常に多く、このことから実装コストが高くなり、ま
たＴＡＢとプリント基板との接続の信頼性の低下を招く
という問題があった。In addition, since multiple TABs are individually connected to the signal wiring of the printed circuit board, the number of connection points between the printed circuit board and the TAB is extremely large, which increases the mounting cost and also increases the connection between the TAB and the printed circuit board. There was a problem in that the reliability of the connection deteriorated.
また、プリント基板上にＴＡＢが１個づつ並べるように
実装されていたため、プリント基板上における部品点数
が多く、それらＴＡＢのテストに要するコストが高くな
るという問題があった。Furthermore, since the TABs are mounted one by one on the printed circuit board, there is a problem in that the number of components on the printed circuit board is large, and the cost required for testing these TABs is high.
また、前記のように、プリント基板上におけるＴＡＢの
数すなわち部品点数が多いため、システムの信頼性が低
下するという問題もあった。Furthermore, as described above, there is a problem in that the reliability of the system is lowered because the number of TABs, that is, the number of parts, on the printed circuit board is large.
本発明の目的は、実装密度を高くした半導体装置を提供
することにある。An object of the present invention is to provide a semiconductor device with high packaging density.
本発明の他の目的は、ＴＡＢの取り扱いを容易にした半
導体装置を提供することにある。Another object of the present invention is to provide a semiconductor device whose TAB can be easily handled.
本発明の他の目的は、プリント基板とＴＡＢの接続点の
数を低減した半導体装置を提供することにある。Another object of the present invention is to provide a semiconductor device in which the number of connection points between a printed circuit board and a TAB is reduced.
本発明の他の目的は、プリント基板上における部品の数
を少くすることができる半導体装置を提供することにあ
る。Another object of the present invention is to provide a semiconductor device that can reduce the number of components on a printed circuit board.
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。The above and other objects and novel features of the present invention will become apparent from the description of this specification and the accompanying drawings.
本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。A brief overview of typical inventions disclosed in this application is as follows.
すなわち、内部が空胴で箱状の絶縁体からなる密封容器
の外表面部の所定位置に複数の実装用電極を設け、前記
密封容器の側部で複数個の半導体チップ（ＴＡＢ）のそ
れぞれのリードを支持し、かつ複数個の半導体チップ（
”１’ＡＢ）の間に間隙又は絶縁体を介在させて積層し
、それぞれの半導体チップ（ＴＡＢ）の同じ信号が入出
力されるリート同志を前記密封容器に設けられた一つの
実装用電極に′上気的に接続したものである。That is, a plurality of mounting electrodes are provided at predetermined positions on the outer surface of a sealed container made of a box-shaped insulator with a hollow interior, and each of a plurality of semiconductor chips (TAB) is mounted on the side of the sealed container. Supports leads and supports multiple semiconductor chips (
"1'AB)" are stacked with a gap or an insulator interposed between them, and the REITs to which the same signal of each semiconductor chip (TAB) is input/output are connected to one mounting electrode provided in the sealed container. 'It is connected in an upward manner.
上述した手段によれば、半導体装置の密封容器の中に複
数個の半導体チップ（ＴＡＢ）が積層されているため、
はぼ１個の半導体チップ（ＴＡＢ）の実装面積で複数個
の半導体チップ（ＴＡＢ）を実装することができるので
、プリント基板上における実装密度を高くすることがで
きる。また、半導体チップ（ＴＡＢ）が密封容器の中に
封止されているので、取り扱い時や実装時にリードが曲
ることがなく、取り扱いや実装を容易に行うことができ
る。また、複数個の半導体チップ（ＴＡＢ）の同じ信号
が入出力されるリード同志が、前記密封容器に設けられ
た一つの実装用ｍＸを通してプリント基板上の一つの信
号配線に接続されるので、プリント基板と半導体チップ
（ＴＡＢ）の接続点の数を低減することができる。また
、半導体装置の密封容器の中に複数個の半導体チップが
密封されているので、プリント基板上における部品の数
を少くすることができる。According to the above-mentioned means, since a plurality of semiconductor chips (TAB) are stacked in a sealed container of a semiconductor device,
Since a plurality of semiconductor chips (TAB) can be mounted in the mounting area of approximately one semiconductor chip (TAB), the mounting density on the printed circuit board can be increased. Furthermore, since the semiconductor chip (TAB) is sealed in a sealed container, the leads do not bend during handling or mounting, making handling and mounting easy. In addition, since the leads of multiple semiconductor chips (TAB) to which the same signal is input/output are connected to one signal wiring on the printed circuit board through one mounting mX provided in the sealed container, The number of connection points between the substrate and the semiconductor chip (TAB) can be reduced. Further, since a plurality of semiconductor chips are sealed in the sealed container of the semiconductor device, the number of components on the printed circuit board can be reduced.
以下、本発明の一実施例を図面を用いて説明する。 An embodiment of the present invention will be described below with reference to the drawings.
第１図は、本発明の一実施例の半導体装置の斜視図、
第２図は、第１図の半導体装置を■の方向から見たとき
の正面図、
第３図は、第１図の半導体装置の■−■切断線における
断面図、
第４図は、第３図に示した断面図の破線■で囲んだ部分
を拡大して示した断面図である。1 is a perspective view of a semiconductor device according to an embodiment of the present invention, FIG. 2 is a front view of the semiconductor device of FIG. A sectional view of the semiconductor device taken along the cutting line ``--'''' FIG. 4 is an enlarged sectional view of the portion surrounded by the broken line ``■'' in the sectional view shown in FIG.
第１図乃至第３図において、１は本発明の一実施例の半
導体装置であり、３は半導体装置１の密封容器、２は半
導体装置１の実装用電極、４は密封容器３の中に密封し
た状態で設けられた複数個の半導体チップ、５は半導体
チップ４のリードである。リード５は、応力を緩和する
ための曲げ部５Ａを有している。リード５と半導体チッ
プ４は、金（Ａｕ）又は金（Ａ ｕ ）とスズ（Ｓ ｎ
）の合金からなるバンプ電極９を介して、ＴＡＢ法で接
続したものである。半導体チップ４の寸法の一例を示す
と１幅が４ ｍ ｍ、長さが１５ｍｍである。リードを
含めたＴＡＢ全体の長さは、２０ｍｍである。６は半導
体装置１が搭載されるプリント基板であり、７はプリン
ト基板６の上の信号配線である。第２図及び第３図に示
したように、前記密封容器３は、蓋部材３Ａと、上から
見たときの形状が四角形リング状をした中間部材３Ｂ、
３Ｃ，３Ｄ、３Ｅと、底部材３Ｆを積層した構造からな
り、内部が空胴で箱状をしている。また、底部材３Ｆは
、底面の縁の部分が中央の部分より下の方へ出た形状に
なっている。前記中間部材３Ｂ、３Ｃ。1 to 3, 1 is a semiconductor device according to an embodiment of the present invention, 3 is a sealed container of the semiconductor device 1, 2 is a mounting electrode of the semiconductor device 1, and 4 is inside the sealed container 3. A plurality of semiconductor chips are provided in a sealed state, and 5 is a lead of the semiconductor chip 4. The lead 5 has a bent portion 5A for relieving stress. The leads 5 and the semiconductor chip 4 are made of gold (Au) or gold (A u ) and tin (S n
) are connected by the TAB method via bump electrodes 9 made of an alloy. An example of the dimensions of the semiconductor chip 4 is 4 mm in width and 15 mm in length. The entire length of the TAB including the leads is 20 mm. 6 is a printed circuit board on which the semiconductor device 1 is mounted, and 7 is a signal wiring on the printed circuit board 6. As shown in FIGS. 2 and 3, the sealed container 3 includes a lid member 3A, an intermediate member 3B having a rectangular ring shape when viewed from above,
It has a structure in which layers 3C, 3D, 3E and a bottom member 3F are laminated, and the inside is hollow and box-shaped. Further, the bottom member 3F has a shape in which the edge portion of the bottom surface protrudes lower than the center portion. The intermediate members 3B and 3C.
３Ｄ、３Ｅのそれぞれの厚さは、例えば４００〜５００
μｍである。前記蓋部材３Ａ、中間部材３Ｂ、３Ｃ，３
Ｄ、３Ｅ、底部材３Ｆのそれぞれは、セラミックやガラ
スエポキシ樹脂等の絶縁体からなり、蓋部材３Ａと中間
部材３Ｂの間、中間部材３Ｂと中間部材３Ｃの間、中間
部材３Ｃと中間部材３Ｄの間、中間部材３Ｄと中間部材
３Ｅの間、中間部材３Ｅと底部材３Ｆの間でＴＡＢのリ
ード５を挟持している。そして、それぞれの半導体チッ
プ４の間は、間隙を設けて絶縁している。前記蓋部材３
Ａと中間部材３Ｂの間、中間部材３Ｂと中間部材３Ｃの
間、中間部材３Ｃと中間部材３Ｄの間、中間部材３Ｄと
中間部材３Ｅの間、中間部材３Ｅと底部材３Ｆの間は、
樹脂からなる絶縁性の接着剤８で接着するとともに、封
止している。The thickness of each of 3D and 3E is, for example, 400 to 500
It is μm. The lid member 3A, intermediate members 3B, 3C, 3
D, 3E, and bottom member 3F are each made of an insulator such as ceramic or glass epoxy resin, and are arranged between the lid member 3A and the intermediate member 3B, between the intermediate member 3B and the intermediate member 3C, and between the intermediate member 3C and the intermediate member 3D. During this period, the TAB lead 5 is held between the intermediate member 3D and the intermediate member 3E, and between the intermediate member 3E and the bottom member 3F. A gap is provided between each semiconductor chip 4 for insulation. The lid member 3
Between A and intermediate member 3B, between intermediate member 3B and intermediate member 3C, between intermediate member 3C and intermediate member 3D, between intermediate member 3D and intermediate member 3E, between intermediate member 3E and bottom member 3F,
It is bonded and sealed with an insulating adhesive 8 made of resin.
前記実装用電極２は、ＴＡＢのリード５と同じ間隔で、
密封容器３の両端部の外表面の所定位置に設けである。The mounting electrodes 2 are spaced at the same intervals as the TAB leads 5,
They are provided at predetermined positions on the outer surface of both ends of the sealed container 3.
実装用電極２は、銅層２Ｂとこの表面に形成した半田層
２Ａとからなっている。そして、前記銅層２Ｂは、蓋部
材３Ａと、中間部材３Ｂ、３Ｃ，３Ｄ、３Ｅと、底部材
３Ｆのそれぞれの両端部の所定位置の上面から側面を通
って下面まで、コの字状に形成しである。このコの字状
をした銅層２Ｂと銅層２Ｂで挟持するようにしてリー１
り５を実装用電極２に接続している。第４図に示すよう
に、銅層２Ｂは、銅箔２２と、銅メツキ層２１とからな
っている。銅箔２２は、蓋部材３Ａ、中間部材３Ｂ、３
Ｃ，３Ｄ、３Ｅ、底部材３Ｆのそれぞれの端部の上面及
び下面に形成してあり、銅メツキ層２１は、ｉＩｆ記上
面上面面の銅箔２２の表面形成され、またそれら上面と
下面の銅箔２２の間を接続するように、蓋部材３Ａ、中
間部材３ Ｂ ｒ ３ Ｇ ＋３Ｄ、３Ｅ及び底部材３
Ｆの側面に形成しである。The mounting electrode 2 consists of a copper layer 2B and a solder layer 2A formed on the surface thereof. The copper layer 2B is formed in a U-shape from the upper surface of the lid member 3A, the intermediate members 3B, 3C, 3D, 3E, and the bottom member 3F at predetermined positions at both ends thereof, passing through the side surfaces and reaching the lower surface. It is formed. The wire 1 is sandwiched between the U-shaped copper layer 2B and the copper layer 2B.
5 is connected to the mounting electrode 2. As shown in FIG. 4, the copper layer 2B consists of a copper foil 22 and a copper plating layer 21. The copper foil 22 covers the lid member 3A, intermediate members 3B, 3
The copper plating layer 21 is formed on the upper surface of the copper foil 22 on the upper surface of the upper surface of iIf, and is formed on the upper surface and the lower surface of each end of the bottom member 3F. The lid member 3A, the intermediate member 3 B r 3 G +3D, 3E, and the bottom member 3 are connected so as to connect between the copper foils 22.
It is formed on the side of F.
銅箔２２の膜厚は１例えば１８μｍ程度であり、銅メツ
キ層２１の膜厚は、例えば１０μｍ程度である。The thickness of the copper foil 22 is, for example, about 18 μm, and the thickness of the copper plating layer 21 is, for example, about 10 μm.
銅メツキ層２１とリード５の間は、低融点半田あるいは
導電性ペースト１０で接続している。第２図及び第３図
に示すように、半田層２Ａは、蓋部材３Ａ、中間部材３
Ｂ、３Ｇ、３Ｄ、３Ｅ、底部材３Ｆのそれぞれの銅層２
Ｂの露出している表面と、リード５の端面に形成されて
、それぞれの間を接続している。そして、それぞれの半
導体チップ４の同じ信号が入出力されるリード５同志は
、一つの実装用電極２に接続され、またそれぞれの実装
用電極２は、第３図に示すように、プリント基板６の上
の信号配線７に、融点が１８３℃の低融点半田１６で接
続されている。なお、それぞれの半導体チップ４には、
５個の半導体チップ４の中の１個を選択するための信号
（チップセレクト信号）が入力されるリード（以下、チ
ップセレクトピンという）５が設けられ、このリード５
は実装用電極２を介して、チップセレクト信号を伝達す
る信号配線７に接続されている。ここで、それぞれの半
導体チップ４の中に、半導体チップ４を選択するための
デコーダ回路が搭載されており、かつ１個の密封容器３
の中の半導体チップ４の個数すなわちＴＡＢの個数が５
個の場合には、それぞれの半導体チップ４にチップセレ
クトピン５を３本ずつ設け、それぞれのチップセレクト
ピン５を実装用電極２に接続し、この実装用電極２をチ
ップセレクト信号を伝達する信号配線に接続する。この
場合、チップセレクト信号を入力するための実装用電極
２及び信号配線７は、３本である。一方、半導体チップ
４の中に、半導体チップ４を選択するためのデコーダ回
路が設けられていない場合には、それぞれの半導体チッ
プ４に一本ずつチップセレクトピン４を設け、そして−
本の実装用電極２には一本のチップセレクトピン５が接
続されるようにする。すなわち、５個の半導体チップ５
が密封された密封容器３では、チップセレクト信号を人
力するための実装用電極２がＳ本設けられることになる
。そして、このチップセレクト信号を入力するための実
装用電極５を、それぞれチップセレクト信号を伝達する
信号配線７に接続する。The copper plating layer 21 and the leads 5 are connected by low melting point solder or conductive paste 10. As shown in FIGS. 2 and 3, the solder layer 2A includes a lid member 3A, an intermediate member 3
Copper layers 2 of each of B, 3G, 3D, 3E, and bottom member 3F
It is formed on the exposed surface of B and the end face of the lead 5 to connect them. The leads 5 of each semiconductor chip 4 through which the same signal is input/output are connected to one mounting electrode 2, and each mounting electrode 2 is connected to a printed circuit board 6 as shown in FIG. It is connected to the signal wiring 7 on the upper side with a low melting point solder 16 having a melting point of 183°C. Note that each semiconductor chip 4 has
A lead (hereinafter referred to as a chip select pin) 5 is provided to which a signal (chip select signal) for selecting one of the five semiconductor chips 4 is input.
is connected via the mounting electrode 2 to a signal wiring 7 that transmits a chip select signal. Here, a decoder circuit for selecting the semiconductor chip 4 is mounted in each semiconductor chip 4, and one sealed container 3
The number of semiconductor chips 4 in , that is, the number of TABs is 5
In the case of a single chip, each semiconductor chip 4 is provided with three chip select pins 5, each chip select pin 5 is connected to a mounting electrode 2, and this mounting electrode 2 is used as a signal for transmitting a chip select signal. Connect to wiring. In this case, there are three mounting electrodes 2 and three signal lines 7 for inputting the chip select signal. On the other hand, if the semiconductor chip 4 is not provided with a decoder circuit for selecting the semiconductor chip 4, each semiconductor chip 4 is provided with one chip select pin 4, and -
One chip select pin 5 is connected to the mounting electrode 2 of the book. That is, five semiconductor chips 5
In the sealed container 3, S mounting electrodes 2 for manually inputting a chip select signal are provided. Then, the mounting electrodes 5 for inputting this chip select signal are connected to signal wirings 7 for transmitting the chip select signal.
この場合、チップセレクト信号を入力するための実装用
電極２及び信号配線７は５本である。なお、実装用電極
２の一部が密封容器３の上面にも設けられているため、
プリント基板６を密封容器３の下面だけでなく、上面に
も接続することができる（両面実装）。In this case, there are five mounting electrodes 2 and signal wirings 7 for inputting chip select signals. In addition, since a part of the mounting electrode 2 is also provided on the upper surface of the sealed container 3,
The printed circuit board 6 can be connected not only to the bottom surface of the sealed container 3 but also to the top surface (double-sided mounting).
次に、本実施例の半導体装置１の製造方法を説明する。Next, a method for manufacturing the semiconductor device 1 of this embodiment will be explained.
第５図乃至第２２図は、本実施例の半導体装置１の製造
方法を説明するための図である。5 to 22 are diagrams for explaining the method of manufacturing the semiconductor device 1 of this embodiment.
まず、第５図乃至第９図を用いて、本実施例の半導体装
置１の底部材３Ｆの製造工程を説明する。First, the manufacturing process of the bottom member 3F of the semiconductor device 1 of this embodiment will be explained using FIGS. 5 to 9.
第５図乃至第８図は、底部材３Ｆの製造工程における斜
視図、
第９図は、第８図のＩＸ−ＩＸ切断線における断面図で
ある。5 to 8 are perspective views in the manufacturing process of the bottom member 3F, and FIG. 9 is a sectional view taken along the line IX-IX in FIG. 8.
底部材３Ｆの製造方法は、まず、第５図に示したように
、底部材３Ｆを形成するためのセラミックやガラスエポ
キシ樹脂からなる素材を成形した基板３０Ｆを用意する
。基板３０Ｆの全表裏面には。In the method of manufacturing the bottom member 3F, first, as shown in FIG. 5, a substrate 30F formed of a material made of ceramic or glass epoxy resin for forming the bottom member 3F is prepared. On all the front and back sides of the board 30F.
銅箔２２が設けられている。この銅箔２２の形成は。A copper foil 22 is provided. The formation of this copper foil 22 is as follows.
メツキ、蒸気、貼り付は等の手段によって行う。Plating, steaming, pasting, etc. are used.
この基板３０Ｆの両端部のそれぞれの実装用電極２が形
成される所定の部分に、基板３０Ｆの上面から裏面まで
貫通するスルーホール４０を形成する。次に、第６図に
示したように、両端部のスルーホール４０を結ぶように
、実装用電極２の幅のホトレジスト膜１１を形成する。Through holes 40 penetrating from the top surface to the back surface of the substrate 30F are formed in predetermined portions on both ends of the substrate 30F where the respective mounting electrodes 2 are formed. Next, as shown in FIG. 6, a photoresist film 11 having the width of the mounting electrode 2 is formed so as to connect the through holes 40 at both ends.
次に、銅箔２２のホトレジスト膜１１から露出した部分
をエツチングして除去する。このホトレジスト膜１１は
、基板３０Ｆの上面だけでなく、下面にも同様のパター
ンで形成される。Next, the exposed portion of the copper foil 22 from the photoresist film 11 is removed by etching. This photoresist film 11 is formed in a similar pattern not only on the upper surface of the substrate 30F but also on the lower surface.
銅箔２２をパターニングした後、ホトレジストＩＩＺ
１１を除去する。次に、第７図に示すように、基板３０
Ｆの表裏面の銅箔２２のパターンがない部分を新たなホ
トレジスト膜１２で覆う。次に、ホトレジスト膜１２か
ら露出した銅箔２２の表裏面及びスルーホール４０の内
壁に銅メツキ２１（無電界メツキ）を形成する。この銅
メツキ２１によって表面（上面）の銅箔２２と裏面（下
面）の銅箔２２が接続される。この後、ホトレジスト１
１１１２を除去する。次に、基板３０Ｆのスルーホール
４０を結んだ線ａより外側の部分を切り落し、また表面
側の中央の部分すを少し掘り下げ、さらに裏面側の中央
の部分も少こし堀り上げて、第８図及び第９図に示した
ように、底部材３Ｆを形成する。前記基板３０Ｆを切断
及び堀り下げるときに、銅箔２２及び銅メツキ２１が所
定のパターンにパターニングされて、実装用電極２の一
部となる銅層２Ｂが完成する。なお、前記基板３０Ｆを
あらかじめ第８図及び第９図に示すように形成しておき
、その成形基板３０Ｆの所定の部分（例えば両端部）の
みに銅箔２２を設けるようにしてもよい。After patterning the copper foil 22, photoresist IIZ
11 is removed. Next, as shown in FIG.
The portions of the copper foil 22 on the front and back surfaces of F where no pattern is present are covered with a new photoresist film 12. Next, copper plating 21 (electroless plating) is formed on the front and back surfaces of the copper foil 22 exposed from the photoresist film 12 and on the inner wall of the through hole 40. This copper plating 21 connects the copper foil 22 on the front surface (upper surface) and the copper foil 22 on the back surface (lower surface). After this, photoresist 1
1112 is removed. Next, cut off the part outside the line a connecting the through-holes 40 of the board 30F, dig down a little in the center part on the front side, and also dig up the center part on the back side a little. As shown in the drawings and FIG. 9, the bottom member 3F is formed. When the substrate 30F is cut and dug down, the copper foil 22 and the copper plating 21 are patterned into a predetermined pattern, thereby completing the copper layer 2B which becomes a part of the mounting electrode 2. Note that the substrate 30F may be formed in advance as shown in FIGS. 8 and 9, and the copper foil 22 may be provided only on predetermined portions (for example, both ends) of the formed substrate 30F.
次に、中間部材３Ｂ、３Ｃ，３Ｄ、３Ｅのうちの中間部
材３Ｂの製造方法を第１０図乃至第１４図を用いて説明
する。中間部材３Ｂ以外の中間部材３Ｃ，３Ｄ、３Ｅの
製造方法は、中間部材３Ｂの製造方法と同じである。Next, a method for manufacturing the intermediate member 3B among the intermediate members 3B, 3C, 3D, and 3E will be explained using FIGS. 10 to 14. The manufacturing method of intermediate members 3C, 3D, and 3E other than intermediate member 3B is the same as the manufacturing method of intermediate member 3B.
第１０図乃至第１３図は、中間部材３Ｂの製造工程にお
ける斜視図であり、
第１４図は、第１３図のＸｒＶ−ＸｒＶ切断線における
断面図である。10 to 13 are perspective views in the manufacturing process of the intermediate member 3B, and FIG. 14 is a sectional view taken along the XrV-XrV cutting line in FIG. 13.
中間部材３Ｂの製造方法は、第１０図に示すように、前
記底部材３Ｆの製造方法と同様に、まず中間部材３Ｂを
形成するためのセラミックやガラスエポキシ樹脂からな
る素材を成形した基板３０Ｂを用意する。基板３０Ｂの
全表面には銅箔２２が貼り付けである。そして、この基
板３０Ｂの実装用電極２が形成される所定の部分に、上
面から下面まで貫通するスルーホール４０を形成する。As shown in FIG. 10, the method for manufacturing the intermediate member 3B is similar to the method for manufacturing the bottom member 3F, in which first a substrate 30B formed of a material made of ceramic or glass epoxy resin for forming the intermediate member 3B is formed. prepare. Copper foil 22 is pasted on the entire surface of the board 30B. Then, a through hole 40 penetrating from the upper surface to the lower surface is formed in a predetermined portion of the substrate 30B where the mounting electrode 2 is to be formed.
次に、第１１図に示すように、両端部のスルーホール４
０を結ぶように、実装用電極２の幅のホトレジスト膜１
１を形成する０次に、銅箔２２のホトレジスト膜１１か
ら露出した部分をエツチングして除去する。このホトレ
ジスト膜１１及びその下の銅箔２２は、基板３０Ｂの上
面だけでなく、下面にも同様に形成されている。銅箔２
２をパターニングした後、ホトレジスト膜１１を除去す
る０次に、第１２図に示すように。Next, as shown in FIG. 11, the through holes 4 at both ends are
0, photoresist film 1 with the width of mounting electrode 2
Next, the exposed portion of the copper foil 22 from the photoresist film 11 is removed by etching. This photoresist film 11 and the copper foil 22 thereunder are formed not only on the upper surface of the substrate 30B but also on the lower surface thereof. copper foil 2
After patterning the photoresist film 11, the photoresist film 11 is removed as shown in FIG.
基板３０Ｂの表裏面の銅箔２２のパターンがない部分に
新たなホトレジスト膜１２を形成する。次に、ホトレジ
スト膜１２から露出した銅箔２２の表裏面及びスルーホ
ール４０の内壁に銅メツキ２１（無電界メツキ）を形成
する。この銅メツキ２１によって表面（上面）の銅箔２
２と裏面（下面）の銅箔２２が接続される。前記銅メツ
キ２１を形成した後、ホトレジスト膜１２を除去する。A new photoresist film 12 is formed on the front and back surfaces of the substrate 30B in the areas where the copper foil 22 has no pattern. Next, copper plating 21 (electroless plating) is formed on the front and back surfaces of the copper foil 22 exposed from the photoresist film 12 and on the inner wall of the through hole 40. By this copper plating 21, the surface (top) copper foil 2
2 and the copper foil 22 on the back surface (lower surface) are connected. After forming the copper plating 21, the photoresist film 12 is removed.
次に、基板３０Ｂのスルーホール４０を結んだ線ａより
外側の部分及び中央の部分すを切り落して、第１３図及
び第１４図に示すように、中間部材３Ｂを形成する。基
板３０Ｂを切り落すときに、銅メツキ２１及び銅箔２２
がパターニングされて、実装用電極２の一部である銅層
２Ｂが完成する。Next, a portion of the substrate 30B outside the line a connecting the through holes 40 and a central portion are cut off to form an intermediate member 3B, as shown in FIGS. 13 and 14. When cutting off the board 30B, the copper plating 21 and the copper foil 22
is patterned to complete the copper layer 2B, which is a part of the mounting electrode 2.
次に、第１５図乃至第１９図を用いて、本実施例の半導
体装置１の蓋部材３Ａの製造方法を説明する。Next, a method for manufacturing the lid member 3A of the semiconductor device 1 of this embodiment will be explained using FIGS. 15 to 19.
第１５図乃至第１８図は、蓋部材３Ａの製造工程におけ
る斜視図、
第１９図は、第１８図のｘ■−ｘ■切断線における断面
図である。15 to 18 are perspective views in the manufacturing process of the lid member 3A, and FIG. 19 is a sectional view taken along the line x--x in FIG. 18.
蓋部材３Ａの製造方法は、まず、第１５図に示したよう
に、蓋部材３Ａを形成するためのセラミックやガラスエ
ポキシ樹脂等の絶縁体からなる素材を成形した基板３０
Ａを用意する。基板３０Ａの全表裏面には、銅箔２１が
設けられている。この基板３０Ａの両端部のそれぞれの
実装用電極２が形成される所定の部分に、基板３０Ａの
表面側から裏面側まで貫通するスルーホール４０を形成
する。次に、第１６図に示したように、ホトレジスト膜
１１を基板３０Ａの両端部の表面側及び裏面側に前記ス
ルーホール４０の上を通るように形成する。両端部のス
ルーホール４０の間を結すぶ線と交差する方向における
ホトレジスト膜１１の幅は、実装用電極２の幅にする。The method for manufacturing the lid member 3A is as shown in FIG. 15. First, as shown in FIG.
Prepare A. Copper foil 21 is provided on all front and back surfaces of the board 30A. Through holes 40 penetrating from the front side to the back side of the board 30A are formed in predetermined portions on both ends of the board 30A where the mounting electrodes 2 are to be formed. Next, as shown in FIG. 16, photoresist films 11 are formed on the front and back sides of both ends of the substrate 30A so as to pass over the through holes 40. The width of the photoresist film 11 in the direction intersecting the line connecting the through holes 40 at both ends is the width of the mounting electrode 2.
次に、銅箔２２のホトレジスト膜１１から露出した部分
をエツチングして除去する。このエツチングにより、銅
箔２２が基板３０Ａの両端部に備わるようにパターニン
グされる。銅箔２２をパターニングした後、ホトレジス
ト膜１１を除去する。次に、第１７図に示すように、基
板３０Ａの銅箔２２のパターンが形成されていない部分
に新たなホトレジスト膜１２を形成する。次に、ホトレ
ジスト膜１２が形成されていない銅箔２２の表裏面及び
スルーホール４０の内壁に銅メツキ２１（無電界メツキ
）を形成する。この後、ホトレジスト膜１２を除去する
。次に。Next, the exposed portion of the copper foil 22 from the photoresist film 11 is removed by etching. By this etching, the copper foil 22 is patterned to be provided at both ends of the substrate 30A. After patterning the copper foil 22, the photoresist film 11 is removed. Next, as shown in FIG. 17, a new photoresist film 12 is formed on the portion of the substrate 30A where the pattern of the copper foil 22 is not formed. Next, copper plating 21 (electroless plating) is formed on the front and back surfaces of the copper foil 22 on which the photoresist film 12 is not formed and on the inner wall of the through hole 40. After this, the photoresist film 12 is removed. next.
基板３０Ａのスルーホール４０を結すぶ線ａから外側の
部分を切り落し、また裏面（下面）の中央部を少し堀っ
て、第１８図及び第１９図に示すように、蓋部材３Ａを
形成する。前記基板３０Ａを切断及び堀り込むときに、
銅箔２２及び銅メツキ２１が所定のパターンにパターニ
ングされて、実装用電極２の一部となる銅層２Ｂが完成
する。前記スルーホル４０の内壁に形成されていた銅メ
ツキ２１で蓋部材３Ａの表面側の銅箔２２と裏面側のｎ
４ｉ２２が接続されている。Cut off the outer part from the line a connecting the through holes 40 of the substrate 30A, and dig a little in the center of the back surface (lower surface) to form the lid member 3A as shown in FIGS. 18 and 19. do. When cutting and digging the substrate 30A,
The copper foil 22 and the copper plating 21 are patterned into a predetermined pattern to complete the copper layer 2B that will become a part of the mounting electrode 2. The copper plating 21 formed on the inner wall of the through hole 40 connects the copper foil 22 on the front side of the lid member 3A and the n on the back side.
4i22 is connected.
ここまでで、蓋部材３Ａと、中間部材３Ｂ、３Ｃ，３Ｄ
、３Ｅと、底部材３Ｆのそれぞれが形成される。Up to this point, the lid member 3A, intermediate members 3B, 3C, 3D
, 3E, and a bottom member 3F are formed.
次に、第２０図乃至第２２図を用いて、蓋部材３Ａ、中
間部材３Ｂ、３Ｃ，３Ｄ、３Ｅ及び底部材３Ｆを積層し
て密封容器３を形成する工程及びその密封容器３の中に
ＴＡＢを複数個封止する工程を説明する。Next, using FIG. 20 to FIG. 22, the process of laminating the lid member 3A, intermediate members 3B, 3C, 3D, 3E, and bottom member 3F to form a sealed container 3, and the inside of the sealed container 3. The process of sealing a plurality of TABs will be explained.
第２０図は、底部材３Ｆ、ＴＡＢ、最下層の中間部材３
Ｅを積層する工程でのそれら底部材３Ｆ、ＴＡＢ、最下
層の中間部材３Ｅの斜視図、第２１図は、実装用電極２
の半田層２Ａを形成する以前の密封容器３の断面図、
第２２図は、実装用電極２の半田層２Ａを形成した後の
密封容器３の断面図である。FIG. 20 shows the bottom member 3F, TAB, and the lowest intermediate member 3.
FIG. 21 is a perspective view of the bottom member 3F, TAB, and the lowermost intermediate member 3E in the process of laminating the mounting electrode 2.
FIG. 22 is a sectional view of the sealed container 3 after forming the solder layer 2A of the mounting electrode 2. FIG.
第２０図に示すように、底部材３Ｆの上にＴＡＢを搭載
する工程は、底部材３Ｆの上面の縁の高くなった部分に
、銅層２Ｂを除いて、樹脂からなる絶縁性の接着剤８を
塗布する。一方、底部材３Ｆの上面の銅層２Ｂの上には
導電性ペース１０を塗布する。この導電性ペースト１０
は、１２０〜１４０℃の熱を加えて銅層２Ｂとり−ド５
の接続を行うものである。そして、最下層の中間部材３
Ｅの下面の銅層２Ｂ以外の部分に樹脂からなる絶縁性の
接着剤８を形成する。一方、中間部材３Ｅの下面の銅層
２Ｂの表面に導電性ペースト１０を形成する。一方、Ｔ
ＡＢのリード５と半導体チップ４を接続するバンプ電極
９（第２１図参照）は、金（Ａｕ）又は金（Ａｕ）とＭ
（Ｓｎ）との合金からなっている。そして、それぞれの
ＴＡＢのり一部５を所定の銅層２Ｂに導電性ペースト１
０を介して接続する。次に、中間部材３Ｅを、それの銅
層２Ｂが底部材３Ｆの所定の銅層２Ｂと合致し、かつ所
定のリード５に接続させて底部材３Ｆに接着する。それ
ぞれのリード５は、導電性ペースト１０を介して底部材
３Ｆ及び中間部材３Ｅのそれぞれの銅層２Ｂに接続し、
底部材３Ｆと中間部材３Ｅの間の隙間は、接着剤８が封
止している。この後、前記と同様に、第２１図に示すよ
うに、中間部材３Ｅの上に、ＴＡＢと、中間部材３Ｄ、
３Ｃ，３Ｂ、蓋部材３Ａを交互に積み重ねていく０図示
していないが、蓋部材３Ａと、中間部材３Ｂ、３Ｃ。As shown in FIG. 20, in the step of mounting the TAB on the bottom member 3F, an insulating adhesive made of resin is applied to the raised edge of the upper surface of the bottom member 3F, except for the copper layer 2B. Apply 8. On the other hand, a conductive paste 10 is applied on the copper layer 2B on the upper surface of the bottom member 3F. This conductive paste 10
The copper layer 2B is heated to 120-140°C and the copper layer 2B is heated to 5
It is used for connection. Then, the lowest intermediate member 3
An insulating adhesive 8 made of resin is formed on the lower surface of E other than the copper layer 2B. On the other hand, a conductive paste 10 is formed on the surface of the copper layer 2B on the lower surface of the intermediate member 3E. On the other hand, T
The bump electrodes 9 (see FIG. 21) connecting the AB leads 5 and the semiconductor chip 4 are made of gold (Au) or gold (Au) and M
(Sn). Then, apply each TAB glue portion 5 to a predetermined copper layer 2B with conductive paste 1.
Connect via 0. Next, the intermediate member 3E is bonded to the bottom member 3F with its copper layer 2B matching with a predetermined copper layer 2B of the bottom member 3F and connected to a predetermined lead 5. Each lead 5 is connected to each copper layer 2B of the bottom member 3F and intermediate member 3E via a conductive paste 10,
An adhesive 8 seals the gap between the bottom member 3F and the intermediate member 3E. After this, in the same way as above, as shown in FIG. 21, TAB, intermediate member 3D,
3C, 3B, and the lid member 3A are stacked alternately. Although not shown, the lid member 3A and the intermediate members 3B, 3C.
３Ｄ、３Ｅと、底部材３Ｆのそれぞれの銅層２Ｂとり−
ド５の間には導電性ペーストが介在し、また蓋部材３Ａ
、中間部材３Ｂ、３Ｃ，３Ｄ、３Ｅ、底部材３Ｆのそれ
ぞれの間の銅層２Ｂ及びリード５以外の部分は、樹脂か
らなる絶縁性の接続剤８が接着しかつ封止している。こ
こまでで、密封容器３が完成し、複数個（本実施例では
５個）のＴＡＢの封止が完成する。なお、前記銅層２Ｂ
とリード５の接続は、半導体チップ４とリード５の接続
を行っているバンプ電極９が、融点が３４０℃の金（Ａ
ｕ）又は融点が３００℃の金（Ａｕ）とｕ＜ｓｎ）の合
金からなっているので、前記導電性ペースト１０の代り
に、融点が１８３℃程度の低融点半田あるいは融点が２
３０℃の高融点半田で行うこともできる。次に、溶した
高融点半田（融点が２３０℃）の中に密封容器３を浸漬
して、密封容器３から露出したＭｒ２Ｂの表面に半田層
２Ａを形成する。この半田層２Ａと銅層２Ｂとで実装用
電極２ができている。以上の工程で半導体装置１が完成
する。3D, 3E, and each copper layer 2B of the bottom member 3F.
A conductive paste is interposed between the gates 5 and the lid member 3A.
, the intermediate members 3B, 3C, 3D, 3E, and the bottom member 3F, except for the copper layer 2B and the leads 5, are bonded and sealed with an insulating connecting agent 8 made of resin. Up to this point, the sealed container 3 is completed, and the sealing of a plurality of TABs (five in this embodiment) is completed. Note that the copper layer 2B
The bump electrodes 9 connecting the semiconductor chip 4 and the leads 5 are made of gold (A) with a melting point of 340°C.
u) or an alloy of gold (Au) with a melting point of 300°C and u<sn), so instead of the conductive paste 10, a low melting point solder with a melting point of about 183°C or a melting point of 2
It is also possible to use solder with a high melting point of 30°C. Next, the sealed container 3 is immersed in melted high melting point solder (melting point: 230° C.) to form a solder layer 2A on the surface of Mr2B exposed from the sealed container 3. The mounting electrode 2 is made up of the solder layer 2A and the copper layer 2B. The semiconductor device 1 is completed through the above steps.
この後、第３図に示したように、実装用電極２を融点が
１８３℃の低融点半田１６でプリント基板６の信号配線
７に接続する。なお、プリント基板６上の信号配線７は
、フィルムホトレジスト膜を使ったサブトラクライブ製
法で形成される。Thereafter, as shown in FIG. 3, the mounting electrode 2 is connected to the signal wiring 7 of the printed circuit board 6 with a low melting point solder 16 having a melting point of 183.degree. Note that the signal wiring 7 on the printed circuit board 6 is formed by a subtractive manufacturing method using a film photoresist film.
なお、前記半導体装置１は、積層した半導体チップ４の
間の絶縁が、それらの間に間隙を設けることで行われて
いるが、第２３図に示したように、半導体チップ４の主
面上に例えばポリイミド系樹脂膜等からなる絶縁膜１３
を形成して、半導体チップ４の間を絶縁するようにして
もよい。In the semiconductor device 1, the insulation between the stacked semiconductor chips 4 is achieved by providing a gap between them, but as shown in FIG. For example, an insulating film 13 made of a polyimide resin film, etc.
may be formed to insulate between the semiconductor chips 4.
なお、第２３図は、半導体チップ４の間を絶縁膜１３で
絶縁したときの半導体装置１の断面図である。前記絶縁
膜１３は、半導体チップ４にバンプ電極９を介してテー
プキャリア（図示していない）のリード５を接続した後
、密封容器３の中に封止する以前に、半導体チップ４の
主面上に滴下させて形成してもよい。Note that FIG. 23 is a cross-sectional view of the semiconductor device 1 when the semiconductor chips 4 are insulated by the insulating film 13. The insulating film 13 is applied to the main surface of the semiconductor chip 4 after connecting the leads 5 of a tape carrier (not shown) to the semiconductor chip 4 via the bump electrodes 9 and before sealing it in the sealed container 3. It may also be formed by dropping it on top.
なお、実装用電極２を密封容器３の上面にも設けること
により、密封容器３の上面及び下面のいずれにもプリン
ト基板６を接続できるようにした（両面実装）が、密封
容器３の上面の部分の実装用電極２を設けないようにし
て、プリント基板６を密封容器３の下面にのみ接続する
（片面実装）こともできる。By providing the mounting electrode 2 on the top surface of the sealed container 3, the printed circuit board 6 can be connected to both the top and bottom surfaces of the sealed container 3 (double-sided mounting). It is also possible to connect the printed circuit board 6 only to the lower surface of the sealed container 3 (single-sided mounting) without providing the mounting electrode 2 in the part.
また、前記半導体装置１は、リード５を蓋部材３Ａ、中
間部材３Ｂ、３Ｇ、３Ｄ、３Ｅ、底部材３Ｆのそれぞれ
の間に介在させることによって、リード５の支持を行っ
ているが、第２４図に示したように、半導体装置１の側
壁を階段状にし、この階段状の部分でリード５を支持す
るようにしてもよい。Further, in the semiconductor device 1, the leads 5 are supported by interposing the leads 5 between the lid member 3A, the intermediate members 3B, 3G, 3D, 3E, and the bottom member 3F. As shown in the figure, the side wall of the semiconductor device 1 may be formed into a stepped portion, and the leads 5 may be supported by the stepped portion.
前記第２４図は、側壁を階段状にした半導体装ｖ１１の
断面図である。FIG. 24 is a cross-sectional view of a semiconductor device v11 whose side walls are stepped.
第２４図に示した半導体装置１の密封容器３は、蓋部材
３Ａと、それ以外の側部及び底部を成す部分（以下、本
体という）３Ｂとからなっている。The sealed container 3 of the semiconductor device 1 shown in FIG. 24 consists of a lid member 3A and a portion (hereinafter referred to as the main body) 3B forming the other sides and bottom.
本体３Ｂは、印刷で形成した配線パターン２Ｂとともに
積層セラミック技術によって一体に形成したものである
。そして、本体３Ｂの側壁の内側の部分が階段状になっ
ており、この階段状の部分から配線パターン２Ｂの端部
が露出するように、その配線パターン２Ｂを形成しであ
る。ＴＡＢのり−ド５は、前記階段状の部分で支持され
、かつ配線パターン２Ｂに半田１５で接続しである。半
田１５は、融点が１８３℃の低融点半田あるいは融点が
２３０℃の高融点半田である。また、密封容器３の外側
の表面において、配線パターン２Ｂの表面には半田層２
Ａが形成してあり、この半田層２Ａとこの下の配線パタ
ーン２Ｂとで実装用電極２を構成している。半田２Ａは
、融点が２３０℃の高融点半田である。The main body 3B is integrally formed with the wiring pattern 2B formed by printing using laminated ceramic technology. The inner side wall of the main body 3B has a stepped portion, and the wiring pattern 2B is formed such that the end portion of the wiring pattern 2B is exposed from the stepped portion. The TAB glue 5 is supported by the stepped portion and connected to the wiring pattern 2B with solder 15. The solder 15 is a low melting point solder with a melting point of 183°C or a high melting point solder with a melting point of 230°C. Furthermore, on the outer surface of the sealed container 3, a solder layer 2 is formed on the surface of the wiring pattern 2B.
A is formed, and the mounting electrode 2 is constituted by this solder layer 2A and the underlying wiring pattern 2B. Solder 2A is a high melting point solder with a melting point of 230°C.
以上、説明したように、本実施例の半導体装置１によれ
ば、以下の効果を得ることができる。As described above, according to the semiconductor device 1 of this embodiment, the following effects can be obtained.
（１）内部が空胴で箱状の絶縁体からなる密封容器３の
外表面部の所定位置に複数の実装用電極２を設け、該密
封容器３の側部で複数個のＴＡＢのそれぞれのリード５
を支持し、かつ複数個の半導体チップ４を間隙又は絶縁
体１３を介在させて積層し、それぞれのＴＡＢの同じ信
号が入出力されるリード５同志を前記密封容器３に設け
られた一つの実装用電極２に電気的に接続したことによ
り、はぼＴＡＢ１個分の面積に複数個のＴＡＢが積層さ
れているので、小型で薄いというＴＡＢのメリットを有
効に活して、実装密度の高い半導体装置を得ることがで
きる。(1) A plurality of mounting electrodes 2 are provided at predetermined positions on the outer surface of a sealed container 3 having a hollow interior and made of a box-shaped insulator, and each of the plurality of TABs is mounted on the side of the sealed container 3. lead 5
A plurality of semiconductor chips 4 are stacked with gaps or insulators 13 in between, and leads 5 to which the same signal of each TAB is input/output are connected to each other in one package provided in the sealed container 3. Since multiple TABs are stacked in an area equivalent to one TAB, the advantages of small size and thinness of TABs can be effectively utilized to realize semiconductors with high packaging density. You can get the equipment.
（２）前記（１）により、ＴＡＢが密封容器３の中に封
止されているので、取り扱い時や実装時にリード５が曲
ることかなく、取り扱いや実装を容易にすることができ
る。(2) According to (1) above, since the TAB is sealed in the sealed container 3, the leads 5 do not bend during handling or mounting, making handling and mounting easy.
（３）前記（１）により、複数のＴＡＢがほぼＴＡＢ１
個分の接続点でプリント基板６に接続されるので、ＴＡ
Ｂとプリント基板６との接続点の数を非常に少くするこ
とができる。このことは、またＴＡＢの実装コストを低
くすることができることを意味し、さらにＴＡＢとプリ
ント基板６との接続の信頼性を高めることができること
を意味する。(3) Due to (1) above, multiple TABs are approximately TAB1
Since it is connected to the printed circuit board 6 at each connection point, the TA
The number of connection points between B and the printed circuit board 6 can be greatly reduced. This also means that the mounting cost of the TAB can be lowered, and it also means that the reliability of the connection between the TAB and the printed circuit board 6 can be increased.
（４）前記（１）により、プリント基板６上における部
品点数が少くなり、実装後のＴＡＢのテスト・を行う際
に、密封容器３の中の複数個のＴＡＢを１度にテストす
ることができるので、テストに要するコストを低くする
ことができる。(4) Due to (1) above, the number of components on the printed circuit board 6 is reduced, and when testing the TAB after mounting, it is possible to test multiple TABs in the sealed container 3 at once. Therefore, the cost required for testing can be reduced.
以上、本発明を実施例にもとすき具体的に説明したが、
本発明は前記実施例に限定されるものではなく、その要
旨を逸脱しない範囲において、種々変更可能であること
はいうまでもない。The present invention has been specifically explained above using examples, but
It goes without saying that the present invention is not limited to the embodiments described above, and can be modified in various ways without departing from the spirit thereof.
例えば、密封容器３の中に封止するＴＡＢすなわち半導
体チップ４の数は、５個あるいは３個に限定されたもの
ではなく、２個、４個あるいは５個以上であってもよい
。For example, the number of TABs, that is, semiconductor chips 4 sealed in the sealed container 3 is not limited to 5 or 3, but may be 2, 4, or 5 or more.
本願によって開示された発明のうち代表的なものの効果
を簡単に説明すれば、以下のとおりである。A brief explanation of the effects of typical inventions disclosed in this application is as follows.
すなわち、複数の半導体チップが密封容器の中に封止さ
れているので、高実装密度で大容量の半導体装置を得る
ことができ、かつ取り扱い時や実装時にリードが曲るこ
とかなく、取り扱いや実装を容易にすることができる。In other words, since multiple semiconductor chips are sealed in a sealed container, a semiconductor device with high packaging density and large capacity can be obtained, and the leads do not bend during handling or mounting, making it easy to handle. It can be easier to implement.
また、プリント基板上における半導体装置の接続点の数
を非常に少くすることができる。Further, the number of connection points of the semiconductor device on the printed circuit board can be greatly reduced.
また、プリント基板上における部品点数が少くなくなる
ので、プリント基板上の部品のテストに要するコストを
低くすることができる。Furthermore, since the number of components on the printed circuit board is reduced, the cost required for testing the components on the printed circuit board can be reduced.
第１図は、本発明の一実施例の半導体装置の斜視図、
第２図は、第１図の半導体装置を■の方向から見たとき
の正面図、
第３図は、第１図の半導体装置の■−■切断線における
断面図、
第４図は、第３図の示した断面図の破線■で囲んだ部分
を拡大して示した断面図である。
第５図乃至第２２図は１本実施例の半導体装置１の製造
方法を説明するための図であり、第５図乃至第８図は、
底部材の製造工程における斜視図、
第９図は、第８図の■−■切断線における断面図、
第１０図乃至第１３図は、中間部材の製造工程における
斜視図であり、
第１４図は、第１３図のＸＩＶ−ＸｒＶにおける断面図
、
第１５図乃至第１８図は、蓋部材の製造工程における斜
視図、
第１９図は、第１８図のｘ■−ｘ■切断線における断面
図、
第２０図は、第１図に示す底部材、ＴＡＢ、最下層の中
間部材を積層して組み立てる工程を説明するためのそれ
ぞれの斜視図、
第２１図は、第１図に示す実装用′ｒｆｉ極の半田層を
形成する以前の密封容器の断面図、
第２２図は、第１図に示す実装用電極の半田層を形成し
た後の密封容器の断面図、
第２３図は、本発明の他の実施例の半導体チップの間を
ポリイミド膜で絶縁したときの半導体装置の断面図、
第２４図は、本発明の他の実施例の密封容器の側壁を階
段状にした半導体装置の断面図である。
図中、１・・・半導体装置、２・・・実装用電極、２Ａ
・・・半田、２Ｂ・・・銅層、３・・・密封容器、３Ａ
・・・蓋部材、３Ｂ、３Ｇ、３Ｄ、３Ｅ・・・中間部材
、３Ｆ・・・底部材、４・・・半導体チップ、５・・・
リード、６・・・プリント基板、７・・・信号配線、８
・・・接着剤、９・・・バンプ電極、１０・・・導電性
ペースト、１６・・・低融点半田。
２１・・・銅メツキ、２２・・・銅箔である。1 is a perspective view of a semiconductor device according to an embodiment of the present invention, FIG. 2 is a front view of the semiconductor device of FIG. A cross-sectional view of the semiconductor device taken along the cutting line ``--'''' FIG. 4 is an enlarged cross-sectional view of the portion surrounded by the broken line ``■'' in the cross-sectional view shown in FIG. 5 to 22 are diagrams for explaining the manufacturing method of the semiconductor device 1 of this embodiment, and FIGS. 5 to 8 are
FIG. 9 is a sectional view taken along the cutting line -■ in FIG. 8; FIGS. 10 to 13 are perspective views of the intermediate member during the manufacturing process; FIG. 14 is a perspective view of the bottom member in the manufacturing process; is a sectional view taken along line XIV-XrV in FIG. 13, FIGS. 15 to 18 are perspective views of the lid member in the manufacturing process, and FIG. 19 is a sectional view taken along cutting line x■-x■ in FIG. 18. , FIG. 20 is a perspective view for explaining the process of laminating and assembling the bottom member, TAB, and lowermost intermediate member shown in FIG. 1, and FIG. 22 is a cross-sectional view of the sealed container before forming the solder layer of the RFI electrode; FIG. 22 is a cross-sectional view of the sealed container after forming the solder layer of the mounting electrode shown in FIG. 1; FIG. FIG. 24 is a cross-sectional view of a semiconductor device according to another embodiment of the present invention in which the semiconductor chips are insulated with a polyimide film. FIG. It is a diagram. In the figure, 1... semiconductor device, 2... mounting electrode, 2A
... Solder, 2B... Copper layer, 3... Sealed container, 3A
... Lid member, 3B, 3G, 3D, 3E... Intermediate member, 3F... Bottom member, 4... Semiconductor chip, 5...
Lead, 6... Printed circuit board, 7... Signal wiring, 8
... Adhesive, 9 ... Bump electrode, 10 ... Conductive paste, 16 ... Low melting point solder. 21...Copper plating, 22...Copper foil.
Claims (1)
面部の所定位置に複数の実装用電極を設け、前記密封容
器の側部で複数個の半導体チップのそれぞれのリードを
支持し、かつ複数個の半導体チップの間に間隙又は絶縁
体を介在させて積層し、それぞれの半導体チップの同じ
信号が入出力されるリード同志を前記密封容器に設けら
れた一つの実装用電極に電気的に接続したことを特徴と
する半導体装置。 ２、前記半導体チップは、テープオートメーテッドボン
ディング法で前記リードに接続したことを特徴とする特
許請求の範囲第１項に記載の半導体装置。 ３、前記半導体チップとリードの間は、金（Ａｕ）バン
プ又は金（Ａｕ）と錫（Ｓｎ）の合金バンプで接続され
ていることを特徴とする特許請求の範囲第１項に記載の
半導体装置。 ４、前記密封容器は、底部材と、リング状をした複数の
中間部材と、蓋部材とからなり、該底部材、中間部材、
蓋部材のそれぞれの所定位置に前記複数の実装用電極が
設けられ、前記底部材の実装用電極の上に前記半導体チ
ップのリードが接続され、該半導体チップのリードの上
に前記複数のうちの一個の中間部材の実装用電極が接続
され、該中間部材の実装用電極の上に、前記と異る複数
の半導体チップと前記以外の複数の中間部材とが、リー
ドと実装用電極とを接続させて、交互に複数段積層され
、前記最上層の中間部材の実装用電極の上に前記と異る
半導体チップのリードが接続され、該半導体チップのリ
ードの上に前記蓋部材の実装用電極が接続され、前記底
部材と中間部材の間、中間部材と中間部材の間、中間部
材と蓋部材の間の隙間が樹脂からなる接着剤で封止され
ていることを特徴とする特許請求の範囲第１項に記載の
半導体装置。 ５、前記底部材、中間部材、蓋部材のそれぞれの実装用
電極の間は、高融点半田で接続することを特徴とする特
許請求の範囲第１項又は第４項に記載の半導体装置。 ６、前記密封容器は、前記半導体チップのリードを支持
する部分が階段状になっており、この階段状の部分の上
に載っているリードと、前記密封容器の外表面部の実装
用電極とを接続する配線パターンが埋め込まれているこ
とを特徴とする特許請求の範囲第１項に記載の半導体装
置。 ７、前記密封容器及び配線パターンは、積層セラミック
技術で形成したものであることを特徴とする特許請求の
範囲第１項又は第６項に記載の半導体装置。[Claims] 1. A plurality of mounting electrodes are provided at predetermined positions on the outer surface of a sealed container made of a box-shaped insulator with a hollow interior, and a plurality of semiconductor chips are mounted on the side of the sealed container. A plurality of semiconductor chips are stacked with gaps or insulators interposed between them, and leads are provided in the sealed container to support the respective leads of the semiconductor chips and to which the same signals of the respective semiconductor chips are input/output. A semiconductor device characterized in that it is electrically connected to one mounting electrode. 2. The semiconductor device according to claim 1, wherein the semiconductor chip is connected to the leads by tape automated bonding. 3. The semiconductor according to claim 1, wherein the semiconductor chip and the leads are connected by gold (Au) bumps or gold (Au) and tin (Sn) alloy bumps. Device. 4. The sealed container includes a bottom member, a plurality of ring-shaped intermediate members, and a lid member, and the bottom member, the intermediate member,
The plurality of mounting electrodes are provided at predetermined positions on each of the lid members, the leads of the semiconductor chip are connected to the mounting electrodes of the bottom member, and the leads of the semiconductor chip are connected to the mounting electrodes of the bottom member. A mounting electrode of one intermediate member is connected, and on top of the mounting electrode of the intermediate member, a plurality of semiconductor chips different from the above and a plurality of intermediate members other than the above are connected, and the leads and the mounting electrode are connected. The leads of a different semiconductor chip are connected to the mounting electrodes of the uppermost intermediate member, and the mounting electrodes of the lid member are connected to the leads of the semiconductor chip. are connected, and gaps between the bottom member and the intermediate member, between the intermediate member and the intermediate member, and between the intermediate member and the lid member are sealed with an adhesive made of resin. The semiconductor device according to scope 1. 5. The semiconductor device according to claim 1 or 4, wherein the mounting electrodes of the bottom member, the intermediate member, and the lid member are connected by high melting point solder. 6. The sealed container has a stepped portion that supports the leads of the semiconductor chip, and the leads resting on the stepped portion and the mounting electrodes on the outer surface of the sealed container. 2. The semiconductor device according to claim 1, wherein a wiring pattern connecting the semiconductor device is embedded. 7. The semiconductor device according to claim 1 or 6, wherein the sealed container and the wiring pattern are formed using a multilayer ceramic technology.
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62332126A JP2665914B2 (en) | 1987-12-28 | 1987-12-28 | Semiconductor device and manufacturing method thereof |
| US07/288,955 US5028986A (en) | 1987-12-28 | 1988-12-23 | Semiconductor device and semiconductor module with a plurality of stacked semiconductor devices |
| KR1019880017489A KR970007129B1 (en) | 1987-12-28 | 1988-12-26 | Semiconductor device and the manufacture method |
| US07/631,154 US5198888A (en) | 1987-12-28 | 1990-12-20 | Semiconductor stacked device |
| US08/001,649 US5334875A (en) | 1987-12-28 | 1993-03-02 | Stacked semiconductor memory device and semiconductor memory module containing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62332126A JP2665914B2 (en) | 1987-12-28 | 1987-12-28 | Semiconductor device and manufacturing method thereof |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01173742A true JPH01173742A (en) | 1989-07-10 |
| JP2665914B2 JP2665914B2 (en) | 1997-10-22 |
Family
ID=18251441
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62332126A Expired - Lifetime JP2665914B2 (en) | 1987-12-28 | 1987-12-28 | Semiconductor device and manufacturing method thereof |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2665914B2 (en) |
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|---|---|
| JP2665914B2 (en) | 1997-10-22 |
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