JPH01165149A - 半導体装置 - Google Patents
半導体装置Info
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- JPH01165149A JPH01165149A JP32477187A JP32477187A JPH01165149A JP H01165149 A JPH01165149 A JP H01165149A JP 32477187 A JP32477187 A JP 32477187A JP 32477187 A JP32477187 A JP 32477187A JP H01165149 A JPH01165149 A JP H01165149A
- Authority
- JP
- Japan
- Prior art keywords
- choke coil
- grounded
- silicon substrate
- line
- microstrip line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/484—Connecting portions
- H01L2224/4847—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond
- H01L2224/48472—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond the other connecting portion not on the bonding area also being a wedge bond, i.e. wedge-to-wedge
Landscapes
- Microwave Amplifiers (AREA)
- Junction Field-Effect Transistors (AREA)
- Waveguide Connection Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
〔産業上の利用分野〕
この発明は、半導体装置、特にシリコン基板上に形成す
るマイクロストリップラインに関するものである。 し従来の技術〕 第２図は、第３図に示す従来のＧａＡｓＦＥＴを用い１
こ自己バイアス方式の増幅回路の一部分を示す。 ここで、ＧａＡｓＦＥＴ （１１のゲート（２）はボン
ディングワイヤ（７）で、入力線路（５）、チョークコ
イル（８）に接続される。チョークコイル（８）は（短
縮波長）／４の長さのマイクロストリップラインの形で
構成されてスルーホール（９）でアースされている。ド
レイン（３目よ出力線路（６日とボンディングワイヤ（
７りで接続され、ソース（４）は小容量コンデンサＱＯ
１大容量コンデンサαυ、バイアス抵抗四にボンディン
グワイヤ（７）で接続されて、アースされる。ここで小
容量コンデンサＱＧは、シリコン基板０の上に酸化シリ
コンα４を形成し、その上に電極金属−を形成したＭＯ
Ｓコンデンサであり、シリコン基板ρはアースされてい
る。また大容量コンデンサ（ロ）はチップコンデンサで
ある。なお入力線路（５）、出力線路（６）、チョーク
コイル（８）は、アルミナ基板Ｑ１１９上に導体で形成
されており、アルミナ基板の裏面は、アース導体（１７
）が形成されており、アースされている。 第３図はＧａＡｓＦＥＴの自己バイアス方式の増幅回路
であり、ＧａＡｓ ＦＥＴ （１）のゲート（２）ニ入
力整合回路（ト）、入力線路（５）を通して入力が与え
られている。ドレイン（３）からは出力線路（６）、出
力整合回路ａ９を通して取り出されている。さらに、ド
レイン（３）にはバイアス回路四を通じて、電源電圧（
至）が印加されている。 次に動作について説明する。第３図１とおいて、２個の
バイパスコンデンサ（９） 、 ＱＱが用いられている
。これは、広い周波数帯域において良好なバイパス動作
をさせるのに、容量の異なる複数のコンデンサを接続す
ることが有効なためである。ところで、小容量コンデン
サ（９）は第２図に示す様に、ＭＯ８構造で容易に形成
出来る。また、チップコンデンサよりも、ＭＯＳコンデ
ンサの方が安価である。 したがって、第３図の増幅回路を構成する場合、小容量
のバイパスコンデンサには、ＭＯ８構造のコンデンサ（
９）を用いている。 〔発明が解決しようとする問題点〕 従来は、第３図の増幅回路を構成する場合、第２図の様
にアルミナ基板■上に、チョークコイル（８）を（短縮
波長１／４の長さのマイクロストリップラインの形で構
成していた。しかし、アルミナ基板Ｑ６上に形成される
マイクロストリップラインを、精度よく細く作ることが
出来ない。そのためチョークコイルが大きくなり回路が
大型化する問題点があった。 乙の発明は上記のような問題点を解消するためになされ
たもので、増幅回路の小型化に必要な小型のチョークコ
イル、すなわち細いマイクロストリップラインを得るこ
とを目的とする。 〔問題点を解決するための手段〕 この発明に係る半導体装置は、バイパスコンデンサをＭ
Ｏ８Ｃの形で形成しｔこシリコン基板上の酸化膜の上に
、マイクロストリップラインを形成することでチョーク
コイルも得るものである。 〔作用〕 この発明におけるマイクロストリップラインは、シリコ
ン基板上の酸化膜の上に形成される。それにより、アル
ミナ基板上にマイクロストリップラインを形成する場合
に比べて、細くすることが出来る。したがって小型のチ
ョークコイルが得られる。 〔発明の実施例〕 以下、この発明の一実施例を図について説明する。第１
図において、ＧａＡｓＦＥＴ（１）のゲート（２）はチ
ョークコイル（８）にボンディングワイヤ（７）で接続
されて直流的にアースされ、さらに入力線路（５）に接
続される。ドレイン（３）は出力線路（６）に直接ボン
ディングワイヤ（７）で接続される。ソース（４１は小
容輩コンデンサＱＧ、大容量コンデンサ回、バイアス抵
抗口でアースされている。 ここで、上記のチョークコイル（８）を、（短縮波長］
／４の長さのマイクロストリップラインとして、小容量
コンデンサ（１０と同一のシリコン基板＠上の酸化シリ
コンＱ４の上に形成している。ここでチョークコイルｔ
ａ＞は、ボンディングワイヤ（７）の接続されていない
方の端で、シリコン基板０３にアースされている。 上記実施例に示した構造（第１図）かられかるヨウに、
小容量コンデンサ００をＭＯ８構造で形成したシリコン
基板口上の酸化シリコンσ４の上に、チョークコイル（
８）はマイクロストリップラインの形で構成されている
。第２図に示す従来のように、アル電す基板ａＯ上にマ
イクロストリップラインの形でチョークコイルを形成す
る場合と比べて、ウェハプロセス技術で酸化シリコンＡ
上にマイクロストリップラインを形成する方が、はるか
に微細加工が出来る。したがってライン幅を細くするこ
とができ、ラインをジグザグに密に折り返すことが可能
となる。それにより、
るマイクロストリップラインに関するものである。 し従来の技術〕 第２図は、第３図に示す従来のＧａＡｓＦＥＴを用い１
こ自己バイアス方式の増幅回路の一部分を示す。 ここで、ＧａＡｓＦＥＴ （１１のゲート（２）はボン
ディングワイヤ（７）で、入力線路（５）、チョークコ
イル（８）に接続される。チョークコイル（８）は（短
縮波長）／４の長さのマイクロストリップラインの形で
構成されてスルーホール（９）でアースされている。ド
レイン（３目よ出力線路（６日とボンディングワイヤ（
７りで接続され、ソース（４）は小容量コンデンサＱＯ
１大容量コンデンサαυ、バイアス抵抗四にボンディン
グワイヤ（７）で接続されて、アースされる。ここで小
容量コンデンサＱＧは、シリコン基板０の上に酸化シリ
コンα４を形成し、その上に電極金属−を形成したＭＯ
Ｓコンデンサであり、シリコン基板ρはアースされてい
る。また大容量コンデンサ（ロ）はチップコンデンサで
ある。なお入力線路（５）、出力線路（６）、チョーク
コイル（８）は、アルミナ基板Ｑ１１９上に導体で形成
されており、アルミナ基板の裏面は、アース導体（１７
）が形成されており、アースされている。 第３図はＧａＡｓＦＥＴの自己バイアス方式の増幅回路
であり、ＧａＡｓ ＦＥＴ （１）のゲート（２）ニ入
力整合回路（ト）、入力線路（５）を通して入力が与え
られている。ドレイン（３）からは出力線路（６）、出
力整合回路ａ９を通して取り出されている。さらに、ド
レイン（３）にはバイアス回路四を通じて、電源電圧（
至）が印加されている。 次に動作について説明する。第３図１とおいて、２個の
バイパスコンデンサ（９） 、 ＱＱが用いられている
。これは、広い周波数帯域において良好なバイパス動作
をさせるのに、容量の異なる複数のコンデンサを接続す
ることが有効なためである。ところで、小容量コンデン
サ（９）は第２図に示す様に、ＭＯ８構造で容易に形成
出来る。また、チップコンデンサよりも、ＭＯＳコンデ
ンサの方が安価である。 したがって、第３図の増幅回路を構成する場合、小容量
のバイパスコンデンサには、ＭＯ８構造のコンデンサ（
９）を用いている。 〔発明が解決しようとする問題点〕 従来は、第３図の増幅回路を構成する場合、第２図の様
にアルミナ基板■上に、チョークコイル（８）を（短縮
波長１／４の長さのマイクロストリップラインの形で構
成していた。しかし、アルミナ基板Ｑ６上に形成される
マイクロストリップラインを、精度よく細く作ることが
出来ない。そのためチョークコイルが大きくなり回路が
大型化する問題点があった。 乙の発明は上記のような問題点を解消するためになされ
たもので、増幅回路の小型化に必要な小型のチョークコ
イル、すなわち細いマイクロストリップラインを得るこ
とを目的とする。 〔問題点を解決するための手段〕 この発明に係る半導体装置は、バイパスコンデンサをＭ
Ｏ８Ｃの形で形成しｔこシリコン基板上の酸化膜の上に
、マイクロストリップラインを形成することでチョーク
コイルも得るものである。 〔作用〕 この発明におけるマイクロストリップラインは、シリコ
ン基板上の酸化膜の上に形成される。それにより、アル
ミナ基板上にマイクロストリップラインを形成する場合
に比べて、細くすることが出来る。したがって小型のチ
ョークコイルが得られる。 〔発明の実施例〕 以下、この発明の一実施例を図について説明する。第１
図において、ＧａＡｓＦＥＴ（１）のゲート（２）はチ
ョークコイル（８）にボンディングワイヤ（７）で接続
されて直流的にアースされ、さらに入力線路（５）に接
続される。ドレイン（３）は出力線路（６）に直接ボン
ディングワイヤ（７）で接続される。ソース（４１は小
容輩コンデンサＱＧ、大容量コンデンサ回、バイアス抵
抗口でアースされている。 ここで、上記のチョークコイル（８）を、（短縮波長］
／４の長さのマイクロストリップラインとして、小容量
コンデンサ（１０と同一のシリコン基板＠上の酸化シリ
コンＱ４の上に形成している。ここでチョークコイルｔ
ａ＞は、ボンディングワイヤ（７）の接続されていない
方の端で、シリコン基板０３にアースされている。 上記実施例に示した構造（第１図）かられかるヨウに、
小容量コンデンサ００をＭＯ８構造で形成したシリコン
基板口上の酸化シリコンσ４の上に、チョークコイル（
８）はマイクロストリップラインの形で構成されている
。第２図に示す従来のように、アル電す基板ａＯ上にマ
イクロストリップラインの形でチョークコイルを形成す
る場合と比べて、ウェハプロセス技術で酸化シリコンＡ
上にマイクロストリップラインを形成する方が、はるか
に微細加工が出来る。したがってライン幅を細くするこ
とができ、ラインをジグザグに密に折り返すことが可能
となる。それにより、
以上のように、この発明によればシリコン基板上の酸化
シリコンの上に、ウェハプロセス技術で細いマイクロス
トリップラインを構成したので、チョークコイルの小型
化ができ、まｔこ、精度の高いものが得られる効果があ
る。
シリコンの上に、ウェハプロセス技術で細いマイクロス
トリップラインを構成したので、チョークコイルの小型
化ができ、まｔこ、精度の高いものが得られる効果があ
る。
第１図はこの発明の一実施例による半導体装置の立体図
、第２図は従来の半導体装置の立体図、第３図は第１図
、第２図の等価回路図である。 １１ＪはＧａＡｓＦＥＴ 、 ＋２１はゲート、（３）
ハＦ Ｌ／イン、（４）はソース、（５）は入力線路、
（６）は出力線路、（７）はボンディングワイヤ、（８
）はチョークコイル、（９）はスルーホール、ａＯは小
容量コンデンサ、亜は大容量コンデンサ、似はバイアス
抵抗、叫はシリコン基根、Ｑ４１は酸化シリコン、（ト
）は電極金属、ａＯはアルミナ基板、口はアース導体、
（７）は入力整合回路、ａ９は出力整合回路、囚はバイ
アス回路、（至）は電源電圧。 なお、図中、同一符号は同一、又は相当部分を示す。
、第２図は従来の半導体装置の立体図、第３図は第１図
、第２図の等価回路図である。 １１ＪはＧａＡｓＦＥＴ 、 ＋２１はゲート、（３）
ハＦ Ｌ／イン、（４）はソース、（５）は入力線路、
（６）は出力線路、（７）はボンディングワイヤ、（８
）はチョークコイル、（９）はスルーホール、ａＯは小
容量コンデンサ、亜は大容量コンデンサ、似はバイアス
抵抗、叫はシリコン基根、Ｑ４１は酸化シリコン、（ト
）は電極金属、ａＯはアルミナ基板、口はアース導体、
（７）は入力整合回路、ａ９は出力整合回路、囚はバイ
アス回路、（至）は電源電圧。 なお、図中、同一符号は同一、又は相当部分を示す。
Claims (1)
- （１）自己バイアス方式に用いるＧａＡｓＦＥＴのゲー
トに接続されるコイルと、ソースに接続されるコンデン
サを同一のシリコン基板上に形成することを特徴とする
半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32477187A JPH01165149A (ja) | 1987-12-21 | 1987-12-21 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32477187A JPH01165149A (ja) | 1987-12-21 | 1987-12-21 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01165149A true JPH01165149A (ja) | 1989-06-29 |
Family
ID=18169490
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32477187A Pending JPH01165149A (ja) | 1987-12-21 | 1987-12-21 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01165149A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05102813A (ja) * | 1991-10-11 | 1993-04-23 | Toshiba Corp | マイクロ波パルス高出力トランジスタ |
| JP2022512148A (ja) * | 2018-12-05 | 2022-02-02 | フェルディナント－ブラウン－インスティチュート ゲーゲーエムベーハー，ライブニツ－インスティチュート フュル ヘッヒシュトフレーケンツテヒニク | 高周波パワートランジスタと高周波電力増幅器 |
-
1987
- 1987-12-21 JP JP32477187A patent/JPH01165149A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05102813A (ja) * | 1991-10-11 | 1993-04-23 | Toshiba Corp | マイクロ波パルス高出力トランジスタ |
| JP2022512148A (ja) * | 2018-12-05 | 2022-02-02 | フェルディナント－ブラウン－インスティチュート ゲーゲーエムベーハー，ライブニツ－インスティチュート フュル ヘッヒシュトフレーケンツテヒニク | 高周波パワートランジスタと高周波電力増幅器 |
| US11984413B2 (en) | 2018-12-05 | 2024-05-14 | Ferdinand-Braun-Institut gGmbH, Leibniz-Institut für Höchstfrequenztechnik | High-frequency power transistor and high-frequency power amplifier |
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