JPH01157864A - 印字装置のドットヘッド駆動回路 - Google Patents
印字装置のドットヘッド駆動回路Info
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- JPH01157864A JPH01157864A JP31701787A JP31701787A JPH01157864A JP H01157864 A JPH01157864 A JP H01157864A JP 31701787 A JP31701787 A JP 31701787A JP 31701787 A JP31701787 A JP 31701787A JP H01157864 A JPH01157864 A JP H01157864A
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- 230000005284 excitation Effects 0.000 claims abstract description 20
- 238000009527 percussion Methods 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 8
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Classifications
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B41—PRINTING; LINING MACHINES; TYPEWRITERS; STAMPS
- B41J—TYPEWRITERS; SELECTIVE PRINTING MECHANISMS, i.e. MECHANISMS PRINTING OTHERWISE THAN FROM A FORME; CORRECTION OF TYPOGRAPHICAL ERRORS
- B41J2/00—Typewriters or selective printing mechanisms characterised by the printing or marking process for which they are designed
- B41J2/22—Typewriters or selective printing mechanisms characterised by the printing or marking process for which they are designed characterised by selective application of impact or pressure on a printing material or impression-transfer material
- B41J2/23—Typewriters or selective printing mechanisms characterised by the printing or marking process for which they are designed characterised by selective application of impact or pressure on a printing material or impression-transfer material using print wires
- B41J2/30—Control circuits for actuators
Landscapes
- Dot-Matrix Printers And Others (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[産業上の利用分野]
本発明は、例えばパーソナルコンピュータやワードプロ
セッサから出力されるキャラクタデータを印字記録する
インパクトドツトプリンタ等の印字装置に係わり、特に
高密度印字を高速度で行なえるようにしたドツトヘッド
駆動回路に関する。
セッサから出力されるキャラクタデータを印字記録する
インパクトドツトプリンタ等の印字装置に係わり、特に
高密度印字を高速度で行なえるようにしたドツトヘッド
駆動回路に関する。
[従来の技術]
、インパクトドツトプリンタは、例えば複数のドツトピ
ンを縦方向に一列に配設したドツトヘッドを有し、この
ドツトヘッドをキャリッジにより水平方向に移動させな
がら、一定の周期で供給されるドツトデータ列に従って
上記ドツトピンを各別は励磁駆動して記録紙に打付ける
ことにより印字を行なうように構成されている。この種
のプリンタの印字モードとしては、一般にフルドツト印
字モードが用いられている。このフルドツト印字モード
とは、例えば各ドツトピンの励磁駆動周期を駆動可能な
最短周期に設定し、この周期で1列分のドツトピンを同
時に励磁駆動して印字を行なうもので、ドツトデータ列
がオール“H”レベルの場合ドツトピンの打撃位置は例
えば第4図に示すようになる。第5図はこのフルドツト
印字モードの場合の通電パルスの発生タイミングの一例
を示すもので、ドツトピンを励磁駆動可能な最短周期が
370μsであった場合、ロング通電パルスおよびショ
ート通電パルスのパルス幅は、記録紙に衝突したドツト
ピンが初期位置に復帰する時間を考慮して、上記最短駆
動周期−3701L3の1/2以内の値、例えば180
μ8S150μsにそれぞれ設定される。
ンを縦方向に一列に配設したドツトヘッドを有し、この
ドツトヘッドをキャリッジにより水平方向に移動させな
がら、一定の周期で供給されるドツトデータ列に従って
上記ドツトピンを各別は励磁駆動して記録紙に打付ける
ことにより印字を行なうように構成されている。この種
のプリンタの印字モードとしては、一般にフルドツト印
字モードが用いられている。このフルドツト印字モード
とは、例えば各ドツトピンの励磁駆動周期を駆動可能な
最短周期に設定し、この周期で1列分のドツトピンを同
時に励磁駆動して印字を行なうもので、ドツトデータ列
がオール“H”レベルの場合ドツトピンの打撃位置は例
えば第4図に示すようになる。第5図はこのフルドツト
印字モードの場合の通電パルスの発生タイミングの一例
を示すもので、ドツトピンを励磁駆動可能な最短周期が
370μsであった場合、ロング通電パルスおよびショ
ート通電パルスのパルス幅は、記録紙に衝突したドツト
ピンが初期位置に復帰する時間を考慮して、上記最短駆
動周期−3701L3の1/2以内の値、例えば180
μ8S150μsにそれぞれ設定される。
尚、ロング通電パルスおよびショート通電パルスを併用
する理由は、励磁駆動回路を効率良く駆動して励磁電流
の立上げおよび立下げを高速かつ円滑に行なうためであ
る。
する理由は、励磁駆動回路を効率良く駆動して励磁電流
の立上げおよび立下げを高速かつ円滑に行なうためであ
る。
ところで、最近印字品質を高めるために、ハーフドツト
印字モードやクォータドツト印字モード等の高密度印字
モ、−ドが提唱されている。これらの高密度印字モード
は、各ビットピンの励磁駆動周期は各々励磁駆動回路の
性能等により自ずと最短値が規定されるが、ドツトデー
タ列の出力周期はさらに短く設定できることに着目した
もので、例えばハーフドツト印字モードの場合は、第6
図に示す如く1列分のドツトピンを奇数番目のドツトピ
ン群と偶数番目のドツトピン群とに分け、これらのドツ
トピン群の励磁駆動タイミングを相互にフルドツト印字
周期の1/2ずらして設定することにより、フルドツト
印字位置の中間位置にも印字を行なえるようにしている
。− ところが、従来のドツトヘッド駆動回路は、ドツトデー
タ列の発生からその出力タイミングの設定、さらには通
電パルスの発生制御までを全て例えばマイクロコンビコ
ータからなる1個の制御回路により一括して行なってい
る。このため、各ドツトピンの励磁駆動周期を最短値(
370μs)に設定した状態でバッフドツト印字を行な
おうとすると、ドツトデータ列の発生周期は上記370
μSの1/2である 185ILSに設定しなければな
らないことから、制御回路はこの185μsから1個の
ドツトピンを励磁駆動するに最低必要な通電時間、つま
りロング通電時間−180μsを引いた残りの時間−5
μsの間に次のドツトデータ列をセットしなければなら
ない。しかし、マイクロプロセッサの処理速度等を考慮
すると、一般に5/II!19の間でドツトデータ列を
セットすることは不可能であり、このため従来の装置に
よりハーフドツト印字を行なうためには、ドツトデータ
列の発生周期、つまりハーフドツト印字の周期を、制御
回路がドツトデータ列をセット可能な時間に応じて長く
設定しなければならず、この結果印字速度の低速化を招
いていた。
印字モードやクォータドツト印字モード等の高密度印字
モ、−ドが提唱されている。これらの高密度印字モード
は、各ビットピンの励磁駆動周期は各々励磁駆動回路の
性能等により自ずと最短値が規定されるが、ドツトデー
タ列の出力周期はさらに短く設定できることに着目した
もので、例えばハーフドツト印字モードの場合は、第6
図に示す如く1列分のドツトピンを奇数番目のドツトピ
ン群と偶数番目のドツトピン群とに分け、これらのドツ
トピン群の励磁駆動タイミングを相互にフルドツト印字
周期の1/2ずらして設定することにより、フルドツト
印字位置の中間位置にも印字を行なえるようにしている
。− ところが、従来のドツトヘッド駆動回路は、ドツトデー
タ列の発生からその出力タイミングの設定、さらには通
電パルスの発生制御までを全て例えばマイクロコンビコ
ータからなる1個の制御回路により一括して行なってい
る。このため、各ドツトピンの励磁駆動周期を最短値(
370μs)に設定した状態でバッフドツト印字を行な
おうとすると、ドツトデータ列の発生周期は上記370
μSの1/2である 185ILSに設定しなければな
らないことから、制御回路はこの185μsから1個の
ドツトピンを励磁駆動するに最低必要な通電時間、つま
りロング通電時間−180μsを引いた残りの時間−5
μsの間に次のドツトデータ列をセットしなければなら
ない。しかし、マイクロプロセッサの処理速度等を考慮
すると、一般に5/II!19の間でドツトデータ列を
セットすることは不可能であり、このため従来の装置に
よりハーフドツト印字を行なうためには、ドツトデータ
列の発生周期、つまりハーフドツト印字の周期を、制御
回路がドツトデータ列をセット可能な時間に応じて長く
設定しなければならず、この結果印字速度の低速化を招
いていた。
[発明が解決しようとする問題点1
以上のように従来の装置は、高密度印字を行なおうとす
ると印字速度を落とさなければならないという問題点を
有するもので、本発明はこの点に着目し、印字速度を低
速にすることなく高密度印字を行なえるようにし、これ
により高速かつ高品質の印字を行ない得る印字装置のド
ツトヘッド駆動回路を提供することを目的とするもので
ある。
ると印字速度を落とさなければならないという問題点を
有するもので、本発明はこの点に着目し、印字速度を低
速にすることなく高密度印字を行なえるようにし、これ
により高速かつ高品質の印字を行ない得る印字装置のド
ツトヘッド駆動回路を提供することを目的とするもので
ある。
[問題点を解決するための手段]
本発明は、励磁駆動用の通電パルスを各々、独立して発
生する複数組のタイマ回路と、これら複数組のタイマ回
路を選択するタイマ選択回路と、通電パルス供給回路と
を備え、ドツトデータ列が発生される毎に、上記タイマ
選択回路により上記複数組のタイマ回路のうち非選択中
のタイマ回路を選択して通電パルスを発生させ、これら
選択されたタイマ回路から発生された通電パルスを、上
記通電パルス供給回路により上記ドツトデータ列に従っ
て励磁駆動すべきドツトピンの励磁駆動回路に供給し、
ドツトピンを励磁駆動させるようにしたものである。
生する複数組のタイマ回路と、これら複数組のタイマ回
路を選択するタイマ選択回路と、通電パルス供給回路と
を備え、ドツトデータ列が発生される毎に、上記タイマ
選択回路により上記複数組のタイマ回路のうち非選択中
のタイマ回路を選択して通電パルスを発生させ、これら
選択されたタイマ回路から発生された通電パルスを、上
記通電パルス供給回路により上記ドツトデータ列に従っ
て励磁駆動すべきドツトピンの励磁駆動回路に供給し、
ドツトピンを励磁駆動させるようにしたものである。
[作用]
この結果、通電パルスはドツトデータ列が発生される毎
にタイマ回路から発生されることになり、このため制御
回路は通電パルスの発生動作が不要になってその時間に
ドツトデータ列をセットすることが可能となり、これに
よりドツトデータ列の発生周期を短くすることができる
。しかも通電パルスは、各々独立して動作する複数組の
タイマ回路の中から非選択中の1つが選択されて発生さ
れるので、1つのタイマ回路が通電パルスを発生してい
る間に別のタイマ回路からも通電パルスを発生させるこ
とが可能となり、これによりトートデータ列の発生周期
を1つのドツトビンを励磁駆動するに最低必要な通電時
間よりも短く設定することが可能となる。したがって、
ドツトピンの励磁駆動時間に制限されることなく印字速
度の高速化が図れる。
にタイマ回路から発生されることになり、このため制御
回路は通電パルスの発生動作が不要になってその時間に
ドツトデータ列をセットすることが可能となり、これに
よりドツトデータ列の発生周期を短くすることができる
。しかも通電パルスは、各々独立して動作する複数組の
タイマ回路の中から非選択中の1つが選択されて発生さ
れるので、1つのタイマ回路が通電パルスを発生してい
る間に別のタイマ回路からも通電パルスを発生させるこ
とが可能となり、これによりトートデータ列の発生周期
を1つのドツトビンを励磁駆動するに最低必要な通電時
間よりも短く設定することが可能となる。したがって、
ドツトピンの励磁駆動時間に制限されることなく印字速
度の高速化が図れる。
[実施例]
第1図は、本発明の一実施例におけるドツトヘッド駆動
回路の要部構成を示す回路ブロック図である。この回路
は、通電パルスを発生する2組のタイマ回路を有してい
る。これらのタイマ回路は、ロングタイマ11とショー
トタイマ21とを1組とし、またロングタイマ12とシ
ョートタイマ22とを1組としたもので、ロングタイマ
11゜12およびショートタイマ21.22はそれぞれ
図示しない制御回路から出力されるロングタイマデータ
LTDおよびショートタイマデータSTDにより指定さ
れた数だけクロックCKのカウントを行ない、このカウ
ント期間中に通電パルスを出力する。またこれら2組の
タイマ回路は、タイマセレクタ30の指示に従って択一
的に動作する。
回路の要部構成を示す回路ブロック図である。この回路
は、通電パルスを発生する2組のタイマ回路を有してい
る。これらのタイマ回路は、ロングタイマ11とショー
トタイマ21とを1組とし、またロングタイマ12とシ
ョートタイマ22とを1組としたもので、ロングタイマ
11゜12およびショートタイマ21.22はそれぞれ
図示しない制御回路から出力されるロングタイマデータ
LTDおよびショートタイマデータSTDにより指定さ
れた数だけクロックCKのカウントを行ない、このカウ
ント期間中に通電パルスを出力する。またこれら2組の
タイマ回路は、タイマセレクタ30の指示に従って択一
的に動作する。
タイマセレクタ30は、オア回路40を経て入力される
ドツトデータ列DDが“H“ レベルだった場合に、つ
まりドツトデータ列DDを構成する複数のビットデータ
のうち少なくとも1ビツトが“H#レベルだった場合に
動作し、このオア回路40からの“H”レベル信号が入
力される毎にセレクト信号TSI、TS2を交互にタイ
マ回路のアクティブレベルである“L”レベルに設定し
、タイマ回路に計時動作を開始させるものである。
ドツトデータ列DDが“H“ レベルだった場合に、つ
まりドツトデータ列DDを構成する複数のビットデータ
のうち少なくとも1ビツトが“H#レベルだった場合に
動作し、このオア回路40からの“H”レベル信号が入
力される毎にセレクト信号TSI、TS2を交互にタイ
マ回路のアクティブレベルである“L”レベルに設定し
、タイマ回路に計時動作を開始させるものである。
また本実施例のドツトヘッド駆動回路は、ドツトデータ
列DDのビット数に対応する数だけデータラッチ50を
有している。これらのデータラッチ50は、ドツトデー
タ列DDの自己に対応するビットが“H″レベルある場
合に、上記各タイマ回路から出力されたロング通電パル
スLPI。
列DDのビット数に対応する数だけデータラッチ50を
有している。これらのデータラッチ50は、ドツトデー
タ列DDの自己に対応するビットが“H″レベルある場
合に、上記各タイマ回路から出力されたロング通電パル
スLPI。
LP2およびショート通電パルスSP1.SP2をラッ
チして、ドツトビン毎に設けられている図示しない励磁
回路に供給するものである。尚、R8はリセット信号で
ある。
チして、ドツトビン毎に設けられている図示しない励磁
回路に供給するものである。尚、R8はリセット信号で
ある。
このような構成であるから、図示しない制御回路からド
ツトデータ列DDが出力されると、このドツトデータ列
DDはオア回路40を経てタイマーセレクタ30に入力
される。いまドツトデータ列DDの各ビットのうち少な
くとも1ビツトが“H”レベルだったとすると、オア回
路40の出力は“H”レベルになるためタイマセレクタ
30は動作し、この時点でタイマ回路へのセレクト信号
TS1.TS2を変化させる。例えば、いま仮にセレク
ト信号TS1がaHルベル、セレクト信号TS2が“L
”レベルだったとすると、第2図に示す如くセレクト信
号TS1をa L 11 レベルに、セレクト信号TS
2を“Hルーベルに設定する。
ツトデータ列DDが出力されると、このドツトデータ列
DDはオア回路40を経てタイマーセレクタ30に入力
される。いまドツトデータ列DDの各ビットのうち少な
くとも1ビツトが“H”レベルだったとすると、オア回
路40の出力は“H”レベルになるためタイマセレクタ
30は動作し、この時点でタイマ回路へのセレクト信号
TS1.TS2を変化させる。例えば、いま仮にセレク
ト信号TS1がaHルベル、セレクト信号TS2が“L
”レベルだったとすると、第2図に示す如くセレクト信
号TS1をa L 11 レベルに、セレクト信号TS
2を“Hルーベルに設定する。
そうすると、それまで非動作状態だったロングタイマ1
1およびショートタイマ21が計時動作を開始して、第
2図に示す如くロングタイマデータLTDおよびショー
トタイマデータSTDにより指定された長さのロング通
電パルスLPIおよびショート通電パルスSP1をそれ
ぞれ出力する。
1およびショートタイマ21が計時動作を開始して、第
2図に示す如くロングタイマデータLTDおよびショー
トタイマデータSTDにより指定された長さのロング通
電パルスLPIおよびショート通電パルスSP1をそれ
ぞれ出力する。
これらの通電パルスLPI、SPIは各データラッチ5
0にそれぞれ供給されるが、これらのデータラッチ50
のうちドツトデータ列DDの対応するビットが“H”レ
ベルのデータラッチ50のみが上記ロング通電パルスL
PIおよびショート通電パルスSPIをラッチして励磁
回路に供給する。
0にそれぞれ供給されるが、これらのデータラッチ50
のうちドツトデータ列DDの対応するビットが“H”レ
ベルのデータラッチ50のみが上記ロング通電パルスL
PIおよびショート通電パルスSPIをラッチして励磁
回路に供給する。
この結果、ドツトヘッドの各ドツトピンのうち上記ドツ
トデータ列DDのビットがH’ レベルのドツトピンが
励磁駆動され、これにより記録紙に対しドツト印字が行
なわれる。例えば、いまドツトデータDDが6ビツトで
あり、その信号レベルが“HLHLHL”であったとす
れば、6本のドツトピンは上記ドツトデータ列DDに応
じて奇数番目のドツトピンが励磁駆動され、これにより
第2図イに示す如くドツト印字が行なわれる。
トデータ列DDのビットがH’ レベルのドツトピンが
励磁駆動され、これにより記録紙に対しドツト印字が行
なわれる。例えば、いまドツトデータDDが6ビツトで
あり、その信号レベルが“HLHLHL”であったとす
れば、6本のドツトピンは上記ドツトデータ列DDに応
じて奇数番目のドツトピンが励磁駆動され、これにより
第2図イに示す如くドツト印字が行なわれる。
また、上記印字動作中に第2図に示すように次のドツト
データ列DDが出力され、その中に“H”レベルのビッ
トがあると、タイマセレクタ30はその時点で第2図に
示す如くセレクト信号TS2を“L”レベルに設定し、
これにより非選択中のタイマ回路であるロングタイマ1
2およびショートタイマ22をそれぞれ駆動させる。こ
のため、ロングタイマ12およびショートタイマ22か
らロングタイマ11およびショートタイマ21とは独立
してロング通電パルスLP2およびショート通電パルス
SP2がそれぞれ発生され、これらの通電パルスLP2
およびショート通電パルスSP2はドツトデータ列DD
の各ビットのうち“H”レベルのビットに対応するデー
タラッチ50を介して励磁回路に供給される。したがっ
て、いま仮にドツトデータ列DDが“LHLHLH“な
る信号列だったとすると、この信号列に応じて偶数番目
のドツトピンが励磁駆動され、この結果第2図口に示す
ようにドツト印字が行なわれる。
データ列DDが出力され、その中に“H”レベルのビッ
トがあると、タイマセレクタ30はその時点で第2図に
示す如くセレクト信号TS2を“L”レベルに設定し、
これにより非選択中のタイマ回路であるロングタイマ1
2およびショートタイマ22をそれぞれ駆動させる。こ
のため、ロングタイマ12およびショートタイマ22か
らロングタイマ11およびショートタイマ21とは独立
してロング通電パルスLP2およびショート通電パルス
SP2がそれぞれ発生され、これらの通電パルスLP2
およびショート通電パルスSP2はドツトデータ列DD
の各ビットのうち“H”レベルのビットに対応するデー
タラッチ50を介して励磁回路に供給される。したがっ
て、いま仮にドツトデータ列DDが“LHLHLH“な
る信号列だったとすると、この信号列に応じて偶数番目
のドツトピンが励磁駆動され、この結果第2図口に示す
ようにドツト印字が行なわれる。
以後同様に、制御回路からドツトデータ列DDが出力さ
れる毎に、タイマセレクタ30により非動作中のタイマ
回路が選択されてロング通電パルスおよびショート通電
パルスが発生され、これらの通電パルスによりドツトデ
ータ列DDの各ビットのうち“H°レベルのビットに対
応するドツトピンが励磁駆動され、これにより第2図ハ
、二に示す如くドツト印字が行なわれる。
れる毎に、タイマセレクタ30により非動作中のタイマ
回路が選択されてロング通電パルスおよびショート通電
パルスが発生され、これらの通電パルスによりドツトデ
ータ列DDの各ビットのうち“H°レベルのビットに対
応するドツトピンが励磁駆動され、これにより第2図ハ
、二に示す如くドツト印字が行なわれる。
このように本実施例であれば、2組のタイマ回路を設け
て、制御回路からドツトデータ列が発生される毎にこれ
らのタイマ回路を交互に選択して通電パルスを発生させ
、ドツトピンを励磁駆動してドツト印字を行なわせるよ
うにしたので、制御回路は通電パルスの発生制御を行な
う必要がなくなり、このため1つのドツトデータ列DD
を出力した後、即時次に出力するドツトデータ列DDの
セットを行なうことができ、これによりドツトデータ列
DDの出力周期を長くすることなりノへ−フドツト印字
を行なうことができる。また本実施例では、2組のタイ
マ回路およびタイマセレクタ30をドツトヘッドにつき
1個だけ設け、各ドツトピン毎にデータラッチ50を1
個ずつ設けるようにしたので、各ドツトピン毎にタイマ
回路やタイマセレクタを設ける場合に比べて簡単な回路
構成で実現することができる。
て、制御回路からドツトデータ列が発生される毎にこれ
らのタイマ回路を交互に選択して通電パルスを発生させ
、ドツトピンを励磁駆動してドツト印字を行なわせるよ
うにしたので、制御回路は通電パルスの発生制御を行な
う必要がなくなり、このため1つのドツトデータ列DD
を出力した後、即時次に出力するドツトデータ列DDの
セットを行なうことができ、これによりドツトデータ列
DDの出力周期を長くすることなりノへ−フドツト印字
を行なうことができる。また本実施例では、2組のタイ
マ回路およびタイマセレクタ30をドツトヘッドにつき
1個だけ設け、各ドツトピン毎にデータラッチ50を1
個ずつ設けるようにしたので、各ドツトピン毎にタイマ
回路やタイマセレクタを設ける場合に比べて簡単な回路
構成で実現することができる。
尚、本発明は上記実施例に限定されるものではない。例
えば、上記実施例では2組のタイマ回路を設けてハーフ
ドツト印字を行なう場合について説明したが、第3図に
示す如くロングタイマ11〜14およびショートタイマ
21〜24により構成される4組のタイマ回路を設け、
制御回路からドツトデータ列DDが出力される毎にこれ
ら4組のタイマ回路をタイマセレクタ300により選択
的に駆動して通電パルスを発生させ、この通電パルスを
データラッチ500を介してドツトピンの励磁回路に供
給するようにしてもよい。このような構成であれば、ク
ォータドツト印字を行なうことが可能となる。その他、
タイマ回路の設置数やタイマ選択回路の構成、通電パル
ス供給回路の構成等についても、本発明の要旨を逸脱し
ない範囲で種々変形して実施できる。
えば、上記実施例では2組のタイマ回路を設けてハーフ
ドツト印字を行なう場合について説明したが、第3図に
示す如くロングタイマ11〜14およびショートタイマ
21〜24により構成される4組のタイマ回路を設け、
制御回路からドツトデータ列DDが出力される毎にこれ
ら4組のタイマ回路をタイマセレクタ300により選択
的に駆動して通電パルスを発生させ、この通電パルスを
データラッチ500を介してドツトピンの励磁回路に供
給するようにしてもよい。このような構成であれば、ク
ォータドツト印字を行なうことが可能となる。その他、
タイマ回路の設置数やタイマ選択回路の構成、通電パル
ス供給回路の構成等についても、本発明の要旨を逸脱し
ない範囲で種々変形して実施できる。
[発明の効果]
以上詳述したように本発明によれば、励磁駆動用の通電
パルスを各々独立して発生する複数組のタイマ回路と、
これら複数組のタイマ回路を選択するタイマ選択回路と
、通電パルス供給回路とを備え、ドツトデータ列が発生
される毎に、上記タイマ選択回路により上記複数組のタ
イマ回路のうち非選択中のタイマ回路を選択して通電パ
ルスを発生させ、これら選択されたタイマ回路から発生
された通電パルスを、上記通電パルス供給回路により上
記ドツトデータ列に従って励磁駆動すべきドツトピンの
励磁駆動回路に供給し、ドツトピンを励磁駆動させるよ
うにしたことによって、印字速度を低速にすることなく
高密度印字を行なうことができ、これにより高速かつ高
品質の印字を行ない得る印字装置のドツトヘッド駆動回
路を提供することができる。
パルスを各々独立して発生する複数組のタイマ回路と、
これら複数組のタイマ回路を選択するタイマ選択回路と
、通電パルス供給回路とを備え、ドツトデータ列が発生
される毎に、上記タイマ選択回路により上記複数組のタ
イマ回路のうち非選択中のタイマ回路を選択して通電パ
ルスを発生させ、これら選択されたタイマ回路から発生
された通電パルスを、上記通電パルス供給回路により上
記ドツトデータ列に従って励磁駆動すべきドツトピンの
励磁駆動回路に供給し、ドツトピンを励磁駆動させるよ
うにしたことによって、印字速度を低速にすることなく
高密度印字を行なうことができ、これにより高速かつ高
品質の印字を行ない得る印字装置のドツトヘッド駆動回
路を提供することができる。
第1図は本発明の一実施例におけるドツトヘッド駆動回
路の要部構成を示す回路ブロック図、第2図は同回路の
動作説明に使用するタイミング図、第3図は本発明の他
の実施例におけるドツトヘッド駆動回路の要部構成を示
す回路ブロック図、第4図はフルドツト印字モードの場
合の印字結果の一例を示す図、第5図はフルドツト印字
モードの場合の通電パルスの発生タイミングおよびその
場合のドツトピンの印字位置の一例を示す図、第6図は
ハーフドツト印字モードの場合の印字結果の一例を示す
図である。 11〜14・・・ロングタイマ、21〜24・・・ショ
ートタイマ、30,300・・・タイマセレクタ、40
・・・オア回路、50,500・・・データラッチ、D
D・・・ドツトデータ列、CK・・・クロック、LTD
・・・ロングタイマデータ、STD・・・ショートタイ
マデータ、TSI、TS2・・・セレクト信号、LP。 LPI〜LP4・・・ロング通電パルス、sp、sp1
〜SP4・・・ショート通電パルス、R8・・・リセッ
ト信号。 出願人代理人 弁理士 鈴江武彦
路の要部構成を示す回路ブロック図、第2図は同回路の
動作説明に使用するタイミング図、第3図は本発明の他
の実施例におけるドツトヘッド駆動回路の要部構成を示
す回路ブロック図、第4図はフルドツト印字モードの場
合の印字結果の一例を示す図、第5図はフルドツト印字
モードの場合の通電パルスの発生タイミングおよびその
場合のドツトピンの印字位置の一例を示す図、第6図は
ハーフドツト印字モードの場合の印字結果の一例を示す
図である。 11〜14・・・ロングタイマ、21〜24・・・ショ
ートタイマ、30,300・・・タイマセレクタ、40
・・・オア回路、50,500・・・データラッチ、D
D・・・ドツトデータ列、CK・・・クロック、LTD
・・・ロングタイマデータ、STD・・・ショートタイ
マデータ、TSI、TS2・・・セレクト信号、LP。 LPI〜LP4・・・ロング通電パルス、sp、sp1
〜SP4・・・ショート通電パルス、R8・・・リセッ
ト信号。 出願人代理人 弁理士 鈴江武彦
Claims (1)
- 複数のドットピンを縦に一列に配設したドットヘッドを
有し、このドットヘッドを水平方向へ移動させながら、
所定の周期で発生されるドットデータ列に従って上記ド
ットヘッドを各々励磁駆動することにより記録媒体に打
撃印字を行なわせる印字装置のドットヘッド駆動回路に
おいて、前記励磁駆動用の通電パルスを各々独立して発
生する複数組のタイマ回路と、前記ドットデータ列が発
生される毎に前記複数組のタイマ回路のうち非選択中の
タイマ回路を選択して通電パルスを発生させるタイマ選
択回路と、前記タイマ回路から発生された通電パルスを
前記ドットデータ列に従って励磁駆動すべきドットピン
の励磁駆動回路に供給しドットピンを励磁駆動させる通
電パルス供給回路とを具備したことを特徴とする印字装
置のドットヘッド駆動回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP31701787A JPH01157864A (ja) | 1987-12-15 | 1987-12-15 | 印字装置のドットヘッド駆動回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP31701787A JPH01157864A (ja) | 1987-12-15 | 1987-12-15 | 印字装置のドットヘッド駆動回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH01157864A true JPH01157864A (ja) | 1989-06-21 |
Family
ID=18083487
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP31701787A Pending JPH01157864A (ja) | 1987-12-15 | 1987-12-15 | 印字装置のドットヘッド駆動回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH01157864A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5234238A (en) * | 1991-09-26 | 1993-08-10 | Takigen Manufacturing Co., Ltd. | Ratchet type latch assembly |
-
1987
- 1987-12-15 JP JP31701787A patent/JPH01157864A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5234238A (en) * | 1991-09-26 | 1993-08-10 | Takigen Manufacturing Co., Ltd. | Ratchet type latch assembly |
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