JPH01157123A - 周波数ロックループの周波数検出器 - Google Patents
周波数ロックループの周波数検出器Info
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- JPH01157123A JPH01157123A JP63265899A JP26589988A JPH01157123A JP H01157123 A JPH01157123 A JP H01157123A JP 63265899 A JP63265899 A JP 63265899A JP 26589988 A JP26589988 A JP 26589988A JP H01157123 A JPH01157123 A JP H01157123A
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- signal
- frequency signal
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- 230000007704 transition Effects 0.000 description 7
- 238000010586 diagram Methods 0.000 description 5
- 238000001514 detection method Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000000737 periodic effect Effects 0.000 description 2
- 238000003786 synthesis reaction Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
Classifications
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03D—DEMODULATION OR TRANSFERENCE OF MODULATION FROM ONE CARRIER TO ANOTHER
- H03D3/00—Demodulation of angle-, frequency- or phase- modulated oscillations
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03D—DEMODULATION OR TRANSFERENCE OF MODULATION FROM ONE CARRIER TO ANOTHER
- H03D13/00—Circuits for comparing the phase or frequency of two mutually-independent oscillations
- H03D13/003—Circuits for comparing the phase or frequency of two mutually-independent oscillations in which both oscillations are converted by logic means into pulses which are applied to filtering or integrating means
- H03D13/004—Circuits for comparing the phase or frequency of two mutually-independent oscillations in which both oscillations are converted by logic means into pulses which are applied to filtering or integrating means the logic means delivering pulses at more than one terminal, e.g. up and down pulses
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
- H03L7/0891—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump
-
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- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
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- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
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- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/095—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using a lock detector
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(産業上の利用分野)
本発明は、一般に、チップの低周波クロックに基づいて
高周波CPUクロックを送り出す、計算器及びコン゛ピ
ユータに通常利用される周波数合成回路要素に用いられ
るタイプの周波数ロック・ループに関するものである。
高周波CPUクロックを送り出す、計算器及びコン゛ピ
ユータに通常利用される周波数合成回路要素に用いられ
るタイプの周波数ロック・ループに関するものである。
本発明は、とりわけ、こうした周波数ロック・ループに
用いられる周波数検出器を目的としたものである。
用いられる周波数検出器を目的としたものである。
周波数の検出に用いられる既知タイプの装置の1つは、
実際には、その出力が、所望の出力周波数そのものでは
なく、その入力に加えられた信号の位相差の周期関数に
なる位相検出器である。この装置は、チップ上のコンポ
ーネントの値に関する公差の幅が広いため、また、この
タイプの検出器は、動作時の位相情報しか利用しないと
いう事実から、始動時において所望の出力周波数以外の
周波数にロックされる傾向がある。もう1つのタイプの
先行技術による周波数検出装置は、位相及び周波数検出
器であり、位相面が周期的でないため、所望の周波数に
のJロックできろ。 ただし、その利得は極めて高く、
回路をオンにした直後に、極めて高い周波数になるよう
に駆動されると、電圧制御式発振器を形成することにな
、る。この問題を解決するため、周波数合成回路に用い
る低域フィルターは、極めて長い時定数を必要とするが
、チップ上のコンポーネントを用いて、これを実現する
のはかなり困難である。
実際には、その出力が、所望の出力周波数そのものでは
なく、その入力に加えられた信号の位相差の周期関数に
なる位相検出器である。この装置は、チップ上のコンポ
ーネントの値に関する公差の幅が広いため、また、この
タイプの検出器は、動作時の位相情報しか利用しないと
いう事実から、始動時において所望の出力周波数以外の
周波数にロックされる傾向がある。もう1つのタイプの
先行技術による周波数検出装置は、位相及び周波数検出
器であり、位相面が周期的でないため、所望の周波数に
のJロックできろ。 ただし、その利得は極めて高く、
回路をオンにした直後に、極めて高い周波数になるよう
に駆動されると、電圧制御式発振器を形成することにな
、る。この問題を解決するため、周波数合成回路に用い
る低域フィルターは、極めて長い時定数を必要とするが
、チップ上のコンポーネントを用いて、これを実現する
のはかなり困難である。
(解決しようとする問題点および解決手段)従って、本
発明の目的は、望ましくない周波数にロックされたり°
、あるいは、利得が高く、オン時に相当な周波数のオー
バーシュートを生じることになるといった、先行波、術
の検出器に固有の問題を軽減する周波数検出器を提供す
ることにある。
発明の目的は、望ましくない周波数にロックされたり°
、あるいは、利得が高く、オン時に相当な周波数のオー
バーシュートを生じることになるといった、先行波、術
の検出器に固有の問題を軽減する周波数検出器を提供す
ることにある。
この目的は、検出プロセスにおける位相情報の量を減少
させ、その代わりに、周波数の差についての情報に焦点
を合わせることにより、本発明の望ましい実施態様の例
に従って達成することができる。さらに、周波数検出器
に対する2つの入力信号間における周波数の関係に関す
る決定は、最高なければ、行なわれない。
させ、その代わりに、周波数の差についての情報に焦点
を合わせることにより、本発明の望ましい実施態様の例
に従って達成することができる。さらに、周波数検出器
に対する2つの入力信号間における周波数の関係に関す
る決定は、最高なければ、行なわれない。
(実施例)
ここで、第1図のブロック図を参照すると、周波数検出
器100、低域フィルター120、電圧制御式発振器1
40、及び、分周器160から構成される周波数合成ル
ープが示されている。第2図には、から可変周波数信号
を受信する。順位(サクセション)制御回路6が、基準
周波数信号と可変周波数信号の両方を受信し、全サイク
ル検出器2及び4に出力を加える。全サイクル検出器2
及び4が従来のチャージポンプに出力を加え、ここから
、さらに、第1回の低域フィルター120に出力が加え
られる。
器100、低域フィルター120、電圧制御式発振器1
40、及び、分周器160から構成される周波数合成ル
ープが示されている。第2図には、から可変周波数信号
を受信する。順位(サクセション)制御回路6が、基準
周波数信号と可変周波数信号の両方を受信し、全サイク
ル検出器2及び4に出力を加える。全サイクル検出器2
及び4が従来のチャージポンプに出力を加え、ここから
、さらに、第1回の低域フィルター120に出力が加え
られる。
動作時、全サイクル検出器2が、基準周波数信号を受信
し、順位制御回路6によって使用可能(イネーブル)に
なると、差4周波&信号のat教の主サイクルが発生し
たことを表わす出力信号を発生する。全サイクル検出器
4が可変周波数信号を受信し、順位制御回路6によって
イネーブルになると、可変1’fJi牧信号の情定狭Ω
主ブイクルが発生したことを表わす出力信号を発生する
。順位制御回路6は、可変周波数信号と基準周波数信号
の両方を受信すると、その信号の降下エツジの発生によ
って決まる、そのサイクルを一番新しく開始したのが可
変周波数信号と基準周波数信号のどちらであるかという
ことに基づいて、全サイクル検出器2と全サイクル検出
器4のいずれかをイネーブルにする信号を発生する。従
来のチャージポンプ8は、低域フンルター120を駆動
する働きをする。全サイクル検出器2及び4の出力は、
可変周波数信号の周波数が、基準周波数信号の周波数に
比べて高いか、・あるいは、低いかを表示する。次に、
この周波数を適当に変化させて、可変周波数信号の周波
数を上げるか、または、下げるかする。
し、順位制御回路6によって使用可能(イネーブル)に
なると、差4周波&信号のat教の主サイクルが発生し
たことを表わす出力信号を発生する。全サイクル検出器
4が可変周波数信号を受信し、順位制御回路6によって
イネーブルになると、可変1’fJi牧信号の情定狭Ω
主ブイクルが発生したことを表わす出力信号を発生する
。順位制御回路6は、可変周波数信号と基準周波数信号
の両方を受信すると、その信号の降下エツジの発生によ
って決まる、そのサイクルを一番新しく開始したのが可
変周波数信号と基準周波数信号のどちらであるかという
ことに基づいて、全サイクル検出器2と全サイクル検出
器4のいずれかをイネーブルにする信号を発生する。従
来のチャージポンプ8は、低域フンルター120を駆動
する働きをする。全サイクル検出器2及び4の出力は、
可変周波数信号の周波数が、基準周波数信号の周波数に
比べて高いか、・あるいは、低いかを表示する。次に、
この周波数を適当に変化させて、可変周波数信号の周波
数を上げるか、または、下げるかする。
ここで、第3図の詳細な回路図を参照すると、第2図の
全サイクル検出器2、全サイクル検出器4、及び、順位
制御回路6の実現に用いられる従来の論理素子から成る
回路が示されている。全サイクル検出器2は、主として
、図示のように相互接続されたフリップフロップ10.
20、及び、30から構成される。フリップフロップ1
0.20.及び、30は、順位制御回路6からのイキー
ブ′ル償号が存在しなければリセットされる、従来のセ
ット・リセットフリップフロップで構成される。フリッ
ププロップ10は、リセット状態で始動し、基準周波数
信号の下降遷移時に、セット状態に遷移する。フリップ
70ツブ20は、リセット状態で始動し、基準周波数信
号が上昇し、フリップ70ツブ10がセットされると、
セット状態に遷移する。フリップフロップ30は、リセ
ット状態で始動し、全サイクル検出回路2がイネーブル
になったあ乙に、基準周波数信号が第2の時間に遷移し
て低下すると、セット状態に遷移する。本質的に、フリ
ップフロップ10は基準周波数信号の第1の降下エツジ
を監視し、フリップフロップ2oは基準周波数信号の第
1の降下エツジに後続する第1の上昇エツジを監視し、
フリップフロップ30は基準周波数信号の第2の降下エ
ツジを監視するものである。第3図のフリップフロップ
40.50、及び、60は、フリップフロップ10.2
0、及び、30に関連した上述の機能と全く同じ機能を
可変周波数信号に対して果たすものである。フリップフ
ロップ70は、第2図の順位制御回路60機能を果たす
ものである。基準周波数信号及び可変周波数信号を受信
するだけでなく、フリップフロップ70は、どの信号サ
イクルが最後に始まったのか判定するため、フリップフ
ロップ10及び40の出力も受信する。降下遷移が現在
記録されており、その信号について、それまで降下遷移
が記録されていないという事実をもって、この判定の確
認が行なわれる。フリップ70ツブ30がセットされる
と、出力に電荷が付加され、その結果、可変周波数信号
の周波数が増すことになる。
全サイクル検出器2、全サイクル検出器4、及び、順位
制御回路6の実現に用いられる従来の論理素子から成る
回路が示されている。全サイクル検出器2は、主として
、図示のように相互接続されたフリップフロップ10.
20、及び、30から構成される。フリップフロップ1
0.20.及び、30は、順位制御回路6からのイキー
ブ′ル償号が存在しなければリセットされる、従来のセ
ット・リセットフリップフロップで構成される。フリッ
ププロップ10は、リセット状態で始動し、基準周波数
信号の下降遷移時に、セット状態に遷移する。フリップ
70ツブ20は、リセット状態で始動し、基準周波数信
号が上昇し、フリップ70ツブ10がセットされると、
セット状態に遷移する。フリップフロップ30は、リセ
ット状態で始動し、全サイクル検出回路2がイネーブル
になったあ乙に、基準周波数信号が第2の時間に遷移し
て低下すると、セット状態に遷移する。本質的に、フリ
ップフロップ10は基準周波数信号の第1の降下エツジ
を監視し、フリップフロップ2oは基準周波数信号の第
1の降下エツジに後続する第1の上昇エツジを監視し、
フリップフロップ30は基準周波数信号の第2の降下エ
ツジを監視するものである。第3図のフリップフロップ
40.50、及び、60は、フリップフロップ10.2
0、及び、30に関連した上述の機能と全く同じ機能を
可変周波数信号に対して果たすものである。フリップフ
ロップ70は、第2図の順位制御回路60機能を果たす
ものである。基準周波数信号及び可変周波数信号を受信
するだけでなく、フリップフロップ70は、どの信号サ
イクルが最後に始まったのか判定するため、フリップフ
ロップ10及び40の出力も受信する。降下遷移が現在
記録されており、その信号について、それまで降下遷移
が記録されていないという事実をもって、この判定の確
認が行なわれる。フリップ70ツブ30がセットされる
と、出力に電荷が付加され、その結果、可変周波数信号
の周波数が増すことになる。
同様に、フリップフロップ60がセットされると電荷が
出力から減ぜられ、その結果、可変周波数信号の周波数
が低下することになる。
出力から減ぜられ、その結果、可変周波数信号の周波数
が低下することになる。
(効 果)
本発明は、以上のように構成され゛、作用するものであ
るから、上記した問題点を解決することができるという
効果が得られる。
るから、上記した問題点を解決することができるという
効果が得られる。
第1図は本発明を適用した周波数ロック・ループ回路の
ブロック図、第2図は第1図の周波数検出器のブロック
図、第3図は第2図の周波数検出器の回路図である。
ブロック図、第2図は第1図の周波数検出器のブロック
図、第3図は第2図の周波数検出器の回路図である。
Claims (1)
- 【特許請求の範囲】 1 基準周波数信号と可変周波数信号とを受信し、基準
周波数信号及び可変周波数信号のうち周波数の高い方で
ある何れか一方の信号の一周期を検出した後、基準周波
数信号の周波数と可変周波数信号の周波数との差に対す
る関数である周波数差出力信号を発生する周波数検出器
。 2 下記(a)乃至(c)を具備するものであることを
特徴とする周波数検出器。 (a)基準周波数信号と可変周波数信号とを受信して、
該基準周波数信号と可変周波数信号との何れがその周期
を最後の時点で始めたかに関連して、第1の全波検出器
及び第2の全波検出器を選択的にイネーブルにする順位
制御回路。 (b)基準周波数信号を受信して、順位制御回路によっ
てイネーブルにされたとき動作し、基準周波数信号にお
いて指定された数の周期の波が生じたことを示す出力信
号を発生する第1の全波検出器。 (c)可変周波数信号を受信して、順位制御回路によっ
てイネーブルにされたとき動作し、可変周波数信号にお
いて指定された数の周期の波が生じたことを示す出力信
号を発生する第1の全波検出器。 3 前記第1及び第2の全波検出器は、複数のセット・
リセット・フリップ・フロップからなるものであること
を特徴とする請求項2に記載の周波数検出器。 4 下記(a)乃至(d)からなる周波数ロック・ルー
プ回路。 (a)請求項1又は2又は3に記載の周波数検出器。 (b)周波数差出力信号を受信し、それから、予め定め
た遮断周波数より高い信号成分を除いた制御信号を提供
するための低域フィルタ。 (c)前記制御信号を受信し、周波数が該制御信号の関
数であるような出力信号を発生する電圧制御発振器。 (d)前記出力信号を、適当な因数で割って、可変周波
数信号を発生する分周器。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US113,036 | 1987-10-23 | ||
US07/113,036 US4801894A (en) | 1987-10-23 | 1987-10-23 | Frequency detector for frequency locked loop |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH01157123A true JPH01157123A (ja) | 1989-06-20 |
Family
ID=22347261
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63265899A Pending JPH01157123A (ja) | 1987-10-23 | 1988-10-21 | 周波数ロックループの周波数検出器 |
Country Status (4)
Country | Link |
---|---|
US (1) | US4801894A (ja) |
EP (1) | EP0313206A3 (ja) |
JP (1) | JPH01157123A (ja) |
KR (1) | KR960011405B1 (ja) |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5180935A (en) * | 1990-11-09 | 1993-01-19 | Motorola, Inc. | Digital timing discriminator |
US5121010A (en) * | 1991-02-14 | 1992-06-09 | Motorola, Inc. | Phase detector with deadzone window |
US5266907A (en) * | 1991-06-25 | 1993-11-30 | Timeback Fll | Continuously tuneable frequency steerable frequency synthesizer having frequency lock for precision synthesis |
TW475318B (en) * | 1998-05-04 | 2002-02-01 | Koninkl Philips Electronics Nv | Phase frequency detector having instantaneous phase difference output |
US20030007585A1 (en) * | 2001-06-28 | 2003-01-09 | Dalton Declan M. | Fractional-n frequency synthesizer |
NZ524537A (en) * | 2003-03-04 | 2005-08-26 | Tait Electronics Ltd | Improvements relating to frequency and/or phase lock loops |
CN103391045B (zh) * | 2013-07-30 | 2015-11-25 | 浙江大学 | 抗工艺涨落的自修调集成电路片上振荡器 |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3233180A (en) * | 1961-12-13 | 1966-02-01 | Bowser Inc | Frequency comparator |
GB1547445A (en) * | 1975-08-25 | 1979-06-20 | Hewlett Packard Co | Frequency comparator circuit |
DE2635982C3 (de) * | 1976-08-06 | 1980-02-28 | Mannesmann Ag, 4000 Duesseldorf | Eichnormal zum Einrichten von Ultraschall-Prüfanlagen |
US4494021A (en) * | 1982-08-30 | 1985-01-15 | Xerox Corporation | Self-calibrated clock and timing signal generator for MOS/VLSI circuitry |
US4594563A (en) * | 1984-11-02 | 1986-06-10 | Ampex Corporation | Signal comparison circuit and phase-locked-loop using same |
-
1987
- 1987-10-23 US US07/113,036 patent/US4801894A/en not_active Expired - Fee Related
-
1988
- 1988-09-12 EP EP88308398A patent/EP0313206A3/en not_active Withdrawn
- 1988-10-21 JP JP63265899A patent/JPH01157123A/ja active Pending
- 1988-10-22 KR KR1019880013844A patent/KR960011405B1/ko active IP Right Grant
Also Published As
Publication number | Publication date |
---|---|
EP0313206A2 (en) | 1989-04-26 |
US4801894A (en) | 1989-01-31 |
KR960011405B1 (ko) | 1996-08-22 |
EP0313206A3 (en) | 1990-03-14 |
KR890007491A (ko) | 1989-06-20 |
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