JPH01151845A - Message synchronizing system - Google Patents
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- JPH01151845A JPH01151845A JP62311228A JP31122887A JPH01151845A JP H01151845 A JPH01151845 A JP H01151845A JP 62311228 A JP62311228 A JP 62311228A JP 31122887 A JP31122887 A JP 31122887A JP H01151845 A JPH01151845 A JP H01151845A
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- Synchronisation In Digital Transmission Systems (AREA)
Abstract
Description
【発明の詳細な説明】
〔概要〕
メッセージ周期方式、特に通信制御処理装置におけるメ
ッセージ周期方式に関し、
各回線接続回路にタイマを設けることなく、比較的簡単
及び安価な回路を用いてメツセージの同期をとることを
目的とし、
回線ｌＩ１ｗＪ回路及び回線接続回路を有する通信制御
処理装置でメツセージの同期をとるために所定期間毎に
メツセージ中にメッセージ周期用信号を挿入するメッセ
ージ周期方式において、該回線制御回路内に、送信開始
の指示に応答して該メッセージ周期用信号のデータ又は
該メッセージ周期用信号のデータとして任意の回線接続
回路が接続する回線番号を書き込むと共に該所定期間後
に読み出す回路手段を備え、該回路手段より読み出され
たデータに基づいてメツセージ中に該メッセージ周期用
信号を挿入するように構成する。[Detailed Description of the Invention] [Summary] Regarding the message cycle method, particularly the message cycle method in a communication control processing device, message synchronization is achieved using a relatively simple and inexpensive circuit without providing a timer in each line connection circuit. In a message cycle method in which a message cycle signal is inserted into messages at predetermined intervals in order to synchronize messages in a communication control processing device having a line lI1wJ circuit and a line connection circuit, the line control circuit a circuit means for writing a line number to which an arbitrary line connection circuit is connected as data of the message cycle signal or data of the message cycle signal in response to an instruction to start transmission, and reading the line number after the predetermined period; The message cycle signal is inserted into the message based on the data read out from the circuit means.
本発明はメッセージ周期方式、特に通信制御処理装置に
おけるメッセージ周期方式に関する。The present invention relates to a message periodic method, and particularly to a message periodic method in a communication control processing device.
第５図は、−殻内な通信制御処理装置の概略構成を示す
。同図中、４１は上位装置（図示せず）とのインタフェ
ースを司どるインタフェース制御回路、４２は送受信デ
ータが格納される記憶回路、４３は記憶回路４２に格納
される通信制御プログラムを読み出して実行する主制御
回路、４４は回線制御回路、４５は回線接続回路、４６
はモデム、４７は共通バスである。回線制御回路４４は
、主ＩＩＩ御回路４３からの指示に従って回線接続回路
４５と記憶回路４２との間でデータ転送を行なう。FIG. 5 shows a schematic configuration of an in-shell communication control processing device. In the figure, 41 is an interface control circuit that controls the interface with a host device (not shown), 42 is a memory circuit in which transmitted and received data is stored, and 43 is a memory circuit that reads and executes a communication control program stored in the memory circuit 42. 44 is a line control circuit, 45 is a line connection circuit, 46 is a main control circuit for
is a modem, and 47 is a common bus. The line control circuit 44 transfers data between the line connection circuit 45 and the memory circuit 42 according to instructions from the main III control circuit 43.
回線接続回路４５は、四線制御回路４４からのパラレル
データをビットシリアルデータに変換してモデム４６へ
送出する。The line connection circuit 45 converts the parallel data from the four-wire control circuit 44 into bit serial data and sends it to the modem 46.
上記の如き通信制御処理装置により２進デ一タ同期通信
を行なう場合、メツセージの同期をとるために１秒に１
回の割合でメツセージ中にメッセージ周期用キャラクタ
ＳＹＮを挿入する必要がある。When performing binary data synchronous communication using a communication control processing device such as the one described above, 1 second per second is used to synchronize messages.
It is necessary to insert the message cycle character SYN into the message at a certain rate.
第６図は、従来のメッセージ周期方式が適用された通信
制御処理装置の要部を示す。同図中、第５図と同一部分
には同一符号を付す。回線制御回路４４には、ｍＩＩの
回線接続回路４５ｔ〜４５ｍが接続されており、モデム
４６１〜４６ｍが対応する回線接続回路４５＋〜４５ｍ
に接続されている。回線接続回路４５１〜４５ｍは、タ
イマ５０１〜５０ｍを有する。FIG. 6 shows a main part of a communication control processing device to which a conventional message cycle method is applied. In the figure, the same parts as in FIG. 5 are given the same reference numerals. Line connection circuits 45t to 45m of the mII are connected to the line control circuit 44, and line connection circuits 45+ to 45m corresponding to the modems 461 to 46m are connected to the line control circuit 44.
It is connected to the. The line connection circuits 451-45m have timers 501-50m.
例えば回線接続回路４５１の場合、タイマ、 ５０１
は回線制御回路４４からのタイマ起動信号Ｔ Ｍ ＯＮ
１を受信すると１秒間カウントして回線制御回路４４
に対して１秒タイムアウト信号ＴＯを送出する。これに
より、回線制御回路４４は１秒毎にタイマ５０１からの
１秒タイムアウト信号ＴＯ＋により割込み処理に入り、
メツセージ中にメッセージ周期用キャラクタＳＹＮを挿
入する。For example, in the case of the line connection circuit 451, a timer, 501
is the timer start signal T M ON from the line control circuit 44
When 1 is received, it counts for 1 second and the line control circuit 44
A 1 second timeout signal TO is sent to the As a result, the line control circuit 44 enters interrupt processing every 1 second in response to the 1 second timeout signal TO+ from the timer 501.
Insert message cycle character SYN into the message.
〔発明が解決しようとする問題点］
従来方式では、回線接続回路４５＋〜４５ｍが夫々タイ
マ５０＋〜５０ｍを備えている必要があるため回線接続
回路４５１〜４５ｍの回路構成が複雑となり回路が高価
となると共に、回線制御回路４４は全ての回線接続回路
４５１〜４５ｍからの１秒タイムアウト信号ＴＯ＋〜Ｔ
Ｏｍを監視する必要があるという問題が生じていた。[Problems to be Solved by the Invention] In the conventional system, each of the line connection circuits 45+ to 45m must be equipped with a timer 50+ to 50m, which makes the circuit configuration of the line connection circuits 451 to 45m complicated and expensive. At the same time, the line control circuit 44 receives 1 second timeout signals TO+~T from all the line connection circuits 451~45m.
A problem arose in that Om needed to be monitored.
本発明は、各回線接続回路にタイマを設けることなく、
比較的簡単及び安価な回路を用いてメツセージの同期を
とることのできるメッセージ周期方式を提供することを
目的とする。The present invention eliminates the need to provide a timer in each line connection circuit.
It is an object of the present invention to provide a message periodic scheme that can synchronize messages using relatively simple and inexpensive circuitry.
（問題点を解決するための手段）
第１図（ａ）は本発明の第１発明の詳細な説明図であり
、第１図（ｂ）は本発明の第２発明の原理説明図である
。(Means for solving the problem) FIG. 1(a) is a detailed explanatory diagram of the first invention of the present invention, and FIG. 1(b) is a diagram explanatory of the principle of the second invention of the present invention. .
第１図（ａ）において、１は回線制御回路、２は回線接
続回路、３は回線制御回路１内に設けられた回路手段で
ある。第１発明のメッセージ周期方式では、回線制御回
路１及び回線接続回路２を有する通信制御処理装置にお
いてメツセージの同期をとるために所定期間毎にメツセ
ージ中にメッセージ周期用信号を挿入する。In FIG. 1(a), 1 is a line control circuit, 2 is a line connection circuit, and 3 is a circuit provided within the line control circuit 1. In FIG. In the message cycle method of the first invention, a message cycle signal is inserted into messages at predetermined intervals in order to synchronize messages in a communication control processing device having a line control circuit 1 and a line connection circuit 2.
第１図（ｂ）において、２１〜２ｍは回線接続回路であ
り、同図中第１図（ｂ）と同一部分には同一符号を付し
てその説明は省略する。第２発明のメッセージ周期方式
では、回線制御回路１及び回線接続回路２１〜２ｍを有
する通信制御処理装置においてメツセージの同期をとる
ために所定期間毎にメツセージ中にメッセージ周期用信
号を挿入する。In FIG. 1(b), 21 to 2m are line connection circuits, and the same parts as in FIG. 1(b) are given the same reference numerals and their explanations will be omitted. In the message cycle method of the second invention, a message cycle signal is inserted into messages at predetermined intervals in order to synchronize messages in a communication control processing device having a line control circuit 1 and line connection circuits 21 to 2m.
第１．第２発明によれば、回路手段３が送信開始の指示
に応答してメッセージ周期用信号のデータ又はメッセー
ジ周期用信号のデータとして任意の回線接続回路が接続
する回線番号を書き込むと共に前記所定期間後に読み出
す。メッセージ周期用信号は、回路手段３より読み出さ
れたデータに基づいてメツセージ中に挿入される。1st. According to the second invention, the circuit means 3 writes the line number to which an arbitrary line connection circuit is connected as the data of the message cycle signal or the data of the message cycle signal in response to the instruction to start transmission, and after the predetermined period has elapsed. read out. The message cycle signal is inserted into the message based on the data read out from the circuit means 3.
従って、各回線接続回路にタイマを設けることなく、比
較的簡単及び安価な回路を用いてメツセージの同期をと
ることが可能となる。Therefore, messages can be synchronized using a relatively simple and inexpensive circuit without providing a timer in each line connection circuit.
第２図は、本発明方式の一実施例適用された通信制御処
理装置の回線制御回路の要部を示す。説明の便宜上、通
信制御処理装置は前記第５図に示す構成を有するものと
する。第２図において、１１はライトポインタ、１２は
リードポインタ、１３は遅延回路、１４は被遅延ライト
ポインタ、１５はマルチプレクサ、１６はランダムアク
セスメモリ（ＲＡＭ） 、１７はデータバスである。第
２図に示す回路は、デイレイＦ Ｉ ＦＯ（Ｆｉｒｓｔ
−ｉｎＦｉｒｓｔ−ｏｔ＋ｔ ）を構成する。FIG. 2 shows a main part of a line control circuit of a communication control processing device to which an embodiment of the present invention is applied. For convenience of explanation, it is assumed that the communication control processing device has the configuration shown in FIG. 5 above. In FIG. 2, 11 is a write pointer, 12 is a read pointer, 13 is a delay circuit, 14 is a delayed write pointer, 15 is a multiplexer, 16 is a random access memory (RAM), and 17 is a data bus. The circuit shown in FIG. 2 is a delay FIFO (First
-inFirst-ot+t).
回線制御回路は、図示を省略するデイレイＦＩＦＯ制御
部を有し、このデイレイＦＩＦＯＩｌｌｔ［１部はリー
ドポインタ１２の値ＲＰと被遅延ライトポインタ１４の
値ＷＰ’ との比較やＲＡＭ１６の書き込み及び読み出
し動作などを制御する。回線制御回路に送信開始を指示
する信号が入来すると、ＲＡＭ１６はデイレイＦＩＦＯ
制御部の制御下でメッセージ周期用キャラクタＳＹＮの
データをデータバス１７を介して書き込み、このデータ
がＲＡＭ１６に関き込まれるとライトポインタ１１の値
ＷＰがインクリメントされる。デイレイＦＩＦＯ制御部
は、リードポインタ１２の値ＲＰと被遅延ライトポイン
タ１４のｉｗｐ’ とを比較してこれらが異なる場合に
のみデータをＲＡＭ１６がらデータバス１７に読み出す
ようにＲＡＭ１６を制御し、データがＲＡＭ１６から読
み出されるとリードポインタ１２のＩＵＲＰがインクリ
メントされる。従って、遅延回路１３の遅延時間を１秒
に設定してけば、ＲＡＭ１６に書き込まれたデータは１
秒後でないと読み出せない。回線制御回路は、ＲＡＭ１
６からデータバス１７に読み出されたデータに基づいて
割込み処理に入り、メツセージ中にメッセージ周期用キ
ャラクタＳＹＮを挿入する。The line control circuit has a delay FIFO control section (not shown), and this delay FIFO control section compares the value RP of the read pointer 12 with the value WP' of the delayed write pointer 14 and performs write and read operations of the RAM 16. control etc. When a signal instructing the line control circuit to start transmitting, the RAM 16
Under the control of the control section, the data of the message cycle character SYN is written via the data bus 17, and when this data is written into the RAM 16, the value WP of the write pointer 11 is incremented. The delay FIFO control unit controls the RAM 16 to compare the value RP of the read pointer 12 and the iwp' of the delayed write pointer 14 and read the data from the RAM 16 to the data bus 17 only when they differ. When the data is read from the RAM 16, IURP of the read pointer 12 is incremented. Therefore, if the delay time of the delay circuit 13 is set to 1 second, the data written to the RAM 16 will be 1 second.
It cannot be read until a few seconds later. The line control circuit is RAM1
6 to the data bus 17, and inserts a message cycle character SYN into the message.
本実施例では、回線制御回路内にデイレイＦｌＦＯを設
けているため、各回線接続回路内にタイマを設ける必要
がなく、メツセージ中にメッセージ周期用キャラクタＳ
ＹＮを１秒毎に挿入できる。In this embodiment, since the delay FlFO is provided in the line control circuit, there is no need to provide a timer in each line connection circuit, and the message cycle character S
YN can be inserted every second.
なお、通常は複数の回線接続回路が回線制御回路に接続
されている。この場合、送信開始と同時に回線制御回路
のデイレイＦＩＦＯに回線接続回路が接続する回線番号
を供給し、メッセージ周期用キャラクタＳＹＮのデータ
として回線番号をＲＡＭ１６に書き込む。これにより、
回線制御回路の割り込み処理は、デイレイＦＩＦＯ（即
ち、ＲＡＭ１６）より出力される回線番−号に基づいて
行なわれる。この結果、メッセージ周期用キャラクタＳ
ＹＮ及び回線番号に関するデータをデイレイＦＩＦＯの
出力より同時に得ることができる。Note that usually a plurality of line connection circuits are connected to the line control circuit. In this case, the line number to which the line connection circuit connects is supplied to the delay FIFO of the line control circuit at the same time as the transmission starts, and the line number is written into the RAM 16 as data of the message cycle character SYN. This results in
Interrupt processing of the line control circuit is performed based on the line number output from the delay FIFO (ie, RAM 16). As a result, the message cycle character S
Data regarding YN and line number can be obtained simultaneously from the output of the delay FIFO.
第３図は、第２図のデイレイＦＩＦＯのより具体的構成
を示す。第３図中、第２図と同一部分には同一符号を付
し、その説明は省略する。カウンタ２１はライトポイン
タ１１を構成し、カウンタ２２はリードポインタ１２を
構成する。カウンタ２３、ＪＫフリップフロップ２４及
びＲＡＭ２５は遅延回路１３を構成し、カウンタ２８は
被遅延ライトポインタ１４を構成する。なお、２６゜２
９はインバータ、２７は２人カアンドゲート、Ｒは抵抗
である。FIG. 3 shows a more specific configuration of the delay FIFO in FIG. 2. In FIG. 3, the same parts as in FIG. 2 are given the same reference numerals, and their explanations will be omitted. The counter 21 constitutes the write pointer 11, and the counter 22 constitutes the read pointer 12. The counter 23, the JK flip-flop 24, and the RAM 25 constitute the delay circuit 13, and the counter 28 constitutes the delayed write pointer 14. In addition, 26°2
9 is an inverter, 27 is a two-man gate, and R is a resistor.
端子３０には、第４図（Ａ）に示すＩＭＨｚのクロック
パルスＣＫ１Ｍが入来してカウンタ２３でカウントされ
る。カウンタ２３は、１０６をカウントするので、１秒
周期で１０６のカウントが繰り返される。クロックパル
スＧＫＩＭはインバータ２６を介して第４図（Ｂ）に示
すリード／ライト信号Ｒ／ＷとしてＲＡＭ２５のリード
／ライト端子Ｒ／Ｗに供給されると共に、アンドゲート
２７の一入力端子にも供給される。端子３１には、ライ
ト信号ＷＲＩＴＥが入来してカウンタ２１でカウントさ
れる。ライト信号ＷＲ１’ｒＥは、インバータ２つを介
してリード／ライト信号としてＲＡＭ１６のリード／ラ
イト端子Ｒ／Ｗに供給されると共に、ＪＫフリップフロ
ップ２４のＪ入力端子及びアンドゲート２７の伯の入力
端子に供給される。アンドゲート２７の出力ＤＦは、Ｒ
ＡＭ２５の端子Ｄｉｎに供給される。端子３２には、リ
ード信号ＲＥＡＤが入来してカウンタ２２でカウントさ
れる。An IMHz clock pulse CK1M shown in FIG. 4(A) enters the terminal 30 and is counted by the counter 23. Since the counter 23 counts 106, the count of 106 is repeated every second. The clock pulse GKIM is supplied via the inverter 26 to the read/write terminal R/W of the RAM 25 as the read/write signal R/W shown in FIG. 4(B), and also to one input terminal of the AND gate 27. be done. A write signal WRITE enters the terminal 31 and is counted by the counter 21. The write signal WR1'rE is supplied as a read/write signal to the read/write terminal R/W of the RAM 16 via two inverters, and also to the J input terminal of the JK flip-flop 24 and the input terminal of the AND gate 27. is supplied to The output DF of the AND gate 27 is R
It is supplied to the terminal Din of AM25. A read signal READ enters the terminal 32 and is counted by the counter 22.
第４図中矢印で示す時点ｔ１でライト信号ＷＲＩＴＥが
オン（ハイレベル）となると、ＪＫフリップ７０ツブ２
４はセットされ、リード／ライト信号Ｒ／Ｗがローレベ
ルの時にはカウンタ２３のカウント値、即ち、第４図（
Ｄ）に示す出力アドレスＡＤＲで示されるＲＡＭ２５の
アドレスにＪＫフリップ７０ツブ２４の出力ＤＦが書き
込まれた後にＪＫフリップ７０ツブ２４がリセットされ
る。ＲＡＭ２５の第４図（Ｅ）に示す出力り。ｕｔは、
リード／ライト信号Ｒ／Ｗのハイレベル時にはカウンタ
２３の出力アドレスＡＤＲのデータであり、リード／ラ
イト信号Ｒ／Ｗのローレベル時にはハイインピーダンス
状態となる。ＲＡＭ２５の端子り。ｕｔは、抵抗Ｒを介
して接地されているので、リード／ライト信号Ｒ／Ｗが
ローレベル時にはＲＡＭ２５の出力り。ｕｔがローレベ
ル（「０」）となる。つまり、ＲＡＭ２５は端子Ｄｉｎ
より入力したデータを１秒後に端子り。、ｔより出力す
る遅延回路の機能を有する。カウンタ２８は、ＲＡＭ２
５の出力り。ｕｔのハイレベル（ＮＪ）をカウントする
。即ち、カウンタ２８は、ライト信号ＷＲＩＴＥのカウ
ント値ＷＰを１秒遅延してＷＰ′として出力する。When the write signal WRITE turns on (high level) at time t1 indicated by the arrow in FIG.
4 is set, and when the read/write signal R/W is at low level, the count value of the counter 23, that is, the count value in FIG.
After the output DF of the JK flip 70 block 24 is written to the address of the RAM 25 indicated by the output address ADR shown in D), the JK flip 70 block 24 is reset. The output of the RAM 25 is shown in FIG. 4(E). ut is
When the read/write signal R/W is at a high level, it is the data of the output address ADR of the counter 23, and when the read/write signal R/W is at a low level, it is in a high impedance state. RAM25 terminal. Since ut is grounded through the resistor R, the output from the RAM 25 is output when the read/write signal R/W is at low level. ut becomes low level (“0”). In other words, the RAM25 is connected to the terminal Din.
The input data will be sent to the terminal after 1 second. , t has the function of a delay circuit. The counter 28 is RAM2
5 output. Count the high level (NJ) of ut. That is, the counter 28 delays the count value WP of the write signal WRITE by one second and outputs it as WP'.
デイレイＦＩＦＯにデータを入力する際には、データバ
ス１７にデータをセットしてライト信号ＷＲＩＴＥをオ
ン（ハイレベル）とする。これにより、データは、カウ
ンタ２１のカウント値Ｗ＋）で示されるＲＡＭ１６のア
ドレスに書き込まれて、カウンタ２１のカウント値ＷＰ
がインクリメントされる。この時点では、カウンタ２８
のカウント値ＷＰ’はカウンタ２２のカウント（ａ Ｒ
Ｐと同一であるため、ＲＡＭ１６よりＲＰをアドレスと
してデータを読み出すことはできない。しかし、１秒後
にカウント値ＷＰ′がインクリメントされると、ＷＰ′
とＲＰとは異なる値となるため、ＲＡＭ１６よりＲＰを
アドレスとしてデータを読み出し、カウント値ＲＰをイ
ンクリメントする。上記の動作を繰り返すことにより、
デイレイＦＩＦＯは入力データを１秒後に出力する。When inputting data to the delay FIFO, data is set on the data bus 17 and the write signal WRITE is turned on (high level). As a result, the data is written to the address of the RAM 16 indicated by the count value W+) of the counter 21, and the data is written to the address of the RAM 16 indicated by the count value WP of the counter 21.
is incremented. At this point, the counter 28
The count value WP' of the counter 22 (a R
Since it is the same as P, data cannot be read from the RAM 16 using RP as an address. However, when the count value WP' is incremented after one second, WP'
and RP are different values, so data is read from the RAM 16 using RP as an address and the count value RP is incremented. By repeating the above operations,
The delay FIFO outputs input data one second later.
２進データ同１１通信を行なう場合、メツセージの同期
をとるために１秒に１回の割合でメツセージ中にメッセ
ージ周期用ヤヤラクタＳＹＮを挿入する必要がある。そ
こで、回線制御回路内にデイレイＦＩＦＯを設け、送信
開始と同時にデイレイＦＩＦＯに回線番号を入力し、そ
の入力された回線番号が１秒後に出力された時にメッセ
ージ周期用キャラクタＳＹＮを挿入する処理を行ない、
これらの動作を繰り返すことにより１秒間に１回の割合
でメツセージ中にメッセージ周期用４；ヤラクタＳＹＮ
を挿入することができる。When performing binary data communication, it is necessary to insert a message cycle controller SYN into the message once every second in order to synchronize the messages. Therefore, a delay FIFO is provided in the line control circuit, a line number is input into the delay FIFO at the same time as transmission starts, and a message cycle character SYN is inserted when the input line number is output one second later. ,
By repeating these operations, the message cycle will be 4; Yarakuta SYN during the message at a rate of once per second.
can be inserted.
以上本発明を実施例により説明したが、本発明は本発明
の主旨に従い種々の変形か可能であり、本発明からこれ
らを排除するものではない。Although the present invention has been described above using examples, the present invention can be modified in various ways according to the gist of the present invention, and these are not excluded from the present invention.
本発明によれば、回線制御回路内に送信開始の指示に応
答してメッセージ周期用信号のデータを衾ぎ込むと共に
所定期間後に読み出す回路手段を設け、前記回路手段よ
り読み出されたデータに基づいてメツセージ中にメッセ
ージ周期用信号を挿入するようにしたので、各回線接続
回路にタイマを設けることなく、比較時簡単及び安価な
回路を用いてメツセージの同期をとることができ、実用
的には極めて有用である。According to the present invention, a circuit means is provided in the line control circuit for loading data of a message cycle signal in response to an instruction to start transmission and reading it out after a predetermined period, and based on the data read from the circuit means. Since the message cycle signal is inserted into the message, messages can be synchronized using a comparatively simple and inexpensive circuit without providing a timer in each line connection circuit. Extremely useful.
第１図は本発明の原即説明図、
第２図は本発明方式の一実施例を適用された通信制御処
理装置の回線制御回路の要部を示すブロック図、
第３図はデイレイＦＩＦＯのより具体的構成を示すブロ
ック図、
第４図はデイレイＦＩＦＯの動作説明用タイムヂャート
、
第５図は一般的な通信制御処理装置の概略構成を示すブ
ロック図、
第６図は従来方式が適用された通信制御処理装置の要部
を示すブロック図である。
第１図〜第４図において、
１は回線制御回路、
２．２１〜２Ｔｎは回線接続回路、
３は回路手段、
１１はライトポインタ、
１２はリードポインタ、
１３は遅延回路、
１４は被遅延ライトポインタ、
１５はマルチプレクサ、
１６はＲＡＭ。
１７はデータバス、
２１・〜２３．２８はカウンタ、
２４はＪＫフリップ７０ツブ、
２５はＲＡＭ。
２６．２９はインバータ、
２７はアンドゲート、
３０〜３２は端子
を示す。
＋ＣＩ）
（ｂ） ２ｍ
杢浴叩の原理誌明図
第１図
第２図
千イレイＦＩＦＯのぎり具体９つ才訴へと示オフ゛口・
ンフ図第３図FIG. 1 is an explanatory diagram of the present invention, FIG. 2 is a block diagram showing the main part of a line control circuit of a communication control processing device to which an embodiment of the method of the present invention is applied, and FIG. 3 is a diagram of a delay FIFO. A block diagram showing a more specific configuration, Figure 4 is a time chart for explaining the operation of a delay FIFO, Figure 5 is a block diagram showing a schematic configuration of a general communication control processing device, and Figure 6 is a diagram showing a conventional system. FIG. 2 is a block diagram showing main parts of a communication control processing device. 1 to 4, 1 is a line control circuit, 2.21 to 2Tn are line connection circuits, 3 is a circuit means, 11 is a write pointer, 12 is a read pointer, 13 is a delay circuit, and 14 is a delayed write Pointer, 15 is multiplexer, 16 is RAM. 17 is a data bus, 21-23.28 is a counter, 24 is a JK flip 70 tube, and 25 is a RAM. 26 and 29 are inverters, 27 is an AND gate, and 30 to 32 are terminals. +CI) (b) 2m The principles of heather bathing are explained in Figure 1, Figure 2, and the 9 specific techniques of FIFO.
Figure 3
Claims (4)
する通信制御処理装置でメッセージの同期をとるために
所定期間毎にメッセージ中にメッセージ同期用信号を挿
入するメッセージ同期方式において、該回線制御回路内
に、送信開始の指示に応答して該メッセージ周期用信号
のデータを書き込むと共に該所定期間後に読み出す回路
手段（３）を備え、該回路手段より読み出されたデータ
に基づいてメッセージ中に該メッセージ同期用信号を挿
入することを特徴とするメッセージ同期方式。(1) In a message synchronization method in which a message synchronization signal is inserted into a message at predetermined intervals in order to synchronize messages in a communication control processing device having a line control circuit (1) and a line connection circuit (2), The line control circuit includes a circuit means (3) for writing the data of the message cycle signal in response to an instruction to start transmission and for reading the data after the predetermined period. A message synchronization method characterized by inserting the message synchronization signal into the message synchronization method.
て前記メッセージ同期用信号のデータを書き込むメモリ
（１６）と、該データが該メモリに書き込まれると値（
ＷＰ）がインクリメントされるライトポインタ（１１）
と、該ライトポインタの出力を前記所定期間遅延する遅
延回路（１３）と、該データが該メモリより読み出され
ると値（ＲＰ）がインクリメントされるリードポインタ
（１２）とを備え、該遅延回路より出力される遅延され
たライトポインタの値（ＷＰ′）とリードポインタの値
（ＲＰ）とを比較して不一致の場合にのみ該データを該
メモリより読み出すことを特徴とする特許請求の範囲第
１項記載のメッセージ同期方式。(2) The circuit means (3) includes a memory (16) into which data of the message synchronization signal is written in response to an instruction to start transmission, and a value (16) when the data is written into the memory.
Write pointer (11) where WP) is incremented
, a delay circuit (13) that delays the output of the write pointer for the predetermined period, and a read pointer (12) whose value (RP) is incremented when the data is read from the memory; Claim 1, characterized in that the output delayed write pointer value (WP') and read pointer value (RP) are compared, and the data is read from the memory only when they do not match. Message synchronization method described in section.
ｍ）を有する通信制御処理装置でメッセージの同期をと
るために所定期間毎にメッセージ中にメッセージ同期用
信号を挿入するメッセージ同期方式において、該回線制
御回路内に、送信開始の指示に応答して該メッセージ同
期用信号のデータとして任意の回線接続回路が接続する
回線番号を書き込むと共に該所定期間後に読み出す回路
手段（３）を備え、該回路手段より読み出されたデータ
に基づいてメッセージ中に該メッセージ同期用信号を挿
入することを特徴とするメッセージ同期方式。(3) Line control circuit (1) and line connection circuit (21-2
m) In a message synchronization method in which a message synchronization signal is inserted into a message at predetermined intervals in order to synchronize messages in a communication control processing device having A circuit means (3) is provided for writing a line number to which an arbitrary line connection circuit connects as data of the message synchronization signal and reading it out after the predetermined period, and based on the data read from the circuit means, the line number is written in the message synchronization signal. A message synchronization method characterized by inserting a message synchronization signal.
て前記メッセージ同期用信号のデータとして前記任意の
回線接続回路が接続する回線番号を書き込むメモリ（１
６）と、該データが該メモリに書き込まれると値（ＷＰ
）がインクリメントされるライトポインタ（１１）と、
該ライトポインタの出力を前記所定期間遅延する遅延回
路（１３）と、該データが該メモリより読み出されると
値（ＲＰ）がインクリメントされるリードポインタ（１
２）とを備え、該遅延回路より出力される遅延されたラ
イトポインタの値（ＷＰ′）とリードポインタの値（Ｒ
Ｐ）とを比較して不一致の場合にのみ該データを該メモ
リより読み出すことを特徴とする特許請求の範囲第３項
記載のメッセージ同期方式。(4) The circuit means (3) includes a memory (1) into which a line number to which the arbitrary line connection circuit is connected is written as data of the message synchronization signal in response to an instruction to start transmission.
6), and when the data is written to the memory, the value (WP
) is incremented by a write pointer (11);
a delay circuit (13) that delays the output of the write pointer for the predetermined period; and a read pointer (13) whose value (RP) is incremented when the data is read from the memory.
2), and the delayed write pointer value (WP') and read pointer value (R
4. The message synchronization method according to claim 3, wherein the data is read from the memory only when the data P) and P) do not match.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62311228A JPH01151845A (en) | 1987-12-09 | 1987-12-09 | Message synchronizing system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62311228A JPH01151845A (en) | 1987-12-09 | 1987-12-09 | Message synchronizing system |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01151845A true JPH01151845A (en) | 1989-06-14 |
Family
ID=18014636
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62311228A Pending JPH01151845A (en) | 1987-12-09 | 1987-12-09 | Message synchronizing system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01151845A (en) |
-
1987
- 1987-12-09 JP JP62311228A patent/JPH01151845A/en active Pending
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