JPH01150921A - Ｃｌｋ切替回路 - Google Patents
Ｃｌｋ切替回路Info
- Publication number
- JPH01150921A JPH01150921A JP62310489A JP31048987A JPH01150921A JP H01150921 A JPH01150921 A JP H01150921A JP 62310489 A JP62310489 A JP 62310489A JP 31048987 A JP31048987 A JP 31048987A JP H01150921 A JPH01150921 A JP H01150921A
- Authority
- JP
- Japan
- Prior art keywords
- output
- clka
- clk
- becomes
- switching circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000005856 abnormality Effects 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 2
- 101100405322 Homo sapiens NSL1 gene Proteins 0.000 description 1
- 102100021532 Kinetochore-associated protein NSL1 homolog Human genes 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技術分野
本発明は、位相および周期が異なる２個のクロック信号
（以下ＣＬＫと略す）を、大規模集積回路（以下ＬＳＩ
と略す）の１個の入力端子に入力するＣＬＫ切替回路に
関し、特に、２個のＣＬＫを切り替える際、グリッジ等
の波形異常なく切り替えることが可能なＣＬＫ切替回路
に関する。
（以下ＣＬＫと略す）を、大規模集積回路（以下ＬＳＩ
と略す）の１個の入力端子に入力するＣＬＫ切替回路に
関し、特に、２個のＣＬＫを切り替える際、グリッジ等
の波形異常なく切り替えることが可能なＣＬＫ切替回路
に関する。
従来技術
ハードディスクドライブ／フレキシブルディスクドライ
ブ・ディスク・コントローラ（ＨＦＤＣ）と呼ばれるＬ
ＳＩでは、フレキシブルディスクドライブ（以下ＦＤＤ
と略す）とハードディスクドライブ（以下ＨＤＤと略す
）を１個のＬＳＩにより駆動することができる。
ブ・ディスク・コントローラ（ＨＦＤＣ）と呼ばれるＬ
ＳＩでは、フレキシブルディスクドライブ（以下ＦＤＤ
と略す）とハードディスクドライブ（以下ＨＤＤと略す
）を１個のＬＳＩにより駆動することができる。
この場合、ＦＤＤを駆動する時のクロック信号（以下Ｃ
ＬＫと略す）と、ＨＤＤを駆動するときのＣＬＫとが異
なるため、それぞれの装置に合わせたＣＬＫを入力する
必要がある。
ＬＫと略す）と、ＨＤＤを駆動するときのＣＬＫとが異
なるため、それぞれの装置に合わせたＣＬＫを入力する
必要がある。
従来のＣＬＫ切替回路は、例えば第４図のように、アン
ドゲート４１，４２、オアゲート４４、およびインバー
タ４３を備え、２種類のＣ−ＬＫ（ＣＬＫＡ、ＣＬＫＢ
）を切り替える場合には、切替信号を用いていた。
ドゲート４１，４２、オアゲート４４、およびインバー
タ４３を備え、２種類のＣ−ＬＫ（ＣＬＫＡ、ＣＬＫＢ
）を切り替える場合には、切替信号を用いていた。
この場合、切替信号が′１′″ならば、アンドゲート４
１を介し、出力（５１）としてＣＬＡが出力され、さら
にオアゲート４４を介して出力（５３）にＣＬＫＡが出
力される。また、切替信号が１１０１１ならば、出力（
５３）としてＣＬＫＢが出力される。
１を介し、出力（５１）としてＣＬＡが出力され、さら
にオアゲート４４を介して出力（５３）にＣＬＫＡが出
力される。また、切替信号が１１０１１ならば、出力（
５３）としてＣＬＫＢが出力される。
しかし、この方法では、ＣＬＫと切替信号が同期してい
ないため、第５図に示す各出力（５１）〜（５３）にお
いて点線で示されるように、パルス幅がオリジナルの波
形より狭かったり、グリッジが発生することがあり、Ｌ
ＳＩに対して悪影響を与えるという問題があった。
ないため、第５図に示す各出力（５１）〜（５３）にお
いて点線で示されるように、パルス幅がオリジナルの波
形より狭かったり、グリッジが発生することがあり、Ｌ
ＳＩに対して悪影響を与えるという問題があった。
目 的
本発明の目的は、このような問題点を改善し、位相、お
よび周期が異なる２個のＣＬＫを１個のＬＳＩの入力端
子に入力するため、ＣＬＫを切り替える際、グリッジが
発生したり、ハイレベルのパルス幅がオリジナルの波形
と異なることを防ぐＣＬＫ切替回路を提供することにあ
る。
よび周期が異なる２個のＣＬＫを１個のＬＳＩの入力端
子に入力するため、ＣＬＫを切り替える際、グリッジが
発生したり、ハイレベルのパルス幅がオリジナルの波形
と異なることを防ぐＣＬＫ切替回路を提供することにあ
る。
構成
上記目的を達成するため、本発明のＣＬＫ切替回路は、
切替信号により１位相および周期が異なる２種類のＣＬ
Ｋを切り替えて出力するＣＬＫ切替回路において、上記
ＣＬＫの位相を検知し、それらのＣＬＫがローレベルに
なったことを確認する手段（フリップ・フロップ）を備
え、ＣＬＫを切り替える場合、それらのＣＬＫがローレ
ベルになり、ハイレベルの周期が終了したことを確認し
てから切り替えることにより、グリッジを解消し、ハイ
レベルのパルス幅を確保することに特徴がある。
切替信号により１位相および周期が異なる２種類のＣＬ
Ｋを切り替えて出力するＣＬＫ切替回路において、上記
ＣＬＫの位相を検知し、それらのＣＬＫがローレベルに
なったことを確認する手段（フリップ・フロップ）を備
え、ＣＬＫを切り替える場合、それらのＣＬＫがローレ
ベルになり、ハイレベルの周期が終了したことを確認し
てから切り替えることにより、グリッジを解消し、ハイ
レベルのパルス幅を確保することに特徴がある。
以下、本発明の一実施例を図面により説明する。
第１図は、本発明の一実施例におけるＣＬＫ切替回路の
構成図、第２図は本発明の一実施例におけるＣＬＫ切替
回路のタイミングチャート、第３図は本発明の一実施例
におけるディスク制御装置の構成図である。
構成図、第２図は本発明の一実施例におけるＣＬＫ切替
回路のタイミングチャート、第３図は本発明の一実施例
におけるディスク制御装置の構成図である。
本実施例のディスク制御装置は、第３図のように、ＨＦ
ＤＣ３１、ＣＬＫ切替回路３２．ドライバ／レシーバ３
３．３４．ＦＤＤ用のバリアプル・フレクエンシイ・オ
シレータ（以下ＶＦＯと略す）３５、ＨＤＤ用ＶＦＯ３
６、ＦＤＤ３７、およびＨＤＤ３８を備える。
ＤＣ３１、ＣＬＫ切替回路３２．ドライバ／レシーバ３
３．３４．ＦＤＤ用のバリアプル・フレクエンシイ・オ
シレータ（以下ＶＦＯと略す）３５、ＨＤＤ用ＶＦＯ３
６、ＦＤＤ３７、およびＨＤＤ３８を備える。
また、ＣＬＫ切替回路３２を介してＦＤＤ３７のＣＬＫ
とＨＤＤ３８のＣＬＫとを１個のＬＳＩ（ＨＦＤＣ３１
）に入力することにより、ＨＦＤＣ３１はＦＤＤ３７お
よびＨＤＤ３８を駆動することができる。
とＨＤＤ３８のＣＬＫとを１個のＬＳＩ（ＨＦＤＣ３１
）に入力することにより、ＨＦＤＣ３１はＦＤＤ３７お
よびＨＤＤ３８を駆動することができる。
このＣＬＫ切替回路３２は、第１図のように、フリップ
・フロップ（以下ＦＦと略す）１〜４、インバータ５〜
７、アンドゲート（ＡＮＤ）８，９、およびオアゲート
（ＯＲ）１０から構成され、切替信号が“１″′の場合
、ＣＬＫＡを選択し、また、“０”の場合には、ＣＬＫ
Ｂを選択する。
・フロップ（以下ＦＦと略す）１〜４、インバータ５〜
７、アンドゲート（ＡＮＤ）８，９、およびオアゲート
（ＯＲ）１０から構成され、切替信号が“１″′の場合
、ＣＬＫＡを選択し、また、“０”の場合には、ＣＬＫ
Ｂを選択する。
また、ＣＬＫ切替回路３２の動作については、第２図の
ように、リセット信号（Ｒ８Ｔ）入力の場合（ＲＳＴ＝
Ｏ）、全てのＦＦはリセットされて、ＡＮＤ８．９はゲ
ートオフされ、ＣＬＫＡおよびＣＬＫＢは出力（１７）
に出力されない。
ように、リセット信号（Ｒ８Ｔ）入力の場合（ＲＳＴ＝
Ｏ）、全てのＦＦはリセットされて、ＡＮＤ８．９はゲ
ートオフされ、ＣＬＫＡおよびＣＬＫＢは出力（１７）
に出力されない。
また、Ｒ３Ｔ解除後（Ｒ３Ｔ＝１）には、切替信号がｕ
ｌ ｕになると、ＦＦＩではＣＬＫＢの立ち下り点ａ
でＱ出力が１”となる。
ｌ ｕになると、ＦＦＩではＣＬＫＢの立ち下り点ａ
でＱ出力が１”となる。
こうしてＦＦＩのＱ出力が“１”になると、次に、ｂ点
ではＣＬＫＡの立ち下りによりＦＦ２のＱ出力は“１”
となる。
ではＣＬＫＡの立ち下りによりＦＦ２のＱ出力は“１”
となる。
この時点でＣＬＫＡおよびＣＬＫＢのレベルがＬｏｗ（
０）であることが検知され、ＣＬＫの切り替えの準備が
完了する。
０）であることが検知され、ＣＬＫの切り替えの準備が
完了する。
また、ＦＦ２のＱ出力が“１”になると、ＡＮＤ８がゲ
ートオンとなって、ＣＬＫＡがイネーブルとなり、さら
に、ＣＬＫＡは０Ｒ１０を通り。
ートオンとなって、ＣＬＫＡがイネーブルとなり、さら
に、ＣＬＫＡは０Ｒ１０を通り。
出力（１７）として出力される。つまり、期間ＩではＣ
ＬＫＡが出力される。
ＬＫＡが出力される。
次に、切替信号が“０″になると、ｅ点ではＦＦ３のＱ
出力が１′１”となり、Ｃ点ではＦＦＩのＱ出力が“Ｏ
”、ＦＦ４のＱ出力が４１１７１となり、ｄ点ではＦＦ
２のＱ出力が＃ｌ Ｏｊｊとなる。
出力が１′１”となり、Ｃ点ではＦＦＩのＱ出力が“Ｏ
”、ＦＦ４のＱ出力が４１１７１となり、ｄ点ではＦＦ
２のＱ出力が＃ｌ Ｏｊｊとなる。
従って、ＡＮＤ８ではＦＦ２のＱ出力がＯであるために
ゲートオフとなり、ＣＬＫＡのレベルが完全にＨｉｇｈ
（１）からＬ ＯＷ（０）に変わった時点で切り替えら
れる。このため、ＣＬＫＡは途中で切られたり、グリッ
ジが発生することなく、切り替えられる。
ゲートオフとなり、ＣＬＫＡのレベルが完全にＨｉｇｈ
（１）からＬ ＯＷ（０）に変わった時点で切り替えら
れる。このため、ＣＬＫＡは途中で切られたり、グリッ
ジが発生することなく、切り替えられる。
また、ＦＦ４のＱ出力がａｔ １ ｕとなったため、Ａ
ＮＤ９のゲートがイネーブルとなり、期間■ではＣＬＫ
Ｂが出力（１７）として出力される。
ＮＤ９のゲートがイネーブルとなり、期間■ではＣＬＫ
Ｂが出力（１７）として出力される。
次に、切替信号が再び“１″になると、ｆ点ではＦＦ３
のＱ出力は１１０”となり、ｇ点ではＦＦ１のＱ出力が
“１″’、ＦＦ４のＱ出力が′０”となる。この時点で
ＡＮＤ９はゲートオフとなり、ＣＬＫＢの出力は止まる
。
のＱ出力は１１０”となり、ｇ点ではＦＦ１のＱ出力が
“１″’、ＦＦ４のＱ出力が′０”となる。この時点で
ＡＮＤ９はゲートオフとなり、ＣＬＫＢの出力は止まる
。
さらに、ｈ点ではＦＦ２のＱ出力がＥｌ １ ｊｌとな
り、ＡＮＤ８がグー１〜オンとなって、ＣＬＫＡの出力
準備ができる。
り、ＡＮＤ８がグー１〜オンとなって、ＣＬＫＡの出力
準備ができる。
これらの動作を操り返すことにより、ＣＬＫＡおよびＣ
ＬＫＢはグリッジが発生したり、パルス幅の異常が発生
することなく、正常な波形で出力される。
ＬＫＢはグリッジが発生したり、パルス幅の異常が発生
することなく、正常な波形で出力される。
効 果
本発明によれば、位相および周期が異なる２種類のＣＬ
Ｋを、グリッジや波形異常なく切り替えることができる
ため、装置の信頼性を向上することが可能である。
Ｋを、グリッジや波形異常なく切り替えることができる
ため、装置の信頼性を向上することが可能である。
第１図は本発明の一実施例におけるＣＬＫ切替回路の構
成図、第２図は本発明の一実施例におけるＣＬＫ切替回
路のタイミングチャート、第３図は本発明の一実施例に
おけるＨＦＤＣ装置の構成図、第４図は従来のＣＬＫ切
替回路の構成図、第５図は従来のＣＬＫ切替回路のタイ
ミングチャートである。 １〜４：フリップ・フロップ（ＦＦ）、５〜７゜４３：
インバータ、８，９，４１，４２：アンドゲート（ＡＮ
Ｄ）、１０，４４ ニオアゲート（ＯＲ）。 ３１ニハードデイスクドライブ／フレキシブルデイスク
ドライブ・ディスク・コントローラ（ＨＦＤＣ）、３２
： ＣＬＫ切替回路、３３，３４：ドライバ／レシー
バ、３５：ＦＤＤ用ＶＦ０，３６：ＨＤＤ用ＶＦ０，３
７：フレキシブルディスクドライブ（ＦＤＤ）、３８
ニハードディスクドライブ（ＨＤＤ）、 （１１）〜（
１７）、 （５１）〜（５３）：出力、ＣＬＫ、ＣＬＫ
Ａ、ＣＬＫＢ ：クロック信号。 Ｒ３Ｔ ：リセット信号。 第 ３ 図
成図、第２図は本発明の一実施例におけるＣＬＫ切替回
路のタイミングチャート、第３図は本発明の一実施例に
おけるＨＦＤＣ装置の構成図、第４図は従来のＣＬＫ切
替回路の構成図、第５図は従来のＣＬＫ切替回路のタイ
ミングチャートである。 １〜４：フリップ・フロップ（ＦＦ）、５〜７゜４３：
インバータ、８，９，４１，４２：アンドゲート（ＡＮ
Ｄ）、１０，４４ ニオアゲート（ＯＲ）。 ３１ニハードデイスクドライブ／フレキシブルデイスク
ドライブ・ディスク・コントローラ（ＨＦＤＣ）、３２
： ＣＬＫ切替回路、３３，３４：ドライバ／レシー
バ、３５：ＦＤＤ用ＶＦ０，３６：ＨＤＤ用ＶＦ０，３
７：フレキシブルディスクドライブ（ＦＤＤ）、３８
ニハードディスクドライブ（ＨＤＤ）、 （１１）〜（
１７）、 （５１）〜（５３）：出力、ＣＬＫ、ＣＬＫ
Ａ、ＣＬＫＢ ：クロック信号。 Ｒ３Ｔ ：リセット信号。 第 ３ 図
Claims (1)
- １、位相および周期が異なる２種類のクロック信号を、
切替信号により切り替えて出力するＣＬＫ切替回路にお
いて、上記クロック信号を切り替える場合、該クロック
信号の位相を検知し、該クロック信号がローレベルにな
ったことを確認する手段を備えたことを特徴とするＣＬ
Ｋ切替回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62310489A JPH01150921A (ja) | 1987-12-08 | 1987-12-08 | Ｃｌｋ切替回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62310489A JPH01150921A (ja) | 1987-12-08 | 1987-12-08 | Ｃｌｋ切替回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01150921A true JPH01150921A (ja) | 1989-06-13 |
Family
ID=18005852
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62310489A Pending JPH01150921A (ja) | 1987-12-08 | 1987-12-08 | Ｃｌｋ切替回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01150921A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000019302A1 (de) * | 1998-09-29 | 2000-04-06 | Siemens Aktiengesellschaft | Spikefreie taktumschaltung |
| KR100473384B1 (ko) * | 2000-12-14 | 2005-03-07 | 매그나칩 반도체 유한회사 | 클럭 스위치 회로 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5611528A (en) * | 1979-07-11 | 1981-02-04 | Toshiba Corp | Switching control circuit of different period clock |
| JPS62192815A (ja) * | 1986-02-20 | 1987-08-24 | Fujitsu Ltd | クロツク切替回路 |
| JPS63116222A (ja) * | 1986-11-05 | 1988-05-20 | Mitsubishi Electric Corp | クロツク信号切換回路 |
| JPS63282820A (ja) * | 1987-05-15 | 1988-11-18 | Nec Corp | クロック信号切換え方式 |
-
1987
- 1987-12-08 JP JP62310489A patent/JPH01150921A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5611528A (en) * | 1979-07-11 | 1981-02-04 | Toshiba Corp | Switching control circuit of different period clock |
| JPS62192815A (ja) * | 1986-02-20 | 1987-08-24 | Fujitsu Ltd | クロツク切替回路 |
| JPS63116222A (ja) * | 1986-11-05 | 1988-05-20 | Mitsubishi Electric Corp | クロツク信号切換回路 |
| JPS63282820A (ja) * | 1987-05-15 | 1988-11-18 | Nec Corp | クロック信号切換え方式 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000019302A1 (de) * | 1998-09-29 | 2000-04-06 | Siemens Aktiengesellschaft | Spikefreie taktumschaltung |
| US6411134B1 (en) | 1998-09-29 | 2002-06-25 | Siemens Aktiengesellschaft | Spike-free clock switching |
| KR100473384B1 (ko) * | 2000-12-14 | 2005-03-07 | 매그나칩 반도체 유한회사 | 클럭 스위치 회로 |
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