JPH01150297A - データ保護回路付ｅｅｐｒｏｍ - Google Patents
データ保護回路付ｅｅｐｒｏｍInfo
- Publication number
- JPH01150297A JPH01150297A JP62310170A JP31017087A JPH01150297A JP H01150297 A JPH01150297 A JP H01150297A JP 62310170 A JP62310170 A JP 62310170A JP 31017087 A JP31017087 A JP 31017087A JP H01150297 A JPH01150297 A JP H01150297A
- Authority
- JP
- Japan
- Prior art keywords
- writing
- memory
- eeprom
- protection circuit
- data protection
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000000872 buffer Substances 0.000 abstract description 11
- 230000005764 inhibitory process Effects 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 230000002265 prevention Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 230000003449 preventive effect Effects 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
Landscapes
- Read Only Memory (AREA)
- Storage Device Security (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＥＥＰＲＯＭの書き込みデータ保護に関し、特
にデータの消去及び書き換え防止に関する。
にデータの消去及び書き換え防止に関する。
従来、メモリＩＣのデータ保護としては、装置システム
上で行なわれ、メモリＩＣとしては用いられていなかっ
た。
上で行なわれ、メモリＩＣとしては用いられていなかっ
た。
ＥＥＰＲＯＭがプログラム、データの保管用として用い
られるに従って、誤まって消去又は書き換えが行なわれ
ることのないように防止策が必要になる。
られるに従って、誤まって消去又は書き換えが行なわれ
ることのないように防止策が必要になる。
特に、ＥＥＰＲＯＭがカードまたはカセット形式になり
、プログラム、データを書き込んで保管しておく場合、
ＥＥＰＲＯＭのデータ保護機能としての消去および書き
換え防止が必要になる。電源が切れても、この情報は保
持され、再度システムで使用する場合にも機能する必要
がある。機械的なスイッチによっても実現されるが、逆
に容易にデータを消される可能性も大きい。また、プロ
グラムソフトによって行なう方法もあるが、ソフトへの
負担になるという欠点がある。
、プログラム、データを書き込んで保管しておく場合、
ＥＥＰＲＯＭのデータ保護機能としての消去および書き
換え防止が必要になる。電源が切れても、この情報は保
持され、再度システムで使用する場合にも機能する必要
がある。機械的なスイッチによっても実現されるが、逆
に容易にデータを消される可能性も大きい。また、プロ
グラムソフトによって行なう方法もあるが、ソフトへの
負担になるという欠点がある。
本発明のＥＥＰＲＯＭデータ保護の方式は、書き込みま
たは消去を禁止するかどうかの情報用メモリトランジス
タを本体メモリ領域以外の周辺回路部に有し、このメモ
リ・トランジスタをセット（書き込み）することにより
、メモリ本体の消去または書き込みを禁止する手段を有
している。
たは消去を禁止するかどうかの情報用メモリトランジス
タを本体メモリ領域以外の周辺回路部に有し、このメモ
リ・トランジスタをセット（書き込み）することにより
、メモリ本体の消去または書き込みを禁止する手段を有
している。
また、このメモリ・トランジスタのセットのなめに、入
力信号を通常の高レベルよりさらに高い入力レベルｖ１
Ｈ□によってセットする。また、必要に応じて他の端子
に高レベル入力を印加して、前記メモリ・トランジスタ
をセット（消去）することにより、本体のメモリ書き込
み及び消去の禁止を解除する手段を有している。
力信号を通常の高レベルよりさらに高い入力レベルｖ１
Ｈ□によってセットする。また、必要に応じて他の端子
に高レベル入力を印加して、前記メモリ・トランジスタ
をセット（消去）することにより、本体のメモリ書き込
み及び消去の禁止を解除する手段を有している。
次に、本発明について図面を参照して説明する。
第１図に本発明の一実施例の回路図を示す。高入力レベ
ルバッファ１．２がそれぞれセット端子Ｓ、リセット端
子Ｒのバッファであり、不揮発性メモリを含んだ回路ブ
ロック３とメモリデータ読出／書込信号のｆ７Ｗ７人力
のバッファ４．及びＯＲゲー？−５でコントロール部の
回路が構成されている。
ルバッファ１．２がそれぞれセット端子Ｓ、リセット端
子Ｒのバッファであり、不揮発性メモリを含んだ回路ブ
ロック３とメモリデータ読出／書込信号のｆ７Ｗ７人力
のバッファ４．及びＯＲゲー？−５でコントロール部の
回路が構成されている。
第２図に第１図のブロック３の一実施例の回路を示す。
ＶＰは書き込み消去時に、高電圧に昇圧された電圧で、
読み出し時には論理レベルＶｃｃ（〜＋５ｖ）になる。
読み出し時には論理レベルＶｃｃ（〜＋５ｖ）になる。
第３図に本実施例のタイミング波形を示す。セット入力
信号ＳがＶＣＣ以上の高い電圧のみ高レベルと受けてバ
ッファｌを出力Ｓ′になる。Ｗ７Ｗが低レベル”（ｓ’
が高レベル（Ｒ′は低レベル）の時、第２図のメモリト
ランジスタＴＭ□は書き込まれ、ＴＭｌは消去されて、
読出し時ｐが高レベル、 Ｖｐ ＝Ｖｃｃ、 Ｓ ’
＝ Ｒ’ ＝低レベルの時、出力Ｑは高レベル（セット
された値）が出力される。次に、ＲがＶｃｃ以上の高い
電圧により第１図のバッファ２の出力Ｒ′は高レベルに
なり、かつｒ７Ｗ談低レベルでＶｐは昇圧され、第２図
のメモリトランジスタＴ。１が書き込まれ（オン）、Ｔ
Ｍｌは消去（オフ〉されて、読み出し時、１”Ｅ７Ｖｒ
が高レベルになると、ＶＰ＝ＶｃＣ，Ｓ’ ＝Ｒ’ ＝
低レベルで、出力Ｑは低レベル（リセットされた値）が
出力される。
信号ＳがＶＣＣ以上の高い電圧のみ高レベルと受けてバ
ッファｌを出力Ｓ′になる。Ｗ７Ｗが低レベル”（ｓ’
が高レベル（Ｒ′は低レベル）の時、第２図のメモリト
ランジスタＴＭ□は書き込まれ、ＴＭｌは消去されて、
読出し時ｐが高レベル、 Ｖｐ ＝Ｖｃｃ、 Ｓ ’
＝ Ｒ’ ＝低レベルの時、出力Ｑは高レベル（セット
された値）が出力される。次に、ＲがＶｃｃ以上の高い
電圧により第１図のバッファ２の出力Ｒ′は高レベルに
なり、かつｒ７Ｗ談低レベルでＶｐは昇圧され、第２図
のメモリトランジスタＴ。１が書き込まれ（オン）、Ｔ
Ｍｌは消去（オフ〉されて、読み出し時、１”Ｅ７Ｖｒ
が高レベルになると、ＶＰ＝ＶｃＣ，Ｓ’ ＝Ｒ’ ＝
低レベルで、出力Ｑは低レベル（リセットされた値）が
出力される。
以上の回路を複数用意し、その一部を書き換え禁止領域
として限定することも可能になる。
として限定することも可能になる。
以上説明したように本発明は、本体のメモリトランジス
タと同じメモリトランジスタを書き込み防止制御回路部
に用いることにより、書き込み禁止または解除を行なう
事が出き、また、ｖｃｃ電源電圧より高い電圧でセット
、リセットを行なうことにより、誤ってセット、リセッ
トがなされることから防止される効果がある。また、必
要に応じて、書き換え禁止領域をメモリ本体の部分的に
限定して行なえるようにすることも出きるという効果も
ある。
タと同じメモリトランジスタを書き込み防止制御回路部
に用いることにより、書き込み禁止または解除を行なう
事が出き、また、ｖｃｃ電源電圧より高い電圧でセット
、リセットを行なうことにより、誤ってセット、リセッ
トがなされることから防止される効果がある。また、必
要に応じて、書き換え禁止領域をメモリ本体の部分的に
限定して行なえるようにすることも出きるという効果も
ある。
、第１図は本発明の一実施例の回路図、第２図は第１図
のブロック３の回路図、第３図は第１図および第２図の
タイミングチャートである。 Ｔ、、、７．２・・・ＮチャネルＭＯ３）ランジスタ、
１・・・セット入力バッファ、２・・・リセット入力バ
ッファ、３・・・不揮発性メモリＩ・ランジスタを含む
セット／リセット回路、４・・・１人カバッファ、５・
・・ＯＲゲート。
のブロック３の回路図、第３図は第１図および第２図の
タイミングチャートである。 Ｔ、、、７．２・・・ＮチャネルＭＯ３）ランジスタ、
１・・・セット入力バッファ、２・・・リセット入力バ
ッファ、３・・・不揮発性メモリＩ・ランジスタを含む
セット／リセット回路、４・・・１人カバッファ、５・
・・ＯＲゲート。
Claims (1)
- 【特許請求の範囲】 １、電気的に消去可能な不揮発性メモリにおいて、デー
タ書き込み後の消去又は追加書き込み防止用に少なくと
も１ビット以上のメモリトランジスタを有することを特
徴とするデータ保護回路付ＥＥＰＲＯＭ。 ２、前記消去又は追加書き込み防止用のメモリトランジ
スタをその論理レベルより高い電圧を印加してセットも
しくはリセットすることを特徴とする特許請求の範囲第
１項記載のデータ保護回路付ＥＥＰＲＯＭ。 ３、データの書き込み後の消去又は追加書き込みを複数
の必要メモリ領域に限定して実行するため前記複数の必
要メモリ領域のそれぞれの領域指定用のメモリトランジ
スタを有する第１項記載のデータ保護回路付ＥＥＰＲＯ
Ｍ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62310170A JPH01150297A (ja) | 1987-12-07 | 1987-12-07 | データ保護回路付ｅｅｐｒｏｍ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62310170A JPH01150297A (ja) | 1987-12-07 | 1987-12-07 | データ保護回路付ｅｅｐｒｏｍ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01150297A true JPH01150297A (ja) | 1989-06-13 |
Family
ID=18002012
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62310170A Pending JPH01150297A (ja) | 1987-12-07 | 1987-12-07 | データ保護回路付ｅｅｐｒｏｍ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01150297A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0402683A2 (en) * | 1989-06-14 | 1990-12-19 | Digital Equipment Corporation | Method and apparatus for updating firmware resident in an electrically erasable programmable read-only memory |
| US7746329B2 (en) | 2003-12-02 | 2010-06-29 | Samsung Electronics Co., Ltd. | Display apparatus and a method of controlling the same |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59140695A (ja) * | 1983-01-31 | 1984-08-13 | Hitachi Ltd | 半導体集積回路装置 |
| JPS6057597A (ja) * | 1983-09-08 | 1985-04-03 | Oki Electric Ind Co Ltd | プログラマブルｒｏｍ |
| JPS61101856A (ja) * | 1984-10-24 | 1986-05-20 | Nec Ic Microcomput Syst Ltd | 記憶装置 |
-
1987
- 1987-12-07 JP JP62310170A patent/JPH01150297A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59140695A (ja) * | 1983-01-31 | 1984-08-13 | Hitachi Ltd | 半導体集積回路装置 |
| JPS6057597A (ja) * | 1983-09-08 | 1985-04-03 | Oki Electric Ind Co Ltd | プログラマブルｒｏｍ |
| JPS61101856A (ja) * | 1984-10-24 | 1986-05-20 | Nec Ic Microcomput Syst Ltd | 記憶装置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US5210854A (en) * | 1989-06-14 | 1993-05-11 | Digital Equipment Corporation | System for updating program stored in eeprom by storing new version into new location and updating second transfer vector to contain starting address of new version |
| US7746329B2 (en) | 2003-12-02 | 2010-06-29 | Samsung Electronics Co., Ltd. | Display apparatus and a method of controlling the same |
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