JPH01149515A - Clock supplying circuit - Google Patents
Clock supplying circuitInfo
- Publication number
- JPH01149515A JPH01149515A JP62307915A JP30791587A JPH01149515A JP H01149515 A JPH01149515 A JP H01149515A JP 62307915 A JP62307915 A JP 62307915A JP 30791587 A JP30791587 A JP 30791587A JP H01149515 A JPH01149515 A JP H01149515A
- Authority
- JP
- Japan
- Prior art keywords
- clock
- phase
- series
- clocks
- selected system
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000010363 phase shift Effects 0.000 claims description 3
- 230000007257 malfunction Effects 0.000 abstract description 7
- 238000010586 diagram Methods 0.000 description 13
- 238000001514 detection method Methods 0.000 description 5
- 230000002159 abnormal effect Effects 0.000 description 4
- 230000005540 biological transmission Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000007493 shaping process Methods 0.000 description 3
- 230000001360 synchronised effect Effects 0.000 description 3
- PEDCQBHIVMGVHV-UHFFFAOYSA-N Glycerine Chemical compound OCC(O)CO PEDCQBHIVMGVHV-UHFFFAOYSA-N 0.000 description 2
- 239000000470 constituent Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
Landscapes
- Pulse Circuits (AREA)
Abstract
Description
【発明の詳細な説明】
〔概要〕
位相が異なる複数系列のクロックのうち、1つの系列の
クロックをセレクトし、該セレクトされたクロックを使
用して所定の動作を行う装置に用いられるクロック供給
回路に関し、
クロックを切り替えた時に該装置が誤動作しない様にす
ることを目的とし、
位相が異なる複数系列のクロックのうちの1つの系列の
クロックをセレクト手段でセレクトし、セレクトされた
クロックを使用して動作する装置において、セレクトさ
れない系列のクロック位相をセレクトされた系列のクロ
ック位相に一致させる位相制御手段を各系列に設け、該
セレクトされた系列のクロックから該セレクトされない
系列のクロックに切り替える時に位相ずれが生じない様
に構成する。[Detailed Description of the Invention] [Summary] A clock supply circuit used in a device that selects one series of clocks from among multiple series of clocks having different phases and performs a predetermined operation using the selected clock. Regarding this, the purpose is to prevent the device from malfunctioning when switching clocks, by selecting one series of clocks with a selection means from among multiple series of clocks with different phases, and using the selected clock. In the operating device, each series is provided with a phase control means that matches the clock phase of an unselected series with the clock phase of a selected series, and the phase shift is prevented when switching from the clock of the selected series to the clock of the unselected series. Configure the system so that it does not occur.
本発明は位相が異なる複数系列のクロックのうち、1つ
の系列のクロックをセレクトし、該セレクトされたクロ
ックを使用して所定の動作を行う装置に用いられるクロ
ック供給回路に関するものである。The present invention relates to a clock supply circuit used in a device that selects one series of clocks from among a plurality of clock series having different phases and performs a predetermined operation using the selected clock.
このクロック供給回路の使用例は第5図に示す様に1例
えば64Kbpsの複数系列のデータが対応する伝送路
を介して装置に入力するので、ここで。An example of how this clock supply circuit is used is as shown in FIG. 5, in which multiple series of data at, for example, 64 Kbps are input to the device via the corresponding transmission path.
それぞれのデータから位相が異なるクロックを抽出した
後1分周して8 Kbpsのクロックを生成する。After extracting clocks with different phases from each data, the frequency is divided by 1 to generate an 8 Kbps clock.
そして、これら複数系列の8 Kbpsのクロックのう
ちの1つの系列のクロックをセレクトして各端末に送出
する。Then, one clock series from among these multiple series of 8 Kbps clocks is selected and sent to each terminal.
端末はこのクロックを利用して2例えば送信データを生
成して装置に送出するので、装置ではこれらを多重化し
て線路に送出する。The terminal uses this clock to generate, for example, transmission data and sends it to the device, so the device multiplexes these data and sends them out to the line.
ここで、クロックが断になると別のクロックに切り替え
て端末側に送出するが、この時、送信データに誤りが発
生しない様にすることが必要である。Here, when the clock is cut off, it is switched to another clock and sent to the terminal side, but at this time it is necessary to prevent errors from occurring in the transmitted data.
第6図は従来例のブロック図を示す。以下、伝送路は2
系列として動作を説明する。FIG. 6 shows a block diagram of a conventional example. Below, the transmission path is 2
The operation will be explained as a series.
先ず、入力信号Aはデータから抽出された64kbps
のクロックとし、このクロックが1例えばカウンタを用
いた8分周器11に加えられて3 Kbpsのクロック
(以下、クロックAと云う)に変換され。First, input signal A is 64kbps extracted from data.
This clock is added to a 1/8 frequency divider 11 using, for example, a counter and converted into a 3 Kbps clock (hereinafter referred to as clock A).
オンになったNANDゲート21.クロックバス25を
介してクロック切替制御部28に加えられる。NAND gate 21 turned on. It is applied to the clock switching control section 28 via the clock bus 25.
一方、同一周波数だが位相がずれている入力信号Bの6
4 Kbpsクロックも同じく8分周器12. NAN
Dゲート24.クロックバス26を介してクロック切替
制御部28に加えられる。On the other hand, 6 of the input signal B, which has the same frequency but is out of phase.
The 4 Kbps clock is also divided by 8, 12. NAN
D gate 24. It is applied to the clock switching control unit 28 via the clock bus 26.
そして、異常クロック検出部27で2つのクロックバス
のクロック断を検出しているが、両方共正常の場合には
1例えばクロックバス25からのクロックをセレクトし
、クロック整形部29で整形してマスタクロックとして
前記装置を動作させるためのクロックとして使用される
。The abnormal clock detection unit 27 detects clock disconnection of the two clock buses, but if both are normal, the clock from the clock bus 25 is selected, for example, and the clock shaping unit 29 formats it to create the master clock. The clock is used as a clock to operate the device.
尚、クロックバス25からのクロックが断になったこと
を異常クロック検出部27が検出すると、この検出出力
によりクロック切替制御部28は点線の様に切り替わり
、クロックバス26からのクロック(以下、クロックB
と云う)がマスククロツタとして供給される。Note that when the abnormal clock detection unit 27 detects that the clock from the clock bus 25 is disconnected, the clock switching control unit 28 switches as shown by the dotted line based on this detection output, and the clock from the clock bus 26 (hereinafter referred to as clock) is switched as shown by the dotted line. B
) is supplied as a mask.
ここで、上記の様にクロックAとクロックBとは位相が
ずれているので、クロックAをクロックBに切り替えた
時に位相が急激に変化し1例えば端末からの送信データ
に誤りが生じて装置が誤動作すると云う問題点がある。Here, as mentioned above, the phases of clock A and clock B are out of phase, so when switching clock A to clock B, the phase changes rapidly.1 For example, an error occurs in the data transmitted from the terminal, causing the device to malfunction. There is a problem that it may malfunction.
第1図は本発明の原理ブロック図を示す。 FIG. 1 shows a block diagram of the principle of the present invention.
図中、2は位相が異なる複数系列のクロックのうちの1
つの系列のクロックをセレクトするセレクト手段で、3
はセレクトされない系列のクロック位相をセレクトされ
た系列のクロック位相に一致させる位相制御手段である
。In the figure, 2 is one of multiple clock series with different phases.
A selection means for selecting two series of clocks;
is a phase control means for making the clock phase of the unselected series coincide with the clock phase of the selected series.
そして、位相制御手段3を設けて、該セレクトされた系
列のクロックから該セレクトされない系列のクロックに
切り替わった時に位相ずれが生じない様に構成した。A phase control means 3 is provided so that no phase shift occurs when switching from the selected series of clocks to the unselected series of clocks.
本発明は全ての系列に位相制御部分31・・3nを設け
て、セレクトされない系列のクロック位相をセレクトさ
れた系列のクロック位相と一致させておく様にした。そ
こで、セレクト手段2で該セレクトされた系列のクロッ
クから該セレクトされない系列のクロックに切り替えた
時に装置の誤動作が生じない。In the present invention, phase control portions 31 . . . 3n are provided in all the series so that the clock phase of the unselected series is made to match the clock phase of the selected series. Therefore, when the selector 2 switches from the clock of the selected series to the clock of the unselected series, no malfunction of the device occurs.
第2図は本発明の実施例のブロック図、第3図は第2図
中の位相制御部分のブロック図、第4図は第3図の動作
説明図を示す。尚、第4図の左側の符号は第3図中の同
じ符号の部分の波形を示す。2 is a block diagram of an embodiment of the present invention, FIG. 3 is a block diagram of a phase control portion in FIG. 2, and FIG. 4 is an explanatory diagram of the operation of FIG. 3. Note that the symbols on the left side of FIG. 4 indicate the waveforms of the portions with the same symbols in FIG.
又、全図を通じて同一符号は同一対象物を示す。Also, the same reference numerals indicate the same objects throughout the figures.
ここで、位相制御部分31.32は位相制御手段3の構
成部分、NANDゲート21〜24.クロックバス25
゜26、異常クロック検出部27.クロック切替制御部
28.クロック整形部29はセレクト手段2の構成部分
を示す。以下、第2図〜第4図により本発明の実施例の
動作を説明する。Here, the phase control portions 31, 32 are constituent portions of the phase control means 3, and the NAND gates 21-24. clock bus 25
゜26, Abnormal clock detection section 27. Clock switching control section 28. A clock shaping section 29 represents a component of the selection means 2. The operation of the embodiment of the present invention will be explained below with reference to FIGS. 2 to 4.
先ず、第2図において、入力信号Aは従来例と同じくデ
ータから抽出された64 Kbpsのクロックで、この
信号は位相制御部分31で8分周されて8Kbpsのク
ロックAに変換され、オンになったNANDゲート21
.クロックバス25.クロック切替制御部28を介して
、一部はクロック整形部29で波形整形されて前記装置
が所定の動作をするためのマスタクロツタとして使用さ
れる。First, in FIG. 2, the input signal A is a 64 Kbps clock extracted from data as in the conventional example, and this signal is divided by 8 in the phase control section 31 and converted into an 8 Kbps clock A, which turns on. NAND gate 21
.. Clock bus 25. A part of the signal is waveform-shaped by a clock shaping section 29 via a clock switching control section 28, and is used as a master clock for the device to perform a predetermined operation.
そして、残りの部分は位相制御部分31.32に加えら
れるが、ここでは下記の様にしてクロックAに同期した
8 KbpsのクロックBを取り出す。The remaining portion is then added to the phase control portions 31 and 32, but here an 8 Kbps clock B synchronized with the clock A is extracted as described below.
次に、第4図を参照して第3図に示す位相制御部分の動
作を説明するが、第3図の321はカウンタを利用した
可変分周器になっている。Next, the operation of the phase control portion shown in FIG. 3 will be explained with reference to FIG. 4. Reference numeral 321 in FIG. 3 is a variable frequency divider using a counter.
即ち、カウンタ321はロード値として(固定値+可変
値)を持ち、固定値は前記の様に入力する64Kbps
のクロックを8 Kbpsのクロックに変換する為に8
とし、可変値は位相が一致しない間は1゜一致した時は
0となるが、これはクロックAを利用して生成している
。そこで、このカウンタ321は位相が不一致の時は9
分周器、一致した時は8分周器として動作する。That is, the counter 321 has (fixed value + variable value) as a load value, and the fixed value is 64Kbps input as described above.
clock of 8 Kbps to a clock of 8 Kbps.
While the phases do not match, the variable value becomes 0 when the phases match by 1°, and this is generated using clock A. Therefore, this counter 321 is set to 9 when the phases do not match.
Frequency divider, when matched, operates as an 8 frequency divider.
さて、第4図−■に示す様に64Kbpsのクロックで
ある入力信号Bが入力すると、カウンタ321はカウン
トアツプし、カウンタ出力がデコーダ322でデコード
されインバータ323を通ってロード信号としてカウン
タ321のロードL端子に加えられる(第4図−〇、■
参照)。Now, as shown in FIG. 4-■, when the input signal B, which is a 64 Kbps clock, is input, the counter 321 counts up, and the counter output is decoded by the decoder 322 and passed through the inverter 323 as a load signal to be loaded into the counter 321. It is added to the L terminal (Fig. 4-〇,■
reference).
この時のロードタイミングaにおけるクロックAの値は
第4図−〇に示す様に1の状態にあるので可変値はl、
固定値は8だからロード値は9となり、このカウンタは
9分周器として動作する。At this time, the value of clock A at load timing a is in the state of 1 as shown in Figure 4-○, so the variable value is l,
Since the fixed value is 8, the load value is 9, and this counter operates as a 9 frequency divider.
そして、第4図−■、■、■に示す様に9分周が繰り返
されるとデコーダ出力(ロード信号と同じ)は矢印の様
にシフトしてデコーダ出力とクロックAとの位相差が小
さくなり、第4図−■、■に示す様にロードタイミング
d、eの時に可変値はOとなり、カウンタ321は8分
周器として動作してデコーダ出力(クロックBになる)
はクロックAと同期し、ローFF 324.オンになっ
たNANDゲート24を介してクロックバス26に加え
られる。Then, as shown in Figure 4 - ■, ■, and ■, when frequency division by 9 is repeated, the decoder output (same as the load signal) shifts as shown by the arrow, and the phase difference between the decoder output and clock A becomes smaller. , As shown in Figure 4 - ■ and ■, at load timings d and e, the variable value becomes O, and the counter 321 operates as a frequency divider by 8, and the decoder output (becomes clock B).
is synchronized with clock A and low FF 324. is applied to clock bus 26 via NAND gate 24 which is turned on.
そこで、マスククロツタとして使用しているクロックA
が断になったことを第2図の異常クロック検出部27が
検出した時、クロック切替制御部28を点線の様にクロ
ックバス26側に切り替えてクロックBをマスククロツ
タとして取り込むが、クロックBはクロックAと同期し
ているので装置の誤動作は生じない。Therefore, the clock A used as a mask
When the abnormal clock detection section 27 in FIG. 2 detects that the clock bus is disconnected, the clock switching control section 28 is switched to the clock bus 26 side as shown by the dotted line and the clock B is taken in as a mask clock. Since it is synchronized with A, no malfunction of the device will occur.
尚、位相制御部分3工については自分で分周して生成し
たクロックAとデコーダ出力とを比較するので可変値は
最初から0になる。As for the phase control part 3, the variable value is 0 from the beginning because the clock A generated by frequency division is compared with the decoder output.
以上詳細に説明した様に本発明によればクロックの切り
替えを行っても装置の誤動作が生じないと云う効果が得
られる。As described in detail above, according to the present invention, it is possible to obtain the effect that even if the clock is switched, malfunction of the device does not occur.
第1図は本発明の原理ブロック図、
第2図は本発明の実施例のブロック図、第3図は第2図
中の位相制御部分のブロック図、第4図は第3図の動作
説明図、
第5図はクロック供給回路使用例説明図、第6図は従来
例のブロック図を示す。
図において、
2はセレクト手段、
3は位相制御手段を示す。
木を 日月f)7秤1ブロック図
第 1 図
第2語訃中を位相体・j穆P畜Y府のブ′Dツク図第
3 図
木全日月fJ實能例nフ゛口・ソ2図
昂 2 図Fig. 1 is a block diagram of the principle of the present invention, Fig. 2 is a block diagram of an embodiment of the invention, Fig. 3 is a block diagram of the phase control part in Fig. 2, and Fig. 4 is an explanation of the operation of Fig. 3. 5 is an explanatory diagram of an example of the use of a clock supply circuit, and FIG. 6 is a block diagram of a conventional example. In the figure, 2 represents a selection means, and 3 represents a phase control means. Tree Sun Moon f) 7 Scales 1 Block Diagram 1 Figure 2 The word 'death' is a phase body / J Mu P Animal Y Fu's Block Diagram Figure 2
3 Diagram All Sun Moon fJ Practical Example
Claims (1)
クロックをセレクト手段(2)でセレクトし、セレクト
されたクロックを使用して所定の動作を行う装置におい
て、 セレクトされない系列のクロック位相をセレクトされた
系列のクロック位相に一致させる位相制御手段(3)を
設け、 該セレクトされた系列のクロックから該セレクトされな
い系列のクロックに切り替える時に位相ずれが生じない
様に構成したことを特徴とするクロック供給回路。[Scope of Claims] A device in which a selection means (2) selects one series of clocks from a plurality of clock series having different phases, and performs a predetermined operation using the selected clock, comprising: A phase control means (3) is provided to match the clock phase of the selected series with the clock phase of the selected series, and is configured so that no phase shift occurs when switching from the clock of the selected series to the clock of the unselected series. A clock supply circuit featuring:
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62307915A JPH01149515A (en) | 1987-12-04 | 1987-12-04 | Clock supplying circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62307915A JPH01149515A (en) | 1987-12-04 | 1987-12-04 | Clock supplying circuit |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH01149515A true JPH01149515A (en) | 1989-06-12 |
Family
ID=17974699
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP62307915A Pending JPH01149515A (en) | 1987-12-04 | 1987-12-04 | Clock supplying circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH01149515A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6588203B2 (en) | 2000-07-03 | 2003-07-08 | Toyota Jidosha Kabushiki Kaisha | Exhaust device of internal combustion engine |
-
1987
- 1987-12-04 JP JP62307915A patent/JPH01149515A/en active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6588203B2 (en) | 2000-07-03 | 2003-07-08 | Toyota Jidosha Kabushiki Kaisha | Exhaust device of internal combustion engine |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
EP0287539B1 (en) | Stored program controlled real time system including three substantially identical processors | |
EP0616280A1 (en) | Clock switcher circuit | |
US5117443A (en) | Method and apparatus for operating at fractional speeds in synchronous systems | |
EP0291335B1 (en) | Generating clock pulses | |
JPH01149515A (en) | Clock supplying circuit | |
JPS63175913A (en) | Clock supplying system | |
CN111913038A (en) | Multi-channel clock signal frequency detection device and method | |
CN114401184B (en) | Network communication equipment and method thereof, electronic equipment and medium | |
JPS595736A (en) | Timing generating circuit | |
JP2573297B2 (en) | Digital controller for power control | |
JPH02285832A (en) | Series data receiver | |
US6269414B1 (en) | Data rate doubler for electrical backplane | |
JP2602421B2 (en) | Clock reception distribution system | |
RU148928U1 (en) | COMPUTER SYSTEM WITH IN-CRYSTAL DUPLICATION AND INTERCHANNEL CONTROL | |
KR100212050B1 (en) | The way and circuit for watching and choosing synchronous source of digital exchange | |
JP2701741B2 (en) | Redundant / single switching mode | |
JPS61128641A (en) | Data distribution circuit | |
JP3930641B2 (en) | Switching method and switching system for active and standby systems | |
JPS63188204A (en) | Signal input device | |
JPH05122750A (en) | Clock supplying device of exchange | |
KR100447397B1 (en) | bit-error preventing equipment of communication system | |
SU822391A1 (en) | Device for control of switching-over the reserve | |
JP3065184B2 (en) | Fault monitoring device for redundant system | |
SU1077049A1 (en) | Device for checking decoders | |
JP2552027B2 (en) | I / O controller number setting method |