JPH01149515A - Clock supplying circuit - Google Patents

Abstract

PURPOSE:To prevent the malfunction of a device at the time of switching clocks by providing a phase control means to cause the clock phase of a non-selected system to coincide with the clock phase of a selected system. CONSTITUTION:A selecting means 2 selects the clock of one system among the clocks of plural systems different in phases. A position control means 3 causes the clock phase of the non-selected system to coincide with the clock phase of the selected system. To every system, the phase control means 3 composed of phase control parts 31-3n is provided, and the clock phase of the non-selected system and the clock phase of the selected system are made to coincide. Consequently, when the clocks are switched from the clock of the selected system to the clock of the non-selected system by the selecting means 2, the malfunction of the device cannot be generated.

Description

【発明の詳細な説明】 〔概要〕 位相が異なる複数系列のクロックのうち、１つの系列の
クロックをセレクトし、該セレクトされたクロックを使
用して所定の動作を行う装置に用いられるクロック供給
回路に関し、 クロックを切り替えた時に該装置が誤動作しない様にす
ることを目的とし、 位相が異なる複数系列のクロックのうちの１つの系列の
クロックをセレクト手段でセレクトし、セレクトされた
クロックを使用して動作する装置において、セレクトさ
れない系列のクロック位相をセレクトされた系列のクロ
ック位相に一致させる位相制御手段を各系列に設け、該
セレクトされた系列のクロックから該セレクトされない
系列のクロックに切り替える時に位相ずれが生じない様
に構成する。[Detailed Description of the Invention] [Summary] A clock supply circuit used in a device that selects one series of clocks from among multiple series of clocks having different phases and performs a predetermined operation using the selected clock. Regarding this, the purpose is to prevent the device from malfunctioning when switching clocks, by selecting one series of clocks with a selection means from among multiple series of clocks with different phases, and using the selected clock. In the operating device, each series is provided with a phase control means that matches the clock phase of an unselected series with the clock phase of a selected series, and the phase shift is prevented when switching from the clock of the selected series to the clock of the unselected series. Configure the system so that it does not occur.

〔産業上の利用分野〕[Industrial application field]

本発明は位相が異なる複数系列のクロックのうち、１つ
の系列のクロックをセレクトし、該セレクトされたクロ
ックを使用して所定の動作を行う装置に用いられるクロ
ック供給回路に関するものである。The present invention relates to a clock supply circuit used in a device that selects one series of clocks from among a plurality of clock series having different phases and performs a predetermined operation using the selected clock.

このクロック供給回路の使用例は第５図に示す様に１例
えば６４Ｋｂｐｓの複数系列のデータが対応する伝送路
を介して装置に入力するので、ここで。An example of how this clock supply circuit is used is as shown in FIG. 5, in which multiple series of data at, for example, 64 Kbps are input to the device via the corresponding transmission path.

それぞれのデータから位相が異なるクロックを抽出した
後１分周して８　Ｋｂｐｓのクロックを生成する。After extracting clocks with different phases from each data, the frequency is divided by 1 to generate an 8 Kbps clock.

そして、これら複数系列の８　Ｋｂｐｓのクロックのう
ちの１つの系列のクロックをセレクトして各端末に送出
する。Then, one clock series from among these multiple series of 8 Kbps clocks is selected and sent to each terminal.

端末はこのクロックを利用して２例えば送信データを生
成して装置に送出するので、装置ではこれらを多重化し
て線路に送出する。The terminal uses this clock to generate, for example, transmission data and sends it to the device, so the device multiplexes these data and sends them out to the line.

ここで、クロックが断になると別のクロックに切り替え
て端末側に送出するが、この時、送信データに誤りが発
生しない様にすることが必要である。Here, when the clock is cut off, it is switched to another clock and sent to the terminal side, but at this time it is necessary to prevent errors from occurring in the transmitted data.

〔従来の技術〕[Conventional technology]

第６図は従来例のブロック図を示す。以下、伝送路は２
系列として動作を説明する。FIG. 6 shows a block diagram of a conventional example. Below, the transmission path is 2
The operation will be explained as a series.

先ず、入力信号Ａはデータから抽出された６４ｋｂｐｓ
のクロックとし、このクロックが１例えばカウンタを用
いた８分周器１１に加えられて３　Ｋｂｐｓのクロック
（以下、クロックＡと云う）に変換され。First, input signal A is 64kbps extracted from data.
This clock is added to a 1/8 frequency divider 11 using, for example, a counter and converted into a 3 Kbps clock (hereinafter referred to as clock A).

オンになったＮＡＮＤゲート２１．クロックバス２５を
介してクロック切替制御部２８に加えられる。NAND gate 21 turned on. It is applied to the clock switching control section 28 via the clock bus 25.

一方、同一周波数だが位相がずれている入力信号Ｂの６
４　Ｋｂｐｓクロックも同じく８分周器１２．　ＮＡＮ
Ｄゲート２４．クロックバス２６を介してクロック切替
制御部２８に加えられる。On the other hand, 6 of the input signal B, which has the same frequency but is out of phase.
The 4 Kbps clock is also divided by 8, 12. NAN
D gate 24. It is applied to the clock switching control unit 28 via the clock bus 26.

そして、異常クロック検出部２７で２つのクロックバス
のクロック断を検出しているが、両方共正常の場合には
１例えばクロックバス２５からのクロックをセレクトし
、クロック整形部２９で整形してマスタクロックとして
前記装置を動作させるためのクロックとして使用される
。The abnormal clock detection unit 27 detects clock disconnection of the two clock buses, but if both are normal, the clock from the clock bus 25 is selected, for example, and the clock shaping unit 29 formats it to create the master clock. The clock is used as a clock to operate the device.

尚、クロックバス２５からのクロックが断になったこと
を異常クロック検出部２７が検出すると、この検出出力
によりクロック切替制御部２８は点線の様に切り替わり
、クロックバス２６からのクロック（以下、クロックＢ
と云う）がマスククロツタとして供給される。Note that when the abnormal clock detection unit 27 detects that the clock from the clock bus 25 is disconnected, the clock switching control unit 28 switches as shown by the dotted line based on this detection output, and the clock from the clock bus 26 (hereinafter referred to as clock) is switched as shown by the dotted line. B
) is supplied as a mask.

〔発明が解決しようとする問題点〕[Problem that the invention seeks to solve]

ここで、上記の様にクロックＡとクロックＢとは位相が
ずれているので、クロックＡをクロックＢに切り替えた
時に位相が急激に変化し１例えば端末からの送信データ
に誤りが生じて装置が誤動作すると云う問題点がある。Here, as mentioned above, the phases of clock A and clock B are out of phase, so when switching clock A to clock B, the phase changes rapidly.1 For example, an error occurs in the data transmitted from the terminal, causing the device to malfunction. There is a problem that it may malfunction.

〔問題点を解決する為の手段〕[Means for solving problems]

第１図は本発明の原理ブロック図を示す。 FIG. 1 shows a block diagram of the principle of the present invention.

図中、２は位相が異なる複数系列のクロックのうちの１
つの系列のクロックをセレクトするセレクト手段で、３
はセレクトされない系列のクロック位相をセレクトされ
た系列のクロック位相に一致させる位相制御手段である
。In the figure, 2 is one of multiple clock series with different phases.
A selection means for selecting two series of clocks;
is a phase control means for making the clock phase of the unselected series coincide with the clock phase of the selected series.

そして、位相制御手段３を設けて、該セレクトされた系
列のクロックから該セレクトされない系列のクロックに
切り替わった時に位相ずれが生じない様に構成した。A phase control means 3 is provided so that no phase shift occurs when switching from the selected series of clocks to the unselected series of clocks.

〔作用〕[Effect]

本発明は全ての系列に位相制御部分３１・・３ｎを設け
て、セレクトされない系列のクロック位相をセレクトさ
れた系列のクロック位相と一致させておく様にした。そ
こで、セレクト手段２で該セレクトされた系列のクロッ
クから該セレクトされない系列のクロックに切り替えた
時に装置の誤動作が生じない。In the present invention, phase control portions 31 . . . 3n are provided in all the series so that the clock phase of the unselected series is made to match the clock phase of the selected series. Therefore, when the selector 2 switches from the clock of the selected series to the clock of the unselected series, no malfunction of the device occurs.

〔実施例〕〔Example〕

第２図は本発明の実施例のブロック図、第３図は第２図
中の位相制御部分のブロック図、第４図は第３図の動作
説明図を示す。尚、第４図の左側の符号は第３図中の同
じ符号の部分の波形を示す。2 is a block diagram of an embodiment of the present invention, FIG. 3 is a block diagram of a phase control portion in FIG. 2, and FIG. 4 is an explanatory diagram of the operation of FIG. 3. Note that the symbols on the left side of FIG. 4 indicate the waveforms of the portions with the same symbols in FIG.

又、全図を通じて同一符号は同一対象物を示す。Also, the same reference numerals indicate the same objects throughout the figures.

ここで、位相制御部分３１．３２は位相制御手段３の構
成部分、ＮＡＮＤゲート２１〜２４．クロックバス２５
゜２６、異常クロック検出部２７．クロック切替制御部
２８．クロック整形部２９はセレクト手段２の構成部分
を示す。以下、第２図〜第４図により本発明の実施例の
動作を説明する。Here, the phase control portions 31, 32 are constituent portions of the phase control means 3, and the NAND gates 21-24. clock bus 25
゜26, Abnormal clock detection section 27. Clock switching control section 28. A clock shaping section 29 represents a component of the selection means 2. The operation of the embodiment of the present invention will be explained below with reference to FIGS. 2 to 4.

先ず、第２図において、入力信号Ａは従来例と同じくデ
ータから抽出された６４　Ｋｂｐｓのクロックで、この
信号は位相制御部分３１で８分周されて８Ｋｂｐｓのク
ロックＡに変換され、オンになったＮＡＮＤゲート２１
．クロックバス２５．クロック切替制御部２８を介して
、一部はクロック整形部２９で波形整形されて前記装置
が所定の動作をするためのマスタクロツタとして使用さ
れる。First, in FIG. 2, the input signal A is a 64 Kbps clock extracted from data as in the conventional example, and this signal is divided by 8 in the phase control section 31 and converted into an 8 Kbps clock A, which turns on. NAND gate 21
．． Clock bus 25. A part of the signal is waveform-shaped by a clock shaping section 29 via a clock switching control section 28, and is used as a master clock for the device to perform a predetermined operation.

そして、残りの部分は位相制御部分３１．３２に加えら
れるが、ここでは下記の様にしてクロックＡに同期した
８　ＫｂｐｓのクロックＢを取り出す。The remaining portion is then added to the phase control portions 31 and 32, but here an 8 Kbps clock B synchronized with the clock A is extracted as described below.

次に、第４図を参照して第３図に示す位相制御部分の動
作を説明するが、第３図の３２１はカウンタを利用した
可変分周器になっている。Next, the operation of the phase control portion shown in FIG. 3 will be explained with reference to FIG. 4. Reference numeral 321 in FIG. 3 is a variable frequency divider using a counter.

即ち、カウンタ３２１はロード値として（固定値＋可変
値）を持ち、固定値は前記の様に入力する６４Ｋｂｐｓ
のクロックを８　Ｋｂｐｓのクロックに変換する為に８
とし、可変値は位相が一致しない間は１゜一致した時は
０となるが、これはクロックＡを利用して生成している
。そこで、このカウンタ３２１は位相が不一致の時は９
分周器、一致した時は８分周器として動作する。That is, the counter 321 has (fixed value + variable value) as a load value, and the fixed value is 64Kbps input as described above.
clock of 8 Kbps to a clock of 8 Kbps.
While the phases do not match, the variable value becomes 0 when the phases match by 1°, and this is generated using clock A. Therefore, this counter 321 is set to 9 when the phases do not match.
Frequency divider, when matched, operates as an 8 frequency divider.

さて、第４図−■に示す様に６４Ｋｂｐｓのクロックで
ある入力信号Ｂが入力すると、カウンタ３２１はカウン
トアツプし、カウンタ出力がデコーダ３２２でデコード
されインバータ３２３を通ってロード信号としてカウン
タ３２１のロードＬ端子に加えられる（第４図−〇、■
参照）。Now, as shown in FIG. 4-■, when the input signal B, which is a 64 Kbps clock, is input, the counter 321 counts up, and the counter output is decoded by the decoder 322 and passed through the inverter 323 as a load signal to be loaded into the counter 321. It is added to the L terminal (Fig. 4-〇,■
reference).

この時のロードタイミングａにおけるクロックＡの値は
第４図−〇に示す様に１の状態にあるので可変値はｌ、
固定値は８だからロード値は９となり、このカウンタは
９分周器として動作する。At this time, the value of clock A at load timing a is in the state of 1 as shown in Figure 4-○, so the variable value is l,
Since the fixed value is 8, the load value is 9, and this counter operates as a 9 frequency divider.

そして、第４図−■、■、■に示す様に９分周が繰り返
されるとデコーダ出力（ロード信号と同じ）は矢印の様
にシフトしてデコーダ出力とクロックＡとの位相差が小
さくなり、第４図−■、■に示す様にロードタイミング
ｄ、ｅの時に可変値はＯとなり、カウンタ３２１は８分
周器として動作してデコーダ出力（クロックＢになる）
はクロックＡと同期し、ローＦＦ　３２４．オンになっ
たＮＡＮＤゲート２４を介してクロックバス２６に加え
られる。Then, as shown in Figure 4 - ■, ■, and ■, when frequency division by 9 is repeated, the decoder output (same as the load signal) shifts as shown by the arrow, and the phase difference between the decoder output and clock A becomes smaller. , As shown in Figure 4 - ■ and ■, at load timings d and e, the variable value becomes O, and the counter 321 operates as a frequency divider by 8, and the decoder output (becomes clock B).
is synchronized with clock A and low FF 324. is applied to clock bus 26 via NAND gate 24 which is turned on.

そこで、マスククロツタとして使用しているクロックＡ
が断になったことを第２図の異常クロック検出部２７が
検出した時、クロック切替制御部２８を点線の様にクロ
ックバス２６側に切り替えてクロックＢをマスククロツ
タとして取り込むが、クロックＢはクロックＡと同期し
ているので装置の誤動作は生じない。Therefore, the clock A used as a mask
When the abnormal clock detection section 27 in FIG. 2 detects that the clock bus is disconnected, the clock switching control section 28 is switched to the clock bus 26 side as shown by the dotted line and the clock B is taken in as a mask clock. Since it is synchronized with A, no malfunction of the device will occur.

尚、位相制御部分３工については自分で分周して生成し
たクロックＡとデコーダ出力とを比較するので可変値は
最初から０になる。As for the phase control part 3, the variable value is 0 from the beginning because the clock A generated by frequency division is compared with the decoder output.

〔発明の効果〕〔Effect of the invention〕

以上詳細に説明した様に本発明によればクロックの切り
替えを行っても装置の誤動作が生じないと云う効果が得
られる。As described in detail above, according to the present invention, it is possible to obtain the effect that even if the clock is switched, malfunction of the device does not occur.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は本発明の原理ブロック図、 第２図は本発明の実施例のブロック図、第３図は第２図
中の位相制御部分のブロック図、第４図は第３図の動作
説明図、 第５図はクロック供給回路使用例説明図、第６図は従来
例のブロック図を示す。 図において、 ２はセレクト手段、 ３は位相制御手段を示す。 木を　日月ｆ）７秤１ブロック図 第　　１　　図 第２語訃中を位相体・ｊ穆Ｐ畜Ｙ府のブ′Ｄツク図第　
　３　　図 木全日月ｆＪ實能例ｎフ゛口・ソ２図 昂　２　図Fig. 1 is a block diagram of the principle of the present invention, Fig. 2 is a block diagram of an embodiment of the invention, Fig. 3 is a block diagram of the phase control part in Fig. 2, and Fig. 4 is an explanation of the operation of Fig. 3. 5 is an explanatory diagram of an example of the use of a clock supply circuit, and FIG. 6 is a block diagram of a conventional example. In the figure, 2 represents a selection means, and 3 represents a phase control means. Tree Sun Moon f) 7 Scales 1 Block Diagram 1 Figure 2 The word 'death' is a phase body / J Mu P Animal Y Fu's Block Diagram Figure 2
3 Diagram All Sun Moon fJ Practical Example

Claims (1)

【特許請求の範囲】 位相が異なる複数系列のクロックのうちの１つの系列の
クロックをセレクト手段（２）でセレクトし、セレクト
されたクロックを使用して所定の動作を行う装置におい
て、 セレクトされない系列のクロック位相をセレクトされた
系列のクロック位相に一致させる位相制御手段（３）を
設け、 該セレクトされた系列のクロックから該セレクトされな
い系列のクロックに切り替える時に位相ずれが生じない
様に構成したことを特徴とするクロック供給回路。[Scope of Claims] A device in which a selection means (2) selects one series of clocks from a plurality of clock series having different phases, and performs a predetermined operation using the selected clock, comprising: A phase control means (3) is provided to match the clock phase of the selected series with the clock phase of the selected series, and is configured so that no phase shift occurs when switching from the clock of the selected series to the clock of the unselected series. A clock supply circuit featuring: