JPH01143518A - Synchronizing pulse generator - Google Patents

Abstract

PURPOSE:To reduce the IC chip size and the power consumption by devising the generator such that a synchronizing pulse is obtained even when a frequency of a clock input signal is halved. CONSTITUTION:When a leading edge of an input signal X arrives, an output of an inverted output terminal Q' of a FF 1 goes from '1' to '0', then the output of a coincident gate 11 goes from '0' to '1', and since the signal X is at H, the output of a coincident gate 12 goes from '1' to '0' each reset of FFs 2, 3 is released and an output signal F2 at a noninverting output Q of the FF 2 goes from '0' to '1' at a time t1 and a Q output signal F3 of a FF 3 goes from '0' to '1' at a time t2. As a result, 1s are arranged to the input of a coincidence gate 13, the output goes to '0' a reset pulse is outputted to restore the waveform F1 to '1'. Each waveform of F2, F3 is restored from '1' to '0' at times t3, t4 and a reset pulse is obtained during a half clock from the time t2 to t3. Moreover, an H signal is generated during a period of t1-t4 at the output of the coincident gate 14 to reset the FF 2, 3 after a time t4 thereby inhibiting the reception of each input.

Description

【発明の詳細な説明】 産業上の利用分野 本発明は従来のクロック周波数の半分のクロック周波数
で、従来の１クロック分の同期パルスを得ることができ
る同期パルス信号発生装置を提供するものである。DETAILED DESCRIPTION OF THE INVENTION Field of Industrial Application The present invention provides a synchronization pulse signal generator that can obtain synchronization pulses for one conventional clock at a clock frequency that is half of the conventional clock frequency. .

従来の技術 入力信号の到来（立ち上がり）により、リセットしてか
ら計数を開始する一般的なりロック計数カウンタは、そ
のリセット信号に、従来、計数カウンタのクロック信号
と同一のクロック信号を用い、第３図示の回路図のよう
に構成される。Conventional technology A general antilock counting counter that starts counting after being reset upon the arrival (rising edge) of an input signal has conventionally used the same clock signal as the clock signal of the counting counter as the reset signal, and It is configured as shown in the illustrated circuit diagram.

すなわち、従来装置は、第１．第２．第３のフリップフ
ロップ（Ｄ型、以下、Ｆ、Ｆと記す）１．２．３を有し
、第１のＦ、Ｆｌは入力端子（Ｄ）が電源電位に固定さ
れ、クロック入力端子（ＣＫ）入力信号印加端子２０に
接続され、第２゜第３０Ｆ、Ｆ２．３は、各々クロック
入力端子（ＣＫ）がクロック（ＣＫ２）の信号印加端子
２１に接続され、入力端子（Ｄ）が、各々前段の非反転
出力信号端子（Ｑ）に接続されると共に２人カ一致ゲー
ト（ＮＡＮＤＷＡ路）１３の一方の入力端子に印加され
、他方の入力端子に前記第３のＦ、Ｆ３の非反転出力信
号が印加され、前記一致ゲート１３の出力信号が、別の
２人カ一致ゲート（ＮＡＮＤ回路）１６の一方の入力端
子に印加され、その他方の入力端子に外部リセット入力
信号が印加され、前記一致ゲート１６の出力信号が前記
第１のＦ、Ｆｌのリセット入力端子（Ｒ）に印加され、
前記第２゜第３のＦ、Ｆ２，３のリセット入力端子（Ｒ
）に外部リセット入力信号が、反転ゲート（インｌく一
タ回路）１７を介して印加されている。その動作波形図
を第４図に示す。第４図で、ＣＫ２は第２クロツク入力
信号、Ｘは入力信号、Ｆｌ、Ｆ２゜Ｆ３は第１．第２．
第３のＦ、Ｆｌ、２．３の各出力信号、３，６は各々一
致ゲート１３．１６の出力である。That is, the conventional device has the first. Second. The input terminal (D) of the first F, Fl is fixed to the power supply potential, and the clock input terminal (CK ) are connected to the input signal application terminal 20, and the clock input terminal (CK) of the 2nd and 30th F, F2.3 is connected to the signal application terminal 21 of the clock (CK2), and the input terminal (D) is connected to the signal application terminal 21 of the clock (CK2). It is connected to the non-inverting output signal terminal (Q) of the preceding stage and is applied to one input terminal of the two-person coincidence gate (NANDWA path) 13, and the non-inverting output of the third F, F3 is applied to the other input terminal. A signal is applied, the output signal of the coincidence gate 13 is applied to one input terminal of another two-person coincidence gate (NAND circuit) 16, and an external reset input signal is applied to the other input terminal. The output signal of the coincidence gate 16 is applied to the reset input terminal (R) of the first F, Fl;
The reset input terminals (R
) is applied with an external reset input signal via an inverting gate (inverter circuit) 17. The operating waveform diagram is shown in FIG. In FIG. 4, CK2 is the second clock input signal, X is the input signal, Fl, F2°F3 are the first . Second.
The respective output signals of the third F, Fl, 2.3, 3, 6 are the outputs of the coincidence gates 13.16, respectively.

まず、入力信号の立ち上がりエツジが到来すると、第１
のＦ、ＦｌのＱ出力、すなわちＦ１波形”０”から”１
”に移行するので、次のＣＫ２波形の立ち上がりエツジ
の時刻ｔＩで第２のＦ、ＦのＱ出力すなわち、Ｆ２波形
が”０”から”１”に移行し、さらに、次のＣＫ２波形
の立ち上がりエツジの時刻ｔ２でＦ３波形が°０”から
”１“に移行する。その結果、２人力ＮＡＮＤ回路の一
致ゲート３０入力には”１“がそろい、その出力が０”
に移行し、リセットパルスを出力すると共にＦ１波形を
°Ｏ゛に復帰させる。従って時刻ｔ３でＦ２波形が０゛
に復帰してリセットパルスが終了し、さらに時刻ｔ４で
Ｆ３波形が”０”に復帰する。以上のように動作するこ
とにより。First, when the rising edge of the input signal arrives, the first
Q output of F and Fl, that is, F1 waveform “0” to “1”
”, so at time tI of the rising edge of the next CK2 waveform, the Q output of the second F, F, that is, the F2 waveform shifts from “0” to “1”, and furthermore, at the time tI of the rising edge of the next CK2 waveform, the F2 waveform shifts from “0” to “1”. At edge time t2, the F3 waveform shifts from 0 to 1. As a result, the inputs of the match gate 30 of the two-man NAND circuit are all 1's, and the output is 0's.
, outputs a reset pulse, and returns the F1 waveform to °O゛. Therefore, at time t3, the F2 waveform returns to 0', and the reset pulse ends, and at time t4, the F3 waveform returns to "0". By operating as above.

時刻ｔ２から時刻ｔ３までの１クロック間リセットパル
スが得られる。A reset pulse is obtained for one clock from time t2 to time t3.

発明が解決しようとする問題点 しかしながら、以上に示した同期パルス発生装置（計数
カウンタのリセットパルス発生）では、入力信号Ｘの取
り込み誤差を計数カウンタのクロック周期内に押えるた
め、計数カウンタのクロック入力信号のＣＫ２波形と同
一のクロック信号を用いる。Problems to be Solved by the Invention However, in the above-described synchronous pulse generator (generation of a reset pulse for the counting counter), in order to suppress the input error of the input signal X within the clock period of the counting counter, the clock input of the counting counter is The same clock signal as the CK2 waveform of the signal is used.

一方、このクロック入力信号のＧＫ２波形はシステムに
おける最高動作周波数であることが多く、また、集積回
路としてバイポーラロジックにより集積化する場合にプ
ロセスの特性としてぎりぎりの動作周波数であることが
多い。On the other hand, the GK2 waveform of this clock input signal is often the highest operating frequency in the system, and when integrated as an integrated circuit using bipolar logic, it is often at the marginal operating frequency due to process characteristics.

しかし、この場合、最高動作周波数は高いが、消費電流
が太き（、ＩＣ化した場合、チップサイズも大きくなる
ことから、動作周波数はできるだけ減少させた方が望ま
しい。However, in this case, although the maximum operating frequency is high, the current consumption is large (and if integrated into an IC, the chip size will also be large, so it is desirable to reduce the operating frequency as much as possible).

問題点を解決するための手段 以上のような問題点を解決するために、本発明は、入力
クロック信号の半分の周波数で動作力（保証されている
信号の入力で動作させ、かつ同期ｌくルスとして上で述
べたリセットパルスと同一の信号を得るようにしたもの
である。Means for Solving the Problems In order to solve the above-mentioned problems, the present invention operates at half the frequency of the input clock signal, operates at a guaranteed signal input, and is synchronized. This is to obtain the same signal as the reset pulse mentioned above as the reset pulse.

作用 フリップフロップのクロック信号を入力クロック信号Ｃ
Ｋ２の半分（ＣＫ２／２）にすることにより、計数カウ
ンタの初段のＦ、Ｆのみエミッタ・カップルド・ロジッ
ク（ＥＣＬ）で実現し、残り全てをインテグレーテッド
・インジェクション・ロジック（ＩＩＬ）で実現するこ
とができる。Input the clock signal of the working flip-flop to the clock signal C
By halving K2 (CK2/2), only the first stage F and F of the counting counter are realized by emitter coupled logic (ECL), and the rest are realized by integrated injection logic (IIL). be able to.

実施例 本発明の実施例を第１図、第２図を用いて説明する。第
１図が実施例の回路構成図であり、第２図がその動作タ
イミング図である。Embodiment An embodiment of the present invention will be described with reference to FIGS. 1 and 2. FIG. 1 is a circuit configuration diagram of an embodiment, and FIG. 2 is an operation timing diagram thereof.

第１のＦ、Ｆｌの入力端子（Ｄ）が電源電位に固定され
、クロック入力端子（ＣＫ）が入力信号印加端子２０に
接続され、第２のＦ、Ｆ２のクロ・ツク入力端子（ＣＫ
）がクロック信号印加端子２１に直接接続され、同タロ
ツク信号は、反転ゲート１０を介して第３のＦ、Ｆ３に
接続され、前記第１のＦ、Ｆｌの反転出力端子（Ｑ）の
信号が第１の一致ゲート（２人力ＮＡＮＤ回路）１１の
一方の入力端子に印加され、その一致ゲート１１の出力
端子が第２の一致ゲート（ＮＡＮＤ回路）１２の一方の
入力端子に接続され、同第２の一致ゲート１２の他方の
入力端子に入力信号が印加され、その出力端子が、第１
．第２０Ｆ、Ｆ２，３の各々リセット入力端子に接続さ
れ、第２のＦ、Ｆ２の非反転出力端子（Ｑ）の信号が第
３の一致ゲート（ＮＡＮＤ回路）１３の一方の入力端子
に印加され、その他方の入力端子に、第３のＦ、Ｆ３の
非反転出力端子（Ｑ）の信号が印加され、また、第２０
Ｆ、Ｆ２の反転出力信号が第４の一致ゲート（ＮＡＮＤ
回路）１４の一方の入力端子に印加され、その他方の入
力端子に第３のＦ、Ｆ３の反転出力信号が印加され、そ
の出力が第５の一致ゲート（ＮＡＮＤ回路）１５の一方
の入力端子に接続される。そして、この第５の一致ゲー
ト１５の他方の入力端子には外部リセット入力端子印加
端子２２の信号が入力される。また、このリセット信号
は第６の一致ゲート（ＮＡＮＤ回路）１６の一方の入力
端子に接続される。第５の一致ゲート１５の出力端子が
第１の一致ゲートの他方の入力端子に接続され、第６の
一致ゲート１６の出力信号が、前記第１のＦ、Ｆｌのリ
セット入力端子（Ｒ）に印加されている。The input terminal (D) of the first F, Fl is fixed to the power supply potential, the clock input terminal (CK) is connected to the input signal application terminal 20, and the clock input terminal (CK) of the second F, F2 is connected to the input signal application terminal 20.
) is directly connected to the clock signal application terminal 21, and the clock signal is connected to the third F, F3 via the inverting gate 10, and the signal at the inverting output terminal (Q) of the first F, Fl is The voltage is applied to one input terminal of the first coincidence gate (two-man NAND circuit) 11, and the output terminal of the coincidence gate 11 is connected to one input terminal of the second coincidence gate (NAND circuit) 12. An input signal is applied to the other input terminal of the second coincidence gate 12, the output terminal of which corresponds to the first one.
．． The signals of the non-inverting output terminals (Q) of the second F, F2 are connected to the reset input terminals of the 20th F, F2, and F2, respectively, and are applied to one input terminal of the third coincidence gate (NAND circuit) 13. , the signal of the non-inverting output terminal (Q) of the third F, F3 is applied to the other input terminal, and the signal of the non-inverting output terminal (Q) of the 20th
The inverted output signals of F and F2 are connected to the fourth coincidence gate (NAND
The signal is applied to one input terminal of the circuit) 14, the inverted output signal of the third F, F3 is applied to the other input terminal, and the output is applied to one input terminal of the fifth coincidence gate (NAND circuit) 15. connected to. The signal from the external reset input terminal application terminal 22 is input to the other input terminal of the fifth coincidence gate 15. Further, this reset signal is connected to one input terminal of the sixth coincidence gate (NAND circuit) 16. The output terminal of the fifth coincidence gate 15 is connected to the other input terminal of the first coincidence gate, and the output signal of the sixth coincidence gate 16 is connected to the reset input terminal (R) of the first F, Fl. is being applied.

この実施例構成を、第２図の動作タイミング図に照して
説明すると、まず、入力信号Ｘの立ち上がりエツジが到
来すると、第１０Ｆ、Ｆｌの反転出力端子（Ｑ）の出力
が”１”から”０″に移行することにより、第１の一致
ゲート１１の出力が”０”から”１”に移行し、その時
点で入力信号Ｘはハイレベルであるから第２の一致ゲー
ト１２の出力は”１“から”Ｏ”に移行し、第２．第３
のＦ、Ｆ２，３の各リセットが解除され、第２図におけ
る時刻ｔｌで第２のＦ、Ｆ２の非反転出力（Ｑ）の出力
信号Ｆ２が”０°から”１”に移行し、時刻ｔ２で第３
０Ｆ、Ｆの非反転出力（Ｑ）出力信号Ｆ３が“Ｏ″から
”１”に移行する。その結果、第３の一致ゲート１３の
入力には”１”がそろい、その出力が”０”に移行し、
リセットパルスを出力すると共にＦｌ波形を“１″に復
帰させる。Ｆ２．Ｆ３の各波形は各々時刻ｊ３　＋　ｊ
４で−１”から“０”に戻り時刻ｔ２がらｔ３までのハ
ーフクロック間リセットパルスが得られる。また、第４
の一致ゲート１４の出力に時刻ｔ１がらｔ４までハイレ
ベルの信号を作成することによ゛　リ、ｔ４以後、第２
．第３のＦ、Ｆ２，３をリセットし、それらの各クロッ
ク入力を受けっけないようにしている。The configuration of this embodiment will be explained with reference to the operation timing diagram of FIG. 2. First, when the rising edge of the input signal By shifting to "0", the output of the first coincidence gate 11 shifts from "0" to "1", and since the input signal X is at a high level at that point, the output of the second coincidence gate 12 is Shifts from "1" to "O", and the second. Third
The resets of F, F2, and 3 are released, and the output signal F2 of the non-inverted output (Q) of the second F and F2 shifts from "0°" to "1" at time tl in FIG. 3rd at t2
The non-inverted output (Q) output signal F3 of 0F and F transitions from "O" to "1". As a result, the inputs of the third matching gate 13 are all set to "1", and the output shifts to "0".
A reset pulse is output and the Fl waveform is returned to "1". F2. Each waveform of F3 is at time j3 + j
4, it returns from -1 to "0" and a half-clock reset pulse from time t2 to t3 is obtained.
By creating a high level signal at the output of the coincidence gate 14 from time t1 to t4, after t4, the second
．． The third F, F2, and F3 are reset so that they do not receive their respective clock inputs.

以上本発明の実施例の動作を説明したように、時刻ｔ２
からｔ３までの間リセットパルス（同期パルス）が得ら
るのは、従来と全く同じであるが、その出力端子２３の
信号（Ｐ）クロック周波数ＣＫＩの半分となっている。As explained above about the operation of the embodiment of the present invention, time t2
The reset pulse (synchronization pulse) obtained from to t3 is exactly the same as in the conventional case, but the clock frequency of the signal (P) at the output terminal 23 is half of CKI.

発明の効果 以上に示したように、本発明の同期パルス発生装置では
、クロック入力信号を従来の周波数に対して半分に落し
ても、従来と同一の同期パルスを得ることができ、その
結果ＩＣのチップサイズの縮小や消費電力の低減が可能
になるなど大なる結果を呈するものである。Effects of the Invention As shown above, in the synchronous pulse generator of the present invention, even if the clock input signal is reduced to half of the conventional frequency, the same synchronous pulse as the conventional one can be obtained, and as a result, the IC This will bring about great results, such as reducing the chip size and reducing power consumption.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は本発明の実施例の回路構成図、第２図はその各
部の動作波形図、第３図、第４図は従来技術による同期
パルス発生装置の回路構成図とその動作波形図である。 １〜３・・・・・・第１〜第３のフリップフロップ、１
１〜１６・・・・・・一致ゲート、２０・・・・・・ク
ロック入力信号印加端子、２１・・・・・・入力信号Ｘ
印加端子、２２・・・・・・外部リセット入力信号印加
端子、２３・・・・・・同期パルス（リセットパルス）
出力端子。 代理人の氏名　弁理士　中尾敏男　ばか１名区　Ｅ　Ｉ
ｇ　Ｋ　Ｌ　＝シ命こぶヱツ３Ｃ１ 姻な ｃ、８＆FIG. 1 is a circuit configuration diagram of an embodiment of the present invention, FIG. 2 is an operation waveform diagram of each part, and FIGS. 3 and 4 are a circuit configuration diagram of a synchronous pulse generator according to the prior art and its operation waveform diagram. be. 1 to 3...First to third flip-flops, 1
1 to 16... Coincidence gate, 20... Clock input signal application terminal, 21... Input signal X
Application terminal, 22... External reset input signal application terminal, 23... Synchronization pulse (reset pulse)
Output terminal. Name of agent Patent attorney Toshio Nakao Idiot 1 ward E I
g K L = Shimeikobuetsu 3C1 Marriage c, 8&

Claims (1)

【特許請求の範囲】[Claims] 入力信号によりリセット（あるいはセット）が解除され
るフリップフロップを２個備え、各々のクロック入力端
子に互いに逆極性のクロック入力信号が印加され、入力
信号到来後に前記２個のフリップフロップがクロック入
力信号を１回のみ１／２分周し、ハーフクロック間、同
期パルスを出力することを特徴とする同期パルス発生装
置。It is equipped with two flip-flops whose reset (or set) is released by an input signal, clock input signals of opposite polarity are applied to each clock input terminal, and after the input signal arrives, the two flip-flops respond to the clock input signal. What is claimed is: 1. A synchronous pulse generator which divides the frequency by 1/2 only once and outputs a synchronous pulse during a half clock period.