JPH01138843A - Code transmission/reception system - Google Patents

Abstract

PURPOSE:To send a code to a code receiver respectively decoding the code through one signal line by connecting respectively a code receiver coding each code to a prescribed terminal position corresponding to a code of an output of a decode circuit. CONSTITUTION:Plural code senders 1-3 output continuously each code having the same width in H level and N-time of the width of H level in the L level width and sends it to the receiver side via an OR circuit 5 and a signal line 6. The receiver side uses a clock generated by a clock generating circuit 7, fetches the sent code into a shift register 8 and converts it into a parallel signal. Then the parallel signal is decoded by a decode circuit 9 and given to code receivers 10-12 decoding the code connected to a prescribed terminal position corresponding to the code. Thus, plural kinds of codes are given to the code receivers 10-12 through one signal line.

Description

【発明の詳細な説明】 〔概　要〕 一方の複数種類の障害を符号化して他方に送信し、他方
にてこれを解読する符号送受信方式に関し、 同時には１種類の符号しか送信しない、Ｈレベルは同一
幅で、Ｌレベルの幅はＦＨレベルの幅のＮ　（Ｎ＝０．
１．２，３．　　・・・）倍に変わる複数種類の符号を
、１本の信号線を用いて、夫々の符号を解読する符号受
信器に送信出来る符号送受借方式の提供を目的とし、 複数の符号送信器の出力をオア回路を通し一本の信号線
を介して送信するようにし、受信側では、符号が入力す
ると送信される符号を取り込み間違いなくデコード出来
るクロックを発生するクロック発生回路及び、このクロ
ックを用い、入力符号を取り込み直並列変換するシフト
レジスタ及び該シフトレジスタの並列出力を入力しデコ
ードし符号対応の所定の端子位置に出力するデコード回
路を設け、該デコード回路の出力の上記符号対応の所定
端子位置夫々に、夫々の符号を解読する符号受信器を夫
々接続しておく構成とする。[Detailed Description of the Invention] [Summary] Regarding a code transmission/reception method in which multiple types of failures on one side are encoded and transmitted to the other side, and then decoded on the other side, the H level system transmits only one type of code at a time. are the same width, and the width of L level is N of the width of FH level (N=0.
1.2,3. ...) The purpose of the present invention is to provide a code transmission and borrowing system that can transmit multiple types of codes that change twice, using a single signal line, to a code receiver that decodes each code. The output is passed through an OR circuit and transmitted via a single signal line, and on the receiving side, when a code is input, a clock generation circuit that generates a clock that can capture the transmitted code and decode it without error, and this clock are used. , a shift register that takes in an input code and converts it into serial to parallel, and a decoding circuit that inputs, decodes, and outputs the parallel output of the shift register to a predetermined terminal position corresponding to the code, and outputs the output of the decoding circuit to a predetermined terminal corresponding to the code. A code receiver for decoding each code is connected to each position.

〔産業上の利用分野〕[Industrial application field]

本発明は、２重化システム構成の電子交換機等で、一方
の複数種類の障害を符号化して他方に送信し、他方にて
これを解読する符号送受信方式の改良に関する。The present invention relates to an improvement in a code transmission/reception method in an electronic exchange having a duplex system configuration, in which multiple types of failures are encoded on one side and transmitted to the other side, and then decoded on the other side.

２重化システム構成の電子交換機では、機能別に２重化
されており、ある機能の部分が障害になると、他方のこ
の機能の部分を使用して復旧するようになっている。In an electronic exchange having a duplex system configuration, each function is duplicated, so that if a certain functional part becomes impaired, the other functional part is used to recover.

この為に、障害種別を示す複数種類の符号の内のある符
号を、他方の装置に送り、この符号を解読する受信器に
て受信し、信号を計算機等で構成された処理部に送り、
その障害種別に対応した機能部分を使用するようにして
障害復旧を行っている。For this purpose, a certain code among multiple types of codes indicating the fault type is sent to the other device, received by a receiver that decodes this code, and sends the signal to a processing unit composed of a computer etc.
Fault recovery is performed by using the functional parts that correspond to the fault type.

この場合、障害種別を間違いなく送受信する為に、障害
種別を示す符号としては、最初のＨレベルを取り逃がし
ても、別の障害種別を示す符号とならないように、Ｈレ
ベルは同一幅で、Ｌレベルの幅は該Ｈレベルの幅のＮ　
（Ｎ＝０．１，２，３゜・・・）倍に変わる符号を用い
る。In this case, in order to transmit and receive the failure type without error, the H level has the same width and the L The width of the level is N of the width of the H level.
(N=0.1, 2, 3°...) Use a sign that changes twice.

以下は、障害種別を示す符号としては、第４図のレベル
０．レベル１．レベル２．レベル３に示す、ＮがＯで、
Ｈレベル連続になる符号、Ｎが１で、Ｈレベルの幅とＬ
レベルの幅が同じ符号、Ｎが２で、Ｈレベルの幅に比し
Ｌレベルが２倍となっている符号、Ｎが３で、Ｈレベル
の幅に比しＬレベルが３倍となっている符号を用いるも
のとする。Below, the symbols indicating the type of failure are level 0 in Fig. 4. Level 1. Level 2. Shown in level 3, N is O,
A code in which H levels are continuous, N is 1, and the width of the H level and L
Codes with the same level width, N is 2 and the L level is twice the width of the H level, N is 3 and the L level is three times the width of the H level. The code shall be used.

上記符号送受信方式では、複数種類の符号を用い、夫々
の符号を解読する符号受信器に送信するのに、１本の信
号線にて通知し、夫々の符号受信器にて受信出来るよう
になることが望まれている。In the code transmission/reception method described above, multiple types of codes are used, and each code is sent to a code receiver that decodes it using a single signal line, so that each code can be received by each code receiver. It is hoped that

〔従来の技術〕[Conventional technology]

以下従来例を図を用いて説明する。 A conventional example will be explained below using figures.

第５図は従来例の符号送受信方式のブロック図である。FIG. 5 is a block diagram of a conventional code transmission/reception system.

従来は、第４図に示すレベルＯ〜レベル３の種類別符号
を、夫々の符号を解読する符号受信器に送信するのに、
第５図に示す如く、レベル０符号送信器１、レベル１符
号送信器２、レベル２符号送信器３、レベル３符号送信
器４の夫々の出力を、信号線４１，４２，４３．４４を
介して、夫々の符号を解読する、レベルＯ符号受信器１
０．　　レベル１符号受信器１１．レベル２符号受信器
１２゜レベル３符号受信器１３に送信するようにしてい
る。Conventionally, in order to transmit the type-specific codes of level O to level 3 shown in FIG. 4 to a code receiver that decodes each code,
As shown in FIG. 5, the outputs of the level 0 code transmitter 1, level 1 code transmitter 2, level 2 code transmitter 3, and level 3 code transmitter 4 are connected to signal lines 41, 42, 43, and 44. Level O code receiver 1 decoding each code via
0. Level 1 code receiver 11. The signal is transmitted from the level 2 code receiver 12 to the level 3 code receiver 13.

そこで、障害が発生すると、障害の種別に応じた符号送
信器例えばレベル２符号送信器３よりレベル２の符号を
信号線４３を介して送信し、レベル２符号受信器１２に
てレベル２に示すパターンと比較すること等にて、レベ
ル２の符号が間違いなく送られてきたことを認識し、計
算機等の処理装置に通知している。Therefore, when a failure occurs, a code transmitter corresponding to the type of failure, such as the level 2 code transmitter 3, transmits a level 2 code via the signal line 43, and the level 2 code receiver 12 transmits a level 2 code. By comparing it with the pattern, it is recognized that the level 2 code has definitely been sent, and this is notified to a processing device such as a computer.

〔発明が解決しようとする問題点〕[Problem that the invention seeks to solve]

しかしながら、同時には１種類の符号゛しが送信しない
、Ｈレベルは同一幅で、■７レベルの幅は該Ｈレベルの
幅のＮ　（Ｎ＝０．１，２，３．　　・・・）倍に変わ
る複数種類の符号を、夫々の符号を解読する受信器に送
信するのに、信号線が符号の種類数だけ必要であり、信
号線の数が多い問題点がある。However, one type of code is not transmitted at the same time, the H level has the same width, and the width of the 7 levels is N (N = 0.1, 2, 3, etc.) times the width of the H level. In order to transmit multiple types of codes to a receiver that decodes each code, as many signal lines as there are types of codes are required, and there is a problem in that the number of signal lines is large.

本発明は、同時には１種類の符号しか送信しない、Ｈレ
ベルは同一幅で、Ｌレベルの幅は該Ｈレベルの幅のＮ　
（Ｎ＝０．１，２，３．　　・・・）倍に変わる複数種
類の符号を、１本の信号線を用いて、夫々の符号を解読
する符号受信器に送信出来る符号送受信方式の提供を目
的としている。In the present invention, only one type of code is transmitted at the same time, the H level has the same width, and the width of the L level is N of the width of the H level.
(N=0.1, 2, 3...) To provide a code transmission and reception system that can transmit multiple types of codes that change twice to a code receiver that decodes each code using a single signal line. It is an object.

〔問題点を解決するための手段〕[Means for solving problems]

第１図は本発明の原理ブロック図である。 FIG. 1 is a block diagram of the principle of the present invention.

第１図に示す如く１．Ｈレベルは同一幅で、Ｌレベルの
幅は該Ｈレベルの幅のＮ　（Ｎ＝０．１，２゜３、・・
・）倍に変わる夫々の符号を連続して出力する複数の符
号送信器１，２，３．　　・・・の出力をオア回路５を
通し一本の信号線６を介して受信側に送信するようにす
る。As shown in Figure 1, 1. The H level has the same width, and the width of the L level is N of the width of the H level (N=0.1, 2°3,...
.) a plurality of code transmitters 1, 2, 3 .) which successively output respective codes that are doubled; ... is transmitted to the receiving side via an OR circuit 5 and a single signal line 6.

受信側では、符号が入力すると、送信される符号を取り
込み間違いなくデコード出来るクロックを発生ずるクロ
ック発生回路７及び、このクロックを用い、入力符号を
取り込み直並列変換するシフトレジスタ８及び該シフト
レジスタの並列出力を入力しデコードし符号対応の所定
の端子位置に出力するデコード回路９を設け、 該デコード回路の出力の上記符号対応の所定端子位置夫
々に、夫々の符号を解読する符号受信器１ｏ、１１，１
２．　　・・・を夫々接続しておき、送信された符号を
夫々対応の符号を解読する符号受信器にて受信するよう
に構成する。On the receiving side, when a code is input, there is a clock generation circuit 7 which generates a clock that can capture the transmitted code and decode it without error, a shift register 8 which uses this clock to capture the input code and convert it into serial/parallel data, and the shift register 8. A decoding circuit 9 is provided for inputting parallel outputs, decoding them, and outputting them to predetermined terminal positions corresponding to the codes, and a code receiver 1o for decoding each code to each of the predetermined terminal positions corresponding to the codes of the output of the decoding circuit; 11,1
2. ... are connected to each other, and the transmitted code is received by a code receiver that decodes the corresponding code.

〔作　用〕１ 本発明によれば、同時には１種類の符号しか送信しない
、■ルベルは同一幅で、Ｌレベルの幅は該Ｈレベルの幅
のＮ　（Ｎ＝０．１，２，３．　　・・・）倍に変わる
複数種類の符号を、夫々の符号を解読する符号受信器に
送信するのに、−本の信号綿６を介して受信側に送信す
る。[Function] 1 According to the present invention, only one type of code is transmitted at the same time. ■ The level is the same width, and the width of the L level is equal to the width of the H level N (N = 0.1, 2, 3 . . .) In order to transmit multiple types of codes that change twice to a code receiver that decodes each code, the codes are sent to the receiving side via -1 signal fibers 6.

受信側では、クロック発生回路７にて発生したクロック
を用い、送られてきた符号をシフトレジスタ８に取り込
み、並列信号に変換し、デコード回路９にてデコードし
、符号対応の所定の端子位置に接続されている該符号を
解読する符号受信器に入力する。On the receiving side, using the clock generated by the clock generation circuit 7, the sent code is taken into the shift register 8, converted into a parallel signal, decoded by the decoding circuit 9, and sent to a predetermined terminal position corresponding to the code. The code is connected to a code receiver that decodes the code.

即ち、信号線は１本で、複数種類の符号を、夫々の符号
を解読出来る符号受信器に入力させることが出来る。That is, with one signal line, multiple types of codes can be input to a code receiver that can decode each code.

〔実施例］ 以下本発明の１実施例に付き図に従って説明する。〔Example] An embodiment of the present invention will be described below with reference to the accompanying drawings.

第２図は本発明の実施例の受信側のブロック図、第３図
は第２図の場合の各部の波形のタイムチャートで〔Ａ〕
　〔Ｂ〕　〔Ｃ〕　〔Ｄ〕はレベルＯ。Fig. 2 is a block diagram of the receiving side of the embodiment of the present invention, and Fig. 3 is a time chart of waveforms of various parts in the case of Fig. 2 [A]
[B] [C] [D] is level O.

レベル１．レベル２．レベル３の符号を受（ｔした場合
を示し、（Ａ）〜（Ｒ）は夫々第２図のａ〜ｒ点に対応
している。Level 1. Level 2. The case where the level 3 code is received (t) is shown, and (A) to (R) correspond to points a to r in FIG. 2, respectively.

送信側は、従来のレベルＯ符号送信器ｌ、レベル１符号
送信器２、レベル２符号送信器３、レベル３符号送信器
４を用い、出力を第１図に示す如く、オア回路５に入力
し、オア回路５の出力は１本の信号線６を介して受信側
に送信するようにする。The transmitting side uses a conventional level O code transmitter 1, level 1 code transmitter 2, level 2 code transmitter 3, and level 3 code transmitter 4, and inputs the output to an OR circuit 5 as shown in FIG. However, the output of the OR circuit 5 is transmitted to the receiving side via one signal line 6.

受信側は、第２図に示す如く、まず符号が入力すると、
入力する符号を取り込み正確にデコード出来るクロック
を発生するクロック発生回路７を起動する。On the receiving side, as shown in Figure 2, when the code is first input,
A clock generation circuit 7 is started which takes in the input code and generates a clock that can be accurately decoded.

このクロック発生回路７につき、第３図（Ａ）の（Ａ）
〜（Ｅ）を用いて説明する。Regarding this clock generation circuit 7, (A) in FIG. 3(A)
This will be explained using (E).

受信側では、最初はリセットを行う。On the receiving side, a reset is first performed.

リセットされると、ナンド回路２２の出力はＨレベルで
、ナンド回路２１に入力しており、符号が入力すると、
Ｈレベルへの立ち上がり点にて、ナンド回路２１の出、
力は（Ａ）に示す如くＨレベルに立ち上がりナンド回路
２３に入力する。When reset, the output of the NAND circuit 22 is at H level and is input to the NAND circuit 21, and when the code is input,
At the rising point to the H level, the output of the NAND circuit 21,
The power rises to H level as shown in (A) and is input to the NAND circuit 23.

入力すると、最初は遅延素子２４の出力は（Ｄ）に示す
如くＨレベルであり、ナンド回路２３の出力は（Ｂ）に
示す如くＬレベルとなり、遅延素子２４にて（Ｄ）に示
す如く遅延されてナンド回路２３に入力し、出力を（Ｂ
）に示す如くＨレベルとする。When the input is input, the output of the delay element 24 is initially at H level as shown in (D), the output of the NAND circuit 23 is at L level as shown in (B), and the output of the delay element 24 is delayed as shown in (D). is input to the NAND circuit 23, and the output is (B
) is set to H level as shown in FIG.

この■（レベルは又遅延素子２４にて遅延されナンド回
路２３に入力しくＢ）に示す如く出力をＬレベルとし、
このＬレベルは又遅延素子２４にて遅延されナンド回路
２３に入力しくＢ）に示す如（出力をＨレベルとする如
き動作を操り返し、（Ｂ）に示す如きクロックが生成さ
れる。As shown in (B), the level is also delayed by the delay element 24 and input to the NAND circuit 23, and the output is set to L level.
This L level is also delayed by the delay element 24 and input to the NAND circuit 23, and by repeating the operation of setting the output to the H level as shown in B), a clock as shown in FIG. 3B is generated.

この場合（Ｂ）に示すクロックのＨレベルの幅は符号の
Ｈレベルの幅に等しく、入力する符号を取り込め正確に
デコード出来るように遅延素子２４の遅延量は調整しで
ある。In this case, the width of the H level of the clock shown in (B) is equal to the width of the H level of the code, and the amount of delay of the delay element 24 is adjusted so that the input code can be captured and accurately decoded.

遅延素子２４の遅延量が１／２である中点よりは（Ｃ）
に示す如き信号を取り出し、ナンド回路２３の（Ｂ）に
示すクロックとの排他的否定論理和を排他的否定論理和
回路２５にてとると、出力は（Ｅ）に示す如き１／２分
周したものとなり、このクロックがシフトレジスタ８及
びデコード回路９に送られる。From the midpoint where the delay amount of the delay element 24 is 1/2 (C)
When the signal shown in (B) is taken out and the exclusive NOR circuit 25 performs exclusive NOR with the clock shown in (B) of the NAND circuit 23, the output is 1/2 frequency-divided as shown in (E). This clock is sent to the shift register 8 and decoding circuit 9.

次に、入力符号がレベル０の場合について第３図（Ａ）
の（Ｆ）〜（Ｒ）を用いて説明する。Next, Fig. 3 (A) shows the case where the input code is level 0.
This will be explained using (F) to (R).

す この符号はシフトレジスタ８のフ会ツブフロップ（以下
ＦＦ。と称す）２６に入力し、次々とＦＦ２７．２８，
２９．３０に送られ、夫々の出力は（Ｆ）〜（Ｊ）に示
す如き波形となり、デコード回路９に入力する。This code is input to the flip-flop (hereinafter referred to as FF) 26 of the shift register 8, and is successively input to FF27, 28,
29 and 30, the respective outputs have waveforms as shown in (F) to (J), and are input to the decoding circuit 9.

デコード回路９では、ＦＦ２６及びＦＦ２７の出力はレ
ベルＯの符号を出力するアンド回路３２に入力しており
、ＦＦ２６の出力及びＦＦ２７の出力をノット回路３７
にて反転した出力及びＦＦ２８の出力はレベル１の符号
を出力するアンド回路３３に入力しており、ＦＦ２６の
出力及びＦＦ２７の出力をノット回路３７にて反転した
出力及びＦＦ２８の出力をノット回路３８にて反転した
出力及びＦＦ２９の出力はレベル２の符号を出力するア
ンド回路３４に入力しており、ＦＦ２６の出力及びＦＦ
２７の出力をノット回路３７にて反転した出力及びＦＦ
２８の出力をノット回路３８にて反転した出力及びＦＦ
２９の出力の出力をソフト回路３９にて反転した出力及
びＦＦ３０の出力はレベル３の符号を出力するアンド回
路３５に入力している。In the decoding circuit 9, the outputs of FF26 and FF27 are input to an AND circuit 32 which outputs a sign of level O, and the outputs of FF26 and FF27 are input to a NOT circuit 37.
The inverted output and the output of FF28 are input to an AND circuit 33 which outputs a level 1 sign, and the inverted output of FF26 and FF27 is input to a NOT circuit 37, and the output of FF28 is input to a NOT circuit 38. The inverted output and the output of FF29 are input to an AND circuit 34 which outputs a level 2 sign, and
27 output inverted by NOT circuit 37 and FF
The output obtained by inverting the output of 28 by the knot circuit 38 and the FF
The output obtained by inverting the output of FF 29 by a software circuit 39 and the output of FF 30 are input to an AND circuit 35 which outputs a level 3 code.

又これ等のアンド回路３２〜３５の出力は、スキュウ歪
を無くする為にＦＦ３６を介して夫々レベルＯ符号受信
器１０．レベル１符号受信器１１゜レベル２符号受信器
１２．レベル３符号受信器１３に接続されている。In addition, the outputs of these AND circuits 32 to 35 are sent to level O code receivers 10. through FFs 36 to eliminate skew distortion, respectively. Level 1 code receiver 11° Level 2 code receiver 12. It is connected to a level 3 code receiver 13.

従って、この場合、アンド回路３２には（Ｆ）（Ｇ）に
示す波形が入力するので、アンド回路３２の出力は（Ｋ
）に示す如きレベルＯの符号となりＦＦ３６を介して（
Ｌ）に示す如きレベル０の符号でレベル０符号受信器１
０に入力し解読される。Therefore, in this case, the waveforms shown in (F) and (G) are input to the AND circuit 32, so the output of the AND circuit 32 is (K
) becomes the code of level O as shown in (
A level 0 code receiver 1 with a level 0 code as shown in
Enter 0 and it will be decoded.

一方アンド回路３３，３４．３５には、ＦＦ２６〜３０
の出力の何れか及びソフト回路３７〜３９の何れかを介
してＬレベルが入力しており、出力は、（Ｍ）（０）（
Ｑ）に示す如くＬレベルとなり、ＦＦ３６を介した出力
も（Ｎ）（Ｐ）（Ｒ）に示す如くＬレベルで、レベル１
符号受信器１１、レベル２符号受信器１２．レベル３符
号受信器１３には符号は入力しない。On the other hand, AND circuits 33, 34, and 35 have FFs 26 to 30.
The L level is input via any of the outputs of
It becomes L level as shown in Q), and the output via FF36 is also L level as shown in (N), (P), and (R), and the level is 1.
code receiver 11, level 2 code receiver 12. No code is input to the level 3 code receiver 13.

尚クロック発生回路７の動作は、他レベルの信号が入力
した時も同じ動作をするので、以下省略する。Note that the operation of the clock generation circuit 7 is the same even when signals of other levels are input, so a description thereof will be omitted below.

次にレベル１の符号が入力した場合につき第３図（Ｂ）
を用いて説明する。Next, when a level 1 code is input, Figure 3 (B)
Explain using.

レベル１の符号がシフトレジスタ８のＦＦＺ６に入力す
ると次々と送られ、出力は第３図ＣＢ）の（Ｆ）〜（Ｊ
）に示す如き波形となる。When the level 1 code is input to FFZ6 of the shift register 8, it is sent one after another, and the output is from (F) to (J) in Figure 3 CB).
) The waveform will be as shown below.

この場合は、アンド回路３３には、（Ｆ）に示す波形、
　（Ｇ）の反転波形、　（Ｈ）に示す波形が入力してお
り、出力は（Ｍ）に示す如きレベル１を示す波形となり
、ＦＦ３６を介して（Ｎ）に示す如きレベル１０波形で
レベル１符号受信器１１に入力し解読される。In this case, the AND circuit 33 has the waveform shown in (F),
The inverted waveform of (G) and the waveform shown in (H) are input, and the output is a waveform showing level 1 as shown in (M). The code is input to the code receiver 11 and decoded.

一方アンド回路３２．３４．３５には、ＦＦ２６〜３０
の出力の何れか及びソフト回路３７〜３９の何れかを介
してＬレベルが入力しており、出力は、（Ｋ）（０）（
Ｑ）に示す如くＬレベルとなり、ＦＦ３６を介した出力
も当然Ｌレベルで、レベルＯ符号受信器１０．レベル２
符号受信器１２、レベル３符号受信器１３には符号は入
力しない。On the other hand, AND circuit 32, 34, 35 has FF26 to 30
The L level is input through any of the outputs of the software circuits 37 to 39, and the output is (K) (0) (
As shown in Q), it becomes L level, and the output via FF 36 is naturally L level, and the level O code receiver 10. level 2
No code is input to the code receiver 12 and level 3 code receiver 13.

次にレベル２の符号が入力した場合につき第３図（Ｃ）
を用いて説明する。Next, when a level 2 code is input, Figure 3 (C)
Explain using.

レベル２の符号がシフトレジスタ８のＦＦ２６に入力す
ると次々と送られ、出力は第３図（Ｃ）の（Ｆ）〜（Ｊ
）に示す如き波形となる。When level 2 codes are input to FF26 of shift register 8, they are sent one after another, and the outputs are (F) to (J) in Figure 3 (C).
) The waveform will be as shown below.

この場合は、アンド回路３４には、（Ｆ）に示す波形、
（Ｇ）の反転波形、　（Ｈ）の反転波形。In this case, the AND circuit 34 has the waveform shown in (F),
(G) Inverted waveform, (H) Inverted waveform.

（Ｔ）に示す波形が入力しており、出力は（０）に示す
如きレベル２を示す波形となり、ＦＦ３６ヲ介して（Ｐ
）に示す如きレベル２の波形でレベル２符号受信器１２
に入力し解読される。The waveform shown in (T) is input, and the output is a waveform showing level 2 as shown in (0), which is output through the FF36 (P
) with a level 2 waveform as shown in the level 2 code receiver 12.
is input and decoded.

一方アンド回路３２．３３．３５には、ＦＦ２６〜３０
の出力の何れか及びノア）回路３７〜３９の何れかを介
してＬレベルが入力しており、出力は、（Ｋ）（Ｍ）（
Ｑ）に示す如くＬレベルとなり、ＦＦ３６を介した出力
も当然Ｌレベルで、レベル０符号受信器１０．レベル１
符号受信器１２、レベル３符号受信器１３には符号は入
力しない。On the other hand, AND circuit 32, 33, 35 has FF26 to 30
The L level is input through any of the outputs of (K) (M) (
As shown in Q), it becomes L level, and the output via FF 36 is naturally L level, and the level 0 code receiver 10. level 1
No code is input to the code receiver 12 and level 3 code receiver 13.

次にレベル３の符号が入力した場合につき第３図ＣＤ）
を用いて説明する。Next, if a level 3 code is input, see Figure 3 (CD)
Explain using.

レベル３の符号がシフトレジスタ８のＦＦ２６に入力す
ると次々と送られ、出力は第３図ＣＤ）の（Ｆ）〜（Ｊ
）に示す如き波形となる。When level 3 codes are input to FF26 of shift register 8, they are sent one after another, and the outputs are (F) to (J) in Figure 3 (CD).
) The waveform will be as shown below.

この場合は、アンド回路３５には、（Ｆ）に示す波形、
　（Ｇ）の反転波形、　（Ｈ）の反転波形。In this case, the AND circuit 35 has the waveform shown in (F),
(G) Inverted waveform, (H) Inverted waveform.

（１）の反転波形、　（Ｊ）に示す波形が入力しており
、出力は（Ｑ）に示す如きレベル３を示す波形となり、
ＦＦ３６を介して（Ｒ）に示す如きレベル３の波形でレ
ベル３符号受信器１３に入力し解読される。The inverted waveform of (1) and the waveform shown in (J) are input, and the output is a waveform showing level 3 as shown in (Q),
The level 3 waveform as shown in (R) is inputted to the level 3 code receiver 13 via the FF 36 and decoded.

一方アンド回路３２，３３．３４には、ＦＦ２６〜３０
の出力の何れか及びノット回路３７〜３９の何れかを介
してＬレベルが入力しており、出力は、（Ｋ）（Ｍ）（
０）に示す如くＬレベルとなり、ＦＦ３６を介した出力
も当然Ｌレベルで、レベル０符号受信器１０．レベル１
符号受信器１２、レベル２符号受信器１２には符号は入
力しない。On the other hand, AND circuits 32, 33, and 34 have FFs 26 to 30
The L level is input via either of the outputs of
0), the output via the FF 36 is also at the L level, and the level 0 code receiver 10. level 1
No code is input to the code receiver 12 and the level 2 code receiver 12.

即ち、同時には１種類の符号しか送信しない、Ｈレベル
は同一幅で、Ｌレベルの幅は該Ｈレベルの幅のＮ　（Ｎ
＝０．１，２，３．　　・・・）倍に変わる複数種類の
符号を、１本の信号線を用いて、送信しても、夫々の符
号を解読する符号受信器にて受信出来るようになる。That is, only one type of code is transmitted at the same time, the H level has the same width, and the width of the L level is N (N
=0.1,2,3. ...) Even if multiple types of codes that change twice are transmitted using a single signal line, they can be received by a code receiver that decodes each code.

尚符号の種別が増加した場合は、受信側のシフトレジス
タの段数を増加し、デコード回路の論理回路を増加すれ
ばよい。If the number of code types increases, the number of stages of the shift register on the receiving side may be increased, and the number of logic circuits of the decoding circuit may be increased.

〔発明の効果〕〔Effect of the invention〕

以上詳細に説明せる如く本発明によれば、同時には１種
類の符号しか送信しない、Ｈレベルは同一幅で、Ｌレベ
ルの幅は該Ｈレベルの幅のＮ　（Ｎ＝０．１，２．３．
　　・・・）倍に変わる複数種類の符号を、１本の信号
線を用いて、送信しても、夫々の符号を解読する符号受
信器にて受信出来る　、ようになる効果がある。As explained in detail above, according to the present invention, only one type of code is transmitted at the same time, the H level has the same width, and the width of the L level is N (N=0.1, 2... 3.
...) Even if multiple types of codes that change twice are transmitted using a single signal line, they can be received by a code receiver that decodes each code.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は本発明の原理ブロック図、 第２図は本発明の実施例の受信側のブロック図、第３図
は第２図の場合の障害種別符号受信時の各部の波形のタ
イムチャート、 第４図は１例の送信符号を示す図、 第５図は従来例の符号送受信方式のブロック図である。 図において、 １は符号送信器、レベル０符号送信器、２は符号送信器
、レベル１符号送信器、３は符号送信器、レベル２符号
送信器、４はレベル３符号送信器、 ５はオア回路、 ６．４１〜４４は信号線、 ７はクロック発生回路、 ８はシフトレジスタ、 ９はデコード回路、 １０は符号受信器、レベルＯ符号受信器、１１は符号受
信器、レベル１符号受信器、１２は符号受信器、レベル
２符号受信器、１３はレベル３符号受信器、 ２０．３１．３７〜３９はノット回路、２１〜２３はナ
ンド回路、 ２４は遅延素子、 ２５は排他的否定論理和回路、 リ ２６〜３０．３６はフ恭ツブフロップ、３２〜３５はア
ンド回路を示す。FIG. 1 is a block diagram of the principle of the present invention, FIG. 2 is a block diagram of the receiving side of an embodiment of the present invention, and FIG. 3 is a time chart of waveforms of various parts when receiving a fault type code in the case of FIG. 2. FIG. 4 is a diagram showing an example of a transmission code, and FIG. 5 is a block diagram of a conventional code transmission/reception system. In the figure, 1 is a code transmitter, level 0 code transmitter, 2 is a code transmitter, level 1 code transmitter, 3 is a code transmitter, level 2 code transmitter, 4 is a level 3 code transmitter, 5 is OR circuit, 6.41 to 44 are signal lines, 7 is a clock generation circuit, 8 is a shift register, 9 is a decoding circuit, 10 is a code receiver, level O code receiver, 11 is a code receiver, level 1 code receiver , 12 is a code receiver, level 2 code receiver, 13 is a level 3 code receiver, 20.31.37-39 are NOT circuits, 21-23 are NAND circuits, 24 is a delay element, 25 is exclusive negative logic A sum circuit, 26 to 30, 36 are double flops, and 32 to 35 are AND circuits.

Claims (1)

【特許請求の範囲】 Ｈレベルは同一幅で、Ｌレベルの幅は該Ｈレベルの幅の
Ｎ（Ｎ＝０、１、２、３、・・・）倍に変わる夫々の符
号を連続して出力する符号送信器（１、２、３、・・・
）を有し、同時には１個の符号送信器の符号を送信し、
受信側では、夫々の符号を解読する符号受信器（１０、
１１、１２、・・・）にて夫々受信する、符号送受信方
式において、 該複数の符号送信器（１、２、３、・・・）の出力をオ
ア回路（５）を通し一本の信号線（６）を介して受信側
に送信するようにし、 受信側では、符号が入力すると送信される符号を取り込
み間違いなくデコード出来るクロックを発生するクロッ
ク発生回路（７）及び、このクロックを用い、入力符号
を取り込み直並列変換するシフトレジスタ（８）及び該
シフトレジスタの並列出力を入力しデコードし符号対応
の所定の端子位置に出力するデコード回路（９）を設け
、 該デコード回路の出力の上記符号対応の所定端子位置夫
々に、夫々の符号を解読する上記符号受信器（１０、１
１、１２、・・・）を夫々接続しておき、送信された符
号を夫々対応の符号を解読する符号受信器にて受信する
ようにしたことを特徴とする符号送受信方式。[Claims] The H level has the same width, and the width of the L level is N (N = 0, 1, 2, 3, ...) times the width of the H level. Output code transmitter (1, 2, 3,...
), transmitting the codes of one code transmitter at the same time,
On the receiving side, a code receiver (10,
11, 12, . . .), the outputs of the plurality of code transmitters (1, 2, 3, . . .) are passed through an OR circuit (5) to form a single signal. The signal is transmitted to the receiving side via the line (6), and the receiving side uses a clock generation circuit (7) that generates a clock that can capture the transmitted code when the code is input and decode it without error, and uses this clock. A shift register (8) that takes in an input code and converts it into serial/parallel data, and a decode circuit (9) that inputs, decodes, and outputs the parallel output of the shift register to a predetermined terminal position corresponding to the code are provided, and the above-mentioned output of the decode circuit is provided. The above-mentioned code receivers (10, 1
1, 12, . . . ) are connected to each other, and each transmitted code is received by a code receiver that decodes the corresponding code.