SU1131035A1 - Device for exchanging information - Google Patents

Abstract

1. УСТРОЙСТВО ДЛЯ ОБМЕНА ИНФОРМАЦИЕЙ , содержащее счетчик, выходы которого соединены с входами дешифратора , основные выходы которого подключены к соответствующим входам блока управлени , первый, второй и третий выходы которого соединены соответственно с первым, вторым и третьим входами сдвигового регистра, преобразователь кода, кодирующий блок, декодирующий блок, блок управлени  коммутатором, управл ющие выходы которого подключены к первым входам коммутатора, выходы которого соединены с первыми входами буферного регистра, отличающеес   тем, что, с целью повышени  достоверности за счет исправлени  групповой ошибки, в него введены элемент И, элемент 2И-ИЛИ-НЕ, элемент ИСКЛЮЧАЩЕЕ ИЛИ, элемент ИЛИ., блок сравнени , блок исправлени  ошибок, анализатор и генератор, выход которого соединен с первым входом преобразовател  кодаи с первым дополнительньм входом блока управлени , четвертый выход которого подключен к первому входу декодирз тощего блока, основные выходы соединены с основными входами анализатора и с основными входами блoJca сравнени , дополнительный вход которого соединен с п тым выходом блока управлени , шестой выход ко-торого подключен к первому входу блока исправлени  ошибок, второй вход которого соединен с первым выходом анализатора и с вторым дополнительным входом блока управлени , седьмой выход которого соединен с входом счетчика и с вторым входом преобразовател  кода, первый, второй и третий выходы которого подключены.со (Л oTiBeTCTBeHHo к третьему, четвертому и п тому дополнительным входам блока управлени , шестой дополнительный вход которого соединен с третьим входом преобразовател  кода,-четвертый вход которого соединен с пер|вым входом блока управлени  коммусо татором и с восьмым выходом блока управлени , дев тый выход которого подключен к второму входу декодируюоо ел щего блока, к первому входу кодирующего блока, к четвертому входу сдвигового регистра, к второму входу блока управлени  - коммутатором и к п тому входу преобразовател  кода , шестой вход которого соединен с выходом элемента 2И-ИЛИ-НЕ, первый вход которого Соединен с дес тым выходом блока управлени , одиннадцать и. двенадцатьгй выходы которого подключены соответственно к третьему и четвертому входам декодирующего блока, : дополнительный выход которого соединен с первым входом элемента1. A DEVICE FOR INFORMATION EXCHANGE, containing a counter, the outputs of which are connected to the inputs of the decoder, the main outputs of which are connected to the corresponding inputs of the control unit, the first, second and third outputs of which are connected respectively to the first, second and third inputs of the shift register, a code converter encoding block, decoding block, switch control block, the control outputs of which are connected to the first inputs of the switch, the outputs of which are connected to the first inputs of the buffer register, are different In order to improve the reliability by correcting a group error, an AND element, an 2I-OR-NOT element, an EXCLUSIVE OR element, an OR element, a comparison unit, an error correction block, an analyzer and a generator whose output is connected are introduced into it. with the first input of the code converter with the first additional input of the control unit, the fourth output of which is connected to the first input of the decoder of the lean unit, the main outputs are connected to the main inputs of the analyzer and to the main inputs of the comparison module, the additional input D which is connected to the fifth output of the control unit, the sixth output of which is connected to the first input of the error correction unit, the second input of which is connected to the first output of the analyzer and to the second auxiliary input of the control unit, the seventh output of which is connected to the counter input and to the second input the code converter, the first, second and third outputs of which are connected to the (L oTiBeTCTBeHHo to the third, fourth and fifth additional inputs of the control unit, the sixth additional input of which is connected to the third input the code reader, the fourth input of which is connected to the first input of the control unit of the commutator and the eighth output of the control unit, the ninth output of which is connected to the second input of the decoder coder, to the first input of the coding block, to the fourth input of the shift register, to the second input of the control unit — a switch; and to the fifth input of the code converter, the sixth input of which is connected to the output of element 2I-OR-NOT, the first input of which is Connected to the tenth output of the control unit, eleven and. the twelve outputs of which are connected respectively to the third and fourth inputs of the decoding unit: an additional output of which is connected to the first input of the element

Description

ИСКЛЮЧАЮЩЕЕ ШТИ, второй вход которог подключен к первому выходу сдвигового регистра и к второму входу кодирующего блока, третий вход которого соединен с вторым входом элемента 2И-ИЛИ-НЕ и с тринадцатым выходом блока управлени , четьфнадцатый выход которого соединен с управл ющим входом буферного регистра, выходы которого подключены к п тым входам сдвигового регистра, шестой вход которого соединен с первым дополнительным выходом дешифратора, второй дополнительный выход которого соединен с третьим входом блока исправлени  ошибок, четвертый, п тый и шестой входы которого подключены соответственно к второму, третьему и четвертому выходам анализатора, п тый выход которого соединен с первым входом элемента ИЛИ, второй вход которого подключен к первому выходу блока исправлени  ошибок, второй выход которого соединен с первым входом элемента И, выход которого подключен к седьмому дополнительному входу блока управлени , третий вьгход которого соединен с четвертым входом кодирующего блока, выход которого соединен с третьим входом элемента 2И-ИЛИНЕ , четвертый; вход которого подклю .чен к второму выходу сдвигового регистра , третьи выходы, которого соединены с вторыми входами коммутатора , выход блока сравнени  соединен с седьмым входом блока исправлени  ошибок, третий и четвертьш выходы которого соединены соответственно с п тым и шестым входами декодирующего блока, третий допол- « нительный выход дешифратора подключен к дополнительному входу анализатора , выход элемента ИСКЛЮЧАЮЩЕЕ ИЖ подключен к второму входу элемента И вьгход элемента ИЛИ соединен с третьим входом блока управлени  коммутатором тактовый выход которого  вл етс  синхронизирующим выходом устройства дл  обмена информацией, синхронизирующим вхгдом которого  вл етс  синхронизирующий вход блока управлени , шестой дополнительный вход которого  вл етс  управл ющим входом устройства дл  обмена информацией, контрольным выходом которого  вл етс  п тый выход блока исправлени  оши- . бок, информационными входами устройства дл  обмена информацией  вл ютс  информационные входы преобразовател  кода и буферного регистра , информационные выходы которых  вл ютс  информационными выходами устройства дл  обмена информацией, входом начальной установки которого  вл етс  восьмой дополнительньй вхо блока Управлени .EXCLUSIVE PIN, the second input of which is connected to the first output of the shift register and to the second input of the coding block, the third input of which is connected to the second input of the element 2I-OR-NOT and the thirteenth output of the control unit, the fourteenth output of which is connected to the control input of the buffer register, the outputs of which are connected to the fifth inputs of the shift register, the sixth input of which is connected to the first additional output of the decoder, the second additional output of which is connected to the third input of the error correction block, the fifth, fifth and sixth inputs of which are connected respectively to the second, third and fourth outputs of the analyzer, the fifth output of which is connected to the first input of the OR element, the second input of which is connected to the first output of the error correction block, the second output of which is connected to the first input of the AND element The output of which is connected to the seventh additional input of the control unit, the third input of which is connected to the fourth input of the coding block, the output of which is connected to the third input of element 2-ILINE, the fourth; the input of which is connected to the second output of the shift register, the third outputs, which are connected to the second inputs of the switch, the output of the comparison unit is connected to the seventh input of the error correction block, the third and quarter outputs of which are connected to the fifth and sixth inputs of the decoding unit, the third - “The live output of the decoder is connected to the auxiliary input of the analyzer, the output of the EXCLUSIVE IZH element is connected to the second input of the element And the input of the element OR is connected to the third input of the control comm unit The clock output of which is the synchronization output of the device for information exchange, the synchronization input of which is the synchronization input of the control unit, the sixth additional input of which is the control input of the device for information exchange, the control output of which is the fifth output of the error-correction unit. side, the information inputs of the information exchange device are the information inputs of the code converter and the buffer register, the information outputs of which are the information outputs of the information exchange device, the input of which is the eighth secondary input of the Control unit.

2. Устройство по п. 1, отличающеес  тем, что кодирующи блок содержит одиннадцать триггеров п ть элементов ИСКЛЮЧАЮЩЕЕ ИЛИ и элемент И, вьгход i; которого соедине с первым входом первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, с первым входом второго элемента ИСКЛЮЧАЩЕЕ ИЛИ, с первым входом .третьего-элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, с первым входом четвертого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ и с первым входом первого триггера, вьгход которого соединен с вторым входом первого элемента ИСКЛЮЧАКШЩЕ РШИ, вьгход которого соединен с первым входом второго триггеру, выход которого соединен с .первым входом третьего триггера, выход которого соединен с первым входом четвертого триггера, выход которого подключенк второму входу второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, выход которого соединен с первым входом п того триггера, выход которого соединен с первым входом шестого триггера, выход которого соединен с первым входом седьмого триггера, вьгход которого подключен к второму входу третьего элемента ИСКЛЮЧАЮЩЕЕ .ИЛИ, выход которого-соединен с первым входом восьмого триггера, выход которого подключен к второму входу четвертого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, выход которого соединен с первым входом дев того триггера, выход которого соединен с первым входом дес того триггера, выход которого соединен с первым входом одиннадцатого триггера. Выход которого подключен к первому входу п того элемента ИСКЛЮЧАМЦЕЕ ИЛИ, выход которого соединен с первым входом элемента И, второй вхрд которого  вл етс  третьим входом кодирующего блока, щричем вторые и третьи входы первого, второготретьего , четвертого, п того, шестого , седьмого, восьмого, дев того, дес того и одиннадцатого триггеров (Соответственно объединены и  вл .ютс  соответственно первым и- четвертым входами кодирующего блока.2. The device according to claim 1, characterized in that the encoding block contains eleven triggers, five elements EXCLUSIVE OR, and the element AND, in the i input; which is connected to the first input of the first element EXCLUSIVE OR, to the first input of the second element EXCLUSIVE OR, to the first input of the third element EXCLUSIVE OR, to the first input of the fourth element EXCLUSIVE OR EXCLUSIVELY RSHI, whose input is connected to the first input of the second trigger, the output of which is connected to the first input of the third trigger, the output of which is connected to the first input of the fourth trigger, whose output is connected The second input of the EXCLUSIVE OR element, whose output is connected to the first input of the fifth trigger, whose output is connected to the first input of the sixth trigger, whose output is connected to the first input of the seventh trigger, whose input is connected to the second input of the third element EXCLUSIVE. connected to the first input of the eighth trigger, the output of which is connected to the second input of the fourth element EXCLUSIVE OR, the output of which is connected to the first input of the ninth trigger, the output of which is connected to the first input of the tenth the first trigger, the output of which is connected to the first input of the eleventh trigger. The output of which is connected to the first input of the fifth element EXCLUSIVE OR, the output of which is connected to the first input of the element I, the second time of which is the third input of the coding unit, the second and third inputs of the first, second, third, fifth, sixth, seventh, eighth The ninth, tenth and eleventh triggers (respectively, are combined and have respectively the first and fourth inputs of the coding block.

вторым входом которого  вл етс  второй вход п того элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, первьшвход которого  вл етс  выходом кодирующего блока.the second input of which is the second input of the fifth element EXCLUSIVE OR, the first input of which is the output of the coding block.

3. Устройство по п. 1, отличающеес  тем, что декодирующий блок содержит одиннадцать триггеров, три элемента ИСКЛЮЧАЮЩЕЕ ИЛИ и три элемента И, причем выход первого элемента И соединен с первым входом первого элемента ИСКЛЮЧ1УОЩЕЕ ИЛИ и с первым входом второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ выход которого соединен с первым входом первого триггера, единичный выход которого соединен с первым входом второго триггера, единичный выход которого соединен с первым входом третьего триггера,единичный выход которого соединен с первым входом четвертого триггера,единичный выход которого соединен с первым входом п того триггера, единичный выход которого ;соединен с первым входом шестого триггера, единичный выход.которого соединен с первым входом седьмого т триггера, единичный выход которого соединен с вторым входом второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, выход второго элемента И соединен с первым входом третьего -элемента ИСКЛЮЧАЮЩЕЕ ИЛИ и с первым входом восьмого триггера, единичный выход которого подключен к второму входу третьего элемента ИСКЛЮЧАКЩЕЕ ИЛИ, выход которого соединен с первым входом дев того триггера, единичный выход которого соединен с первым входом дес того триггера, единичный выход которого подключен к первому входу одиннадцатого триггера, единичный выход которого соединен с первым входом третьего элемента И и с вторым входом первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, выход которого подключе к первому входу второго элемента И, второй вход которого  вл етс  п тым входом декодирующего блока, первым и третьим входами которого  вл ютс  соответственно первьй и второй входы первого элемента И, шестым входом декодирующего блока  вл етс  второй вход третьего элемента И, выход которого  вл етс  дополнительным выходом декодирующего блока, основными выходами которого  вл ютс  инверсные выходы первого, вторго , третьего, четвертого, п того,3. The device according to claim 1, characterized in that the decoding unit contains eleven flip-flops, three elements EXCLUSIVE OR, and three elements AND, the output of the first element AND connected to the first input of the first element EXCLUSIVE OR or to the first input of the second element EXCLUSIVE OR connected to the first input of the first trigger, the unit output of which is connected to the first input of the second trigger, the unit output of which is connected to the first input of the third trigger, the unit output of which is connected to the first input of the fourth t igger, single output of which is connected to the first input of the fifth trigger, single output of which is connected to the first input of the sixth trigger, single output of which is connected to the first input of the seventh ton of the trigger, single output of which is connected to the second input of the second element EXCLUSIVE OR, second output element AND is connected to the first input of the third element EXCLUSIVE OR, and to the first input of the eighth trigger, whose single output is connected to the second input of the third element EXCLUSIVE OR, whose output is connected to the first the course of the ninth trigger, the unit output of which is connected to the first input of the tenth trigger, the unit output of which is connected to the first input of the eleventh trigger, the unit output of which is connected to the first input of the third element AND the input of the second element And, the second input of which is the fifth input of the decoding unit, the first and third inputs of which are respectively the first and second inputs of the first element AND, the sixth input of the decoder present block is a second input of the third AND gate, whose output is added output of the decoding unit, the main outputs which are the inverted outputs of the first, invading, third, fourth, fifth,

1one

естого, седьмого, восьмого, дев того , дес того и одиннадцатого триггеров, вторые и третьи входы которых соответственно объединены  вл ютс  оовтветствённо вторым и етвертым входами декодирующего блоа .Of course, seventh, eighth, ninth, tenth and eleventh of the flip-flops, the second and third inputs of which, respectively, are combined are the second and fourth inputs of the decoding unit.

4 о Устройство по п. 1, отличающеес  тем, что анализатор содержит шесть элементов И, элемент ШШ-НЕ и элемент НЕ, выхоД которого соединен с первым входом элемента ИЛИ-НЕ, второй вход которого соединен с первым входом первого элемента И и с выходом второго элемента И, первый вход которого соединен с вькодом третьего элемента И, первый входкоторого подключен к выходу четвертого элемента И, выход п того элемента И соединен с вторым входом второго Элемента И, выход шестого элемента И подключен к второму входу третьего элемента И, вход элемента НЕ соединен с вторым входом первого элемента И и  вл етс  дополнительным входом анализатора, основными входами которого  вл ютс  входы четвертого, п того и шестого элементов И, первым выходом анализатора  вл етс  выход элемента НЕ, выход шестого элемента И  вл етс  вторым выходом анализатора , третьим, четвертым и п тым выходами которого  вл ютс  соответственно выход п того элемента И, выход третьего элемента И и выход первого элемента И,4 o The device according to claim 1, characterized in that the analyzer contains six AND elements, the W-NOT element and the NOT element whose output is connected to the first input of the OR-NO element, the second input of which is connected to the first input of the first And element and with the output The second element And, the first input of which is connected to the code of the third element And, the first input of which is connected to the output of the fourth element And, the output of the fifth element And is connected to the second input of the second Element And, the output of the sixth element And is connected to the second input of the third element And, the input of the elementIt is NOT connected to the second input of the first element I and is an additional input of the analyzer, the main inputs of which are the inputs of the fourth, fifth and sixth elements AND, the first output of the analyzer is the output of the element NO, the output of the sixth element I is the second output of the analyzer, the third , the fourth and fifth outputs of which are respectively the output of the fifth element And, the output of the third element And and the output of the first element And

5. Устройство по п. 1, отличающеес  тем, что блок исправлени  ошибок содержит три триггера, два элемента И, два элемента И-НЕ, элемент ИЛИ-НЕ и элемент НЕ, выход которого соединен с первым входом первого элемента И, второй вход которого подключен к первому входу первого триггера и к первому входу второго элемента И, второй вход которого соединен с первым входом второго триггера, с входом э элемента НЕ и с первым входом третье го триггера, выход которого подключен к первому входу первого элемента И-НЕ, второй вход которого подключен к вьЬсоду второго триггера, второй вход которого соединен с вторым входом первого триггера, выход второго элемента И-НЕ подключен к первому входу элемента ИЛИ-НЕ, выход5. The device according to claim 1, characterized in that the error correction block comprises three flip-flops, two AND elements, two NAND elements, an OR-NOT element and an NOT element, the output of which is connected to the first input of the first AND element, the second input of which connected to the first input of the first trigger and to the first input of the second element I, the second input of which is connected to the first input of the second trigger, to the input e of the NO element and to the first input of the third trigger whose output is connected to the first input of the first NAND element, the second the input of which is connected to the wso wto trigger, the second input of which is connected to the second input of the first trigger, the output of the second element is NOT connected to the first input of the element OR NOT, the output

которого подключен к второму входу третьего триггера, выход которого  вл етс  четвертым выходом блока исправлени  ошибок., первым, вторым и третьим выходами которого  вл ютс  соответственно выход второго элемента И, выход первого триггера и выход первого элемента И, второй вхо элемента ИЛИ-НЕ  вл етс  первым входом блока исправлени  ошибок, вторым и третьим входами которого  вл ютс  соответственно второй и первый входы первого триггера, первый вход второго триггера  вл етс  четвертым входом блока исправлени  ошибок, п ,тым, шестым и седьмым входами коiToporo  вл ютс  соответственно первый вход второго элемента И-НЕ, третий вход элемента ИЛИ-НЕ и второй вход второго элемента И-НЕ, причем выход первого элемента И-НЕ  вл етс  п тым выходом блока исправлени  ошибок.which is connected to the second input of the third flip-flop, the output of which is the fourth output of the error correction block. The first input of the error correction block, the second and third inputs of which are the second and first inputs of the first trigger, respectively, the first input of the second trigger is the fourth input of the error correction block, n, fifth, sixth and dmym koiToporo inputs are respectively the first input of the second AND-NO element, the third element input NOR and a second input of the second AND-NO element, wherein an output of first AND-NO element is the fifth output of the error correction.

6. Устройство по п. .1, отличающеес  тем, что блок сравнени  содержит четыре элемента . ИСКЛЮЧАЮЩЕЕ ИЛИ, элемент ШШ-НЕ, элемент И, первый вход которого подключен К выходу элемента ИЛИ-НЕ, первый, второй, третий и четвертый входы которого соединены с выходами соответственно первого, второго третьего и четвертого элементов ИСКЛЮЧАЩЕЕ ИЛИ, входы которых  вл ютс  основными входами блока сравнени , дополнительным входом которог6. The device according to claim .1, characterized in that the comparison unit contains four elements. EXCLUSIVE OR, element W-NOT, element I, the first input of which is connected To the output of the element OR-NOT, the first, second, third and fourth inputs of which are connected to the outputs of the first, second, third and fourth elements of the EXCLUSIVE OR, whose inputs are the main the inputs of the comparison unit, the additional input

11eleven

 вл етс  второй вход элемента И, выход которого  вл етс  выходом блока сравнени .is the second input of the AND element, the output of which is the output of the comparison unit.

7. Устройство по п. 1, отличающее с  тем, что блок управлени  коммутатором содержит счетчик, дешифратор, триггер, три элемента И, два элемента ИЛИ и элемент НЕ, вход которого подключен к первому входу первого элемента И и к первому входу второго элемента И выход которого соединен с первым входом триггера, второй вход которого соединен с выходом первого элемента ИЛИ,первый вход которого подключен к первому выходу дешифратора , вторые выходы которого соединены с входами второго элемента ИЛИ, выход которого подключен к второму входу первого элемента И, выход элемента НЕ соединен с первым входом третьего элемента И, второй вход которого подключен к выходу триггера выход третьего элемента И соединен с входом счетчика, выходы которого подключены к входам дешифратора, вторые выходы которого  вл ютс  управл ющими выходами блока управлени  коммутатором, тактовым выходом которого  вл етс  выход первого элемента И, вход элемента-НЕ, второй вход первого элемента ИЛИ и второй вход второго элемента И  вл ютс  соответственно первым, вторым и третьим входами блока управлени  коммутатором.7. The device according to claim 1, wherein the switch control unit comprises a counter, a decoder, a trigger, three AND elements, two OR elements and an NOT element, whose input is connected to the first input of the first AND element and to the first input of the second AND element the output of which is connected to the first trigger input, the second input of which is connected to the output of the first OR element, the first input of which is connected to the first output of the decoder, the second outputs of which are connected to the inputs of the second OR element, whose output is connected to the second input of the first e And, the output of the element is NOT connected to the first input of the third element And, the second input of which is connected to the trigger output, the output of the third element And is connected to the input of the counter, the outputs of which are connected to the inputs of the decoder, the second outputs of which are the control outputs of the control unit of the switch, clock the output of which is the output of the first element AND, the input of the element-NOT, the second input of the first element OR, and the second input of the second element AND are respectively the first, second and third inputs of the control unit switch rum.

Изобретение относитс  к технике св зи и может быть использовано в вычислительных системах дл  передачи информации по каналам св зи.The invention relates to communication technology and can be used in computer systems for transmitting information over communication channels.

Изве1 тно устройство дл  передачи и приема данных, содержащее передающий сдвиговый регистр, соединенный группой входов с регистром переда чи данных, входы которого соединены с информйционным буферным регистром , втора  группа выходов которого соединена с управл ющим регистром, выход которого соединен с блоком управлени  передачей, блок выборки.A device for transmitting and receiving data is known, comprising a transmitting shift register connected by a group of inputs to a data transfer register, whose inputs are connected to an information buffer register, the second group of outputs of which is connected to a control register, whose output is connected to a transmission control unit, sampling.

первый выход которого соединен с блоком управлени  передачей, .регистр состо ни , ВХОД7ВЫХОД которого соединен с блоком прерьгоани , регистр приема данньк, группа входов которого соединена с приемным сдвиговым регистром, первый вход которого соединен с входом устройства, с блоком синхронизации и с входом блока контрол  по четности, выход которого соединен с блоком управлени  приемом, блок управлени  приемом, вход которого соединен с управл ющим регистром, тактовый генератор, соединенный с блоком синхронизации l. Недостатком этого устройства  вл етс  значительное число св зей с объектом, что приводит к увеличению габаритов и снижению надежности устройства. Наиболее близким техническим решением к изобретению  вл етс  уст ройство дл  обмена информацией, сод жащее счетчик, выходы которого соед нены с входами дешифратора, основны выходы которого подключены к соответствующим входам блока управлени  первый, второй и третий выходы которого соединены соответственно с первым, вторым и третьим входами сдвигового регистра, преобразовател кода, кодирунлций блок, декодирующий блок, блок управлени  коммутатором, управл ющие выходы которого подключены к первым входам коммутатора, в ходы которого .соединены с первыми входами буферного регистра 23, Однако известное устройство обладает недостаточной достоверностью Цель изобретени  - повьшение дос товерности за счет исправлени  груп повой ошибки. . . Дл  этого в устройство дл  обмена информацией, содержащее счетчик, выходы которого соединены с входами дешифратора, основные выходы которого подключены к соответствующим входам блока управлени , первый, второй и третий выходы которого соединены соответственно с первым, вторым и третьим входами сдвигового регистра, преобразователь кода, кодирующий блок, декодирующий блок, блок управлени  коммутатором, управл ющие выходы которого подключены к первым входам коммутатора, выходы которого соединены с первыми входами буферного регистра, введены элемент И, элемент 2И-ИЛИ-НЕ,. элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, элемент ИЛИ, блок сравнени , блок исправлени  ошибок, анализатор и генератор, выход которого соединен с первым входом преобразовател  кода и с пер Ьым дополнительным входом блока управлени , четвертый выход которого подключен к первому входу декодирующего блока, основные вьпсоды которого соединены с основными входами анализатора и с основными входами блока сравнени , дополнительный вход которого соединен с п тым выхо дом блока управлени , шестой выход которого подключен к первому входу блока исправлени  ошибок, второй вход которого соединен с первым выходом анализатора и. с вторым дополнительньм входом блока управлени , седьмой выход которого соединен С входом счетчика и с вторым входом преобразовател  кода, первый, второй и третий выходы которого подключены соответственно к третьему, четвертому и п тому дополнительным входам блока управлени , шестой до-полнительный вход которого соединен с третьим входом преобразовател  кода четвертый вход которого соединен с первым входом блока управлени  коммутатором и с восьмым выходом блока управлени , дев тый выход которого подключен к второму входу декодирующего блока, к первому входу кодирующего блока, к четвертому входу сдвигового регистра, к второму входу блока управлени  коммутатором и к п тому входу преобразовател  кода,, шестой вход которого соединен с выходом элемента 2И-ШШ-НЕ, первый вход которого соединен с дес тым выходом блока управлени , одиннадцатый и двенадцатый выходы которого подключены соответственно к третьему и четвертому входам декодирующего блока, дополнительный выход которого соединен с первым входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, второй вход которого подключен к первому выходу сдвигового регистра и к второму входу кодирующего блока, третий вход которого соединен с вторым входом элемента 2И-ИЛИ-НЕ и с тринадцатым выходом блока управлени , четырнадцатый выход которого соединен с управл ющим входом буферного регистра , выходы которого подключены к п тым входам сдвигового регистра, тестой вход которого соединен с первым дополнительным выходом дешифратора , второй дополнительный выход которого соединен с третьим входом блока исправлени  ошибок, четвертый, п тый и шестой входы которого подключены соответственно к второму, третьему и четвертому выходам анализатора , п тый выход которого соединен с первым входом элемента ИЛИ, второй вход которого подключен к первому iвыходу блока исправлени  ошибок, второй выход которого соединен с первым входом элемента И, выход которого подключен к седьмому дополнительному входу блока управлени , третий выход которого соединен с четвертым входо кодирующего блока, вьЬсод которого соединен с третьим входом элемента 2И-ИЛИ-ПЕ, четвертый вход которого подключен к второму выходу сдвигового регистра, третьи выходы которого соединены с вторыми входами коммутатора, выход блока сравнени  соединен с седьмым входом блока исправлени  ошибок, третий и четвертый выходы которого соединены соответственно с п тым и шестым входами декодирующего блока, третий дополнительный выход дешифратора подключен к дополнительному вход анализатора, выход элемента ИСКЛЮЧА ЩЕЕ ИЛИ подключен к второму входу элемента И, выход элемента ИЛИ соединен с третьим входом блокауправлени  коммутатором, тактовый выход которого  вл етс  синхронизирующим выходом устройства дл  обмена информацией, синхронизирующим входо - которого  вл етс  синхронизирующий вход блока управлени , шестой дополнительный вход.которого  вл етс  управл ющим входом устройства дл  обмена информацией, контрольным выходом которого  вл етс  п тьй выход блока исправлени  ошибок, инфор мационными входами устройства дл  обмена информацией  вл ютс  информационные входы преобразовател  кода и буферного регистра, информационные вькоды которых  вл ютс  информационными выходами устройства дл  обмена информацией, входом начальной установки которого  вл етс  восьмой дополнительный вход блока управлени . ПРИ этом кодирующий блок содержит одиннадцать триггеров, п ть элементов ИСКЛЮЧАЮЩЕЕ ШШ и элемент выход которого соединен с первым входом первого элемента ИСКЛЮЧАЮЩЕЕ ШШ, с первым входом второго. элемента ИСКЛЮЧАЮЩЕЕ ИЖ, с первым входом третьего элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, с первым входом четвертого :элемента ИСКЛЮЧАМЦЕЕ ИЛИ и с первым входом первого триггера, выход которого соединен с вторым входом первого элемента ИСКЛЮЧАНЩЕЁ ШШ, выход которого соединен с первым входом второго тригг ера, выход которого соединен с первым входом третьего агриггера, выход которого соединен с первым четвертого триггера, выход которого подключен к второму входу второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, выход которого соединен с первым входом п того тригге- ра, выход которого соединен с первым входом шестого триггера, выход iKOToporo соединен с первым входом седьмого триггера, выход которого подключен к второму входу третьего элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, выход которого соединен с первым входом восьмого триггера, выход которого подключен к второму входу четвертого элемента ИСКЛЮЧАКШЩЕ ИЛИ, выход которого соединен с первым входом дев того триггера, выход которого соединен с первым входом дес того триггера, выход .которого соединен с первьм входом одиннадцатого триггера , выход которого подключен к первому входу п того элемента ИСКЛОЧАЮЩЕЕ ИЛИ, выход которого соединен с первым входом элемента И, второй вход которого  вл етс  третьим входом кодирующего блока, причем вторые и третьи входы первого , второго, третьего, четвертого, п того, шестого, седьмого, восьмого дев того, дес того и одиннадцатого триггеров соответственно объединены и  вл ютс  соответственно первым и четвертым входами кодирующего блока , вторым входом которого  вл етс  второй вход п того элемента ИСКЛЮЧАЩЕЕ ИЛИ, первый вход которого  вл етс  выходом кодирующего блока. При этом декодирующий блок содержит 9Диннадцать триггеров, три элемента ИСКЛЮЧАЮ1ЧЕЕ ИЛИ,и три элемента И, причем выход jiepfeoro элемента И соединен с первым входом первого э лемента ИСКЛЮЧАКШЩЕ Ш1И и с первым входом второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, выход которого соединен с первым входом первого триггера, единичньй вьпсод которого соединен с первым входом второго триггера, единичный выход которого соединен с первым входом третьего триггера, единичный выход которого соединен с первым входом четвертого триг.гера, единичный выход которого соединен с первым входом п того триггера, единичный выход которого Соединен с первым входом шестого триггера, единичный выход которого соединен с первым входом седьмого триггера, единичный выход которого соединен с втррым входом второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, выход второго элемента И соединен с первым входом третьего элемента ИСКЛЮЧАЮЩЕЕ ИЛИ и с первым входом восьмого триггера, единичный выход которого подключен к второму входу третьего элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, выход которого,соединен с первым входомдев того триггера, единичный выход которого соединен с первьм взсодом дес того триггера, единичный выход которого подключен к первому одиннадцатого триггера , единичньй выход которого соединен с первьм входом третьего элемента И и с вторым входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, выход которого подключен к первому входу вт рого элемента И, второй вход которо  вл етс  п тым входом декодирующего блока, первым и третьим входами которого  вл ютс  соответственно первый и второй входы первого элемента И, шестым входом декодирующего блок  вл етс  второй вход третьего элеме та И, выход которого  вл етс  допол нительным выходом декодирз зщего блока, основными выходами которого  вл ютс  инверсные выходы первого, второго, третьего, четвертого, п того , шестого, седьмого, восьмого, дев того, дес того и одиннадцатого триггеров, вторые и третьи входы ко торых соответственно объединены и  вл ютс  соответственно вторым и четвертым входами декодирующего бло ка. При этом анализатор содержит шесть элементов И, элемент ИЛИ-НЕ и элемент НЕ, выход которого соединен с первым входом элемента ИЛИ-НЕ второй вход которого соединен с первым входом первого элемента И и с выходом второго элемента И, первый вход которого соединен с выходом третьего элемента И, первый вход которого подключен к выходу четвертого элемента И, выход п того элемента И соединен со вторым входо второго элемента И, выход шестого элемента И подключен к второму входу третьего элемента И, вход эле мента НЕ соединен с вторым входом первого элемента И и  вл етс  дополнительным входом анализатора, основными входами которого  вл ютс  входы четвертого, п того и шестого элементов И, первым выходом анализатора  вл етс  выход элемента НЕ, выход шестого элемента И  вл етс  вторым выходом анализатора, третьим четвертым и п тым выходами которого  вл ютс  соответственно выход п того элемента И, выход третьего элемента И и выход первого элемента И. При этом блок исправлени  ошибок содержит три триггера, два элемента И два элемента И-НЕ, элемент ИЛИ-НЕ и элемент НЕ, выход которого соединен с первым входом первого элемента И, второй вход которого подключен к первому входу первого триггера и к первому, входу второго элемента И второй вход которого соединен с первым входом второго триггера, с входом элемента НЕ и с первым входом третьего триггера, выход которого подключен к первому входу первого элемента И-НЕ, второй вход которого подключен к выходу второго триггера, второй вход которого соединен с вторым входом первого триггера, выход второго элемента И-НЕ подключен к первому входу элемента ИЯИ-НЕ, . выход которого подключен к второму входу третьего триггера, выход которого  вл етс  четвертым выходом блока исправлени  ошибок, первым, вторым и третьим выходами которого  вл ютс  соответственно выход второго элемента И, выход первого триггера и выход -первого элемента И, второй вход элемента ИПИ-НЕ  вл етс  первым входом блока исправлени , ошибок, вторым и третьим входами которого  вл ютс  соответственно второй и первый входы первого триггера , первый вход второго триггера  вт етс  четвертьм входом блока исправлени  ошибок, п тым, шестым и седьмым входами которого  бл ютс  соответственно первый вход второго элемента И-НЕ, третий вход элемента ИЛИ-НЕ и второй вход второго элемента И-НЕ, причем выход первого элемента И-НЕ  вл етс  п тым выходом йлока исправлени  ошибок. При этом блок сравнени  содержит четьфе элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, элемент ИЛИ-НЕ, элемент И, первый вход которого подключен к выходу элемента ИЛИ-НЕ, первый, второй, третий и четвертый входы которого с пдинены с выходами соответственно первого, второго, третьего и четвертого элементов ЙСКЖ1ЧАЮЩЕЕ ИЛИ,входы которых  вл ютс  основными входами блока сравнени , дополнительным входом которого  вл етс  второй . 9 вход элемента И, выход которого  вл етс  выходом блока сравнени . При этом блок управлени  коммутатором содержит счетчик, дешифрато триггер, три элемента И, два элемен та ИЛИ и элемент НЕ, вход которого подключен к первому входу первого элемента Инк первому входу второго элемента И, выход которого соеди нен с первым входом триггера, второй вход которого соединен с выходом первого элемента ИЛИ, первый вх которого подключен к первому выходу дешифратора, вторые выходы которого соединены с входами второго эл мента ИЖ, выход которого подключен к второму входу первого элемента И, выход элемента НЕ соединен с первым входом третьего элемента И, второй вход которого под1ключен к вы ходу триггера, выход третьего элемента И соединен с входом счетчика, выходы которого подключены к входам - дешифратора, вторые выходы которого  вл ютс  управл ющими выходами блок управлени  коммутатором, тактовым выходом которого  вл етс  выход первого элемента И, вход элемента Н второй вход первого элемента PfflH и Второй вход второго элемента И  вл ютс  соответственно первым, вто рым и третьим входами блока управлени  коммутатором. На фиг. 1 изображена структурна  электрическа  схема устройстваj на фиг. 2 - структурна  электрическа  схема кодирующего блока,.на . фиг. 3 - структурна  электрическа  схема декодирующего блокаj на фиг.4 , структурна  электрическа  схема анализатораi на фиг, 5 -. структурна электрическа  схема блока исправ/лени  ошибок на фиг. 6 - структурна  электрическа  схема блока сравнени -, на фиг, 7 - структурна  электрическа  схема блока управлени  коммутатором; на фиг, 8 - струк турна  электрическа  схема преобразовател  кода на фиг, 9 - структур на  электрическа  схема блока управ |Лени , , Устройство дл  обмена информации содержит сдвиговый регистр 1, элемент ИЛИ 2, элемент И 3, элемент 2И-ИЛИ-НЕ 4, блок 5 управлени . буферньй регистр 6, преобразователь 7 кода, счетчик 8, ИСКЛЮЧАЮЩЕЕ ИЛИ дешифратор 1@, коммутатор 11, коди ,рующий блок 12, декодирующий блок 1 5 анализатор 14, блок 15 исправлени  ошибок, блок 16 сравнени , генератор 17, блок 18 управлени  коммутатором. Кодирующий блок содержит первый, второй, третий, четвертый п тый, шестой, седьмой, восьмой, дев тый, дес тьй и одиннадцатый триггеры 19 29 , первый, второй, третий, четвертый и п тый элементы ИСКЛЮЧАЮЩЕЕ ИЛИ 30-34 и элемент И 35. / Декодирующий блок содержит первый, второй, третий, четвертый, п тый, шестой, седьмой, восьмой, дев тый, дес тый и одиннадцатый триггеры 36 - 46, первый, второй и третий элементы ИСКЛЮЧАЮЩЕЕ ИЛИ 47 - 49, первый, второй и третий элементы И 50 - 52. Анализатор содержит первый, второй , третий, четвертый, п тьш и шестой элементы И 53 - 58. элемент ИЛИ-НЕ 59, элемент НЕ 60. БЛОК исправлени  ошибок содержит первый, второй и третий триггеры 61 - 63, первый и второй элементы И 64 и 65, первый и второй элементы И-НЕ 66 и 67, элемент ИЛИ-НЕ 68, элемент НЕ-69. Блок сравнени  содержит первьш, второй, третий и четвертьш элементы ИСКЛЮЧАЮЩЕЕ ИЛИ 70-73, элемент ИЛИ-НЕ 74, элемент И 75. Блок управлени  коммутатором содержит счетчик 76, дешифратор 77, триггер 78, первый, второй и третий элементы И 79, 80 и 81, первый и второй элементы ИЛИ 82 и 83, элемент НЕ 84. Преобразователь кода содержит первый, второй, третий, четвертый, п тый, шестой, седьмой и восьмой триггеры 85 - 92, первый, второй, третий, четвертый элементы НЕ 93 - 96, первый, второй, третий и четвертый элементы ИЛИ 97 - 100, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 101, первый второй, третий и четвертьй элементы ИЛИ-НЕ 102 - 105, переключающий элемент 106, первый, второй, третий, четвертый, п тый, шестой и седьмой элементы И 107 - 113, счетчик 114. Блок управлен д  содержит первый второй, третий и четвертый триггеры 115 - 118, первый и второй счетчики 119 и 120, первый и второй элементы 2И-ИЛИ-НЁ 121 и 122, первый, второй, третий, четвертьй, п тьй, шестой,и седьмой элементы НЕ .123 129 , первьй, второй третий, четвертый , п тый, шестой, седьмой, восьмой , дев тый, дес тьш элементы И 13 139, элемент И-НЕ 140, первый, второй , третий, четвертый, п тый и шестой элементы ИЛИ 141 - 146, элемент ИСКЛЮЧАЩЕЕ ИЛИ 147, п тый триггер 148. Устройство работает следующим образом. Помехоустойчивое кодирование сос тоит в наложении на передаваемое сообщение некоторых дополнительных условий за счет введени - избыточной информации. На приемной стороне осуществл етс  проверка этих условий . Если ошибок не бьто, то все услови  выполн ютс  и прин та  информаДи  считаетс  достаточной. Есл возникли не слишком большие (4 бита информации) искажени , то некоторые из условий не выполн ютс . Сост невыполненных условий определ ет наличие и местоположение ошибок в кодовой комбинации. Предложим, что передавалс  кодовый вектор {f tx.i и по вилась пачка ошибок ). Тогда на выходе получен вектор .f(xHiВ (3 . На основ полученного вектора можно производить проверку на четность, дел  многочлен f(x)-х- В (у) на многочлен |(х) , порождающий код, и сохран   остаток, которьй должен быть равен О, если на выходе получен кодовый вектор, и не равен О при возникновении ошибок. В последнем случае остаток содержит информацию об ошиб ках. Поскольку f (X )1 - кодовый-вектор , то многочлен (хУ делитс  на ( и, следовательно, .остаток равен остатку от деле;ни  многочлена (x)J н ( U). Пусть x-B(x) «j(xl5(x) р(х) , где степень многочлена R(x) меньше /п-К, степени «(х). Задача исправлени  ошибок состоит в том, чтобы ., зна  результат проверочных в гчислеНИИ R{K| , найти многочлен х В(х) т.е. точно определить расположение ошибок. Процесс исправлени  ошибок сво- ,дитс  к следующему: умножить. RX.X) на X и привести полученный многочлен по модулю (.)() т.е. разделить многочлен X и рассмотреть остаток; проверить, будет ли полученный многочлен исправимой комбинацией ошибок. Если будет, то перейти к 1 5 третьему шагу. Если не будет, то повтор ть первый и второй шаги до тех пор, пока это условие не будет удовлетворено, или до тех пор, пока первьм и второй шаги не будут повторены h раз;. i если после Л шагов остаток окажетс  исправимой комбинацией ошибок, то образующий вектор смежного класса равен ., (i)5 так, что, если при передаче по вилась исправима  .комбинаци  ошибок, она будет исправлена после того, как из полученного на выходе вектора будет вычтен вектор R (.xjTj если получаюпщес  остатки не совпадают ни с одной из исправимых комбинаций ошибок, то это значит, что обнаружена неисправима  комбинаци  ошибок. Обоснование этого процесса проводитс  следующим образом . Предположим, что по вилась некотора  комбинаци  ошибок/ Е).Йусть R(xl - результат проверочных вычислений , т.е. .( (2(х)( х) ..Далее, пусть остаток полученный после умножени  f(xl на х и делени  произв .едени  «(.х равен R(xl . Тогда XVR(x) 5(i(l5(x),(x| х e((xl (х| 5{x|-i-()c)5.,(x) откуда следует, что вектор хE(x)-((x) принадлежит коду и что оба вектора (,x)J и ( должны входить в один и тот же смежньй класс. Если вектор ) определ ет комбинацию ошибок, котора  может быть обнаружена, но не исправлена, то никака  друга  комбинаци  й,(к) принадлежаща  тому же самому смежному классу, также не может быть исправлена. В этом случае в качестве остатка на втором шаге не может по витьс  исправима  комбинаци  ошибок. Предположим теперь, 4Toj;E(x)j .Я В (х) - исправима  комбинаци  ошибок, и пусть U n-j , тогда x((x) х 8(х|- х(х) S(xfi -()BCxl- x,5(x)S{xH 8(х) и так как многочлен делитс  Hd {х) 1, а степень многочлена В(х.) меньше, уем n-k - степень (х) то в(х) должен быть остатком от делени  многочлена xRlxi на («) Таким образом, после n-j шагов в качестве остатка по витс  исправима  комбинаци  ошибок, именно В/(х) ,. Предположим - что {({)х В (x)J где B{xV неисправима  комбинаци  ошибок и дотуустим, что после умно13 жени  на х возникает исправийа  комбинаци  ошибок . Тогда векторы -f ( х| (х)}оба принадлежат одному и тому же смежному кла су, и так как оба задают исправимые комбинации ошибок, то они дол ны совпадать. Если следовать описан ному процессу исправлени  ошибок, то нужно вз ть в качестве комбинации ошибок вектор R(x) и считать , что эта комбинаци  расположен в полученном после передачи векторе , начина  с (,р-i J- -и компонент Таким образом, вектор ошибок равен у-и (хП ,(xlj (X) (х)Ь-Сх.: (х) В(х) , что дает исход ньй результат. Процесс исправлени  ошибок сводитс  к трем этапам: кодировани  информации, декодирова:ние информации и исправление ошибок. Предположим, передаетс  вектор f(x)5 . Процедура кодировани  заключаетс  в умножении кодового вектора на X и-приведении его к полно му ( xV х ч-X 1) , В результате чего получаетс  остаток R(x) который передаетс  следом за кодовы вектором. Если при передаче по вилась пачка ошибок (х1 , тогда передава мый вектор равен (х} к-) B(x)J . Декодирование вьтолн етс  путем умножени  кодового вектора на х и приведении его к полиному (x-t-.х + + 4-х - x+i), который удобно представить в виде р(х|()(И) ,( +1)( x+где р(,х) неприводимьй многочлен сте пени m , в нашем сшучае равньй ,( t) , пор док корней которого равен . ,е ( 15), причем р(х| и (+1) выбираютс  таким образом, . чтобы Р не делилось на С, т,е. .17 не делитс  на 7. Длина кода ft равна наименьшему общему кратному чисел 2 и С потому что именно в этом случае многочлен дёлит с  на (х) . Число проверочных символов равно Cf m , а число информационных символов k f -c--iVT 105-11 94. Можно получить код меньшей длины с тем же самым числом проверочньЬс символов, если просто заменить некоторые информационные символы нул ми и не учитьшать ихв передаваемом и получаемом векторах. 514 Использу  эти коды, можно испра-. вить любую одиночную пачку ошибок, длина которой равна 4 символам или меньше. Проверочные вычислени  состо т .,в делении многочлена (х) + х в{х) отдельно на р(х) и Ha{v +-1, Дл  кодового вектора оба остатка будут равны нулю, а если они не равны нулю, то в них содержитс  информаци  об ошибке. Поскольку ( х) кодовый вектор и, следовательно, делитс  и на р(х) и на X +1 , остатки от делени  будут совпадать с остатками от делени  многочлена (х) соответственно на р(х) и на X М. ) P(x)5(x)+R.,(x) (xlc()S(x)R2(xl. где степень многочлена |7(у) меньше m - степени многочлена р(х) , а степень многочлена (i} меньше с, Исправление ошибок выполн етс  следующим образом. умножить: на х и привести результат по модулю р(х) , т,е. разделить его на р{х) и вз ть остаток. Умножить на X и привести результат по модулю многочлена у сравнить полученные многочлены. Если они совпадают и их степени меньше п той, то перейти к третьему шагу . Если это не так, то повторить перЙый и второй шаги до тех пор, пока ти шаги не будут повторены rt раз, если полученные многочлены на каком либо шаге окажутс  равными многочленами степени меньше п ти, то оба они равны 6(xi и первый шаг повтор етс (п-j раз. Таким образом, комбинаци  ошибок 6(х) и / |-{ - место , с которого она начинаетс , найде- на и опгибки иожно исправить, вычита  вектор Г х 8(х) из полученного вектора;. если ни в одном случае полученные многочлены не будут равными мно.гочленами , степень которых меньше п ти, то это значит, обнаружена неисправима  ошибка. Вычисление проверочных символов можно производить, использу  два регистра (один дл  .р(х) , а второй дл  (. +1) измен   их таким образом, чтобы в них производилось автоматическое умножение входа на о 151 В 3TH7V устройствах сдвиг с нулевым входом эквивалентен умножению на и приведению результата по модулю соответственно.р( XI или х 1 Перед началом работы из ЭВМ или из какого-либо устройства, управл ющего обменом, поступает сигнал Начальна  установка в блок 5 управлени , по которому через элемент ИЛИ 146 устанавливаетс  триггер 116, формирующий сигнал, по которому устанавливаетс  в 0 сдви говый регистр 1 и триггера ,87 и 88, наход щиес  в преобразователе 7 кода, наход щийс  в блоке 18 управлени  коммутатором триггер 78, триг гера 1.9,/ 27, 28, 29, 20, 21, 22, 23 24, 25 и 26, наход щиес  в кодирующем блоке 12, и триггера 43, 44, 45 46, 37, .38, 39, 40, 41, 42 и 36, на ход щиес  в декодирующем блоке 13, привод  устройство в исходное состо ние.. В режиме работы Передача на третий вход преобразовател  7 кода передаетс  из ЭВМ (не показан) сигнал , разрешающий прием информации. При передаче из устройства, управл  щего обменом, синхроимпульса, сопро . вождающего информацию, срабатывают .элементы И 136 и ИЛИ 145, устанав )лива  триггер 116 в единичное состо ние, и информаци  записываетс  в буферньй регистр 6, Триггер 116 устанавлива сь в 1, снимает блокировку с триггера 117, формирую щего тактовую частоту 1 МГц, поступающую через элемент 2И-ИЛИ-НЕ 121 на счетчик 8. По первому импульсу с дешифратора ID на элементах: счет чик 120, 2И-ИЛИ-НЕ 122, И-НЕ 140, ИСКЛЮЧАЩЕЕ ИЛИ 147, триггер 117 формируетс  последовательность импульсов , период первого из которых равен .ЗТ (где Т 0,5 икс), а перио всех последующих импульсов равен 2Т. Эта последовательность импульсо в преобразователе 7 кода формирует на элементах ИСКШЧАИЯЦЕЕ ИЛИ 101, триггере 92 фазоманипулированный код - сначала синхроимпульса, а затем информации. Одновременно первый импульс с дещифратора 10 возбзпкдает алемент И 133 и устанавливает триггер 148 в 1, формиру  сигнал, разрешающий кодирование информации. .Кодирующий блок 12 выполн ет умножение поступакмцей информации на Х% что обеспечиваетс  сдвигом вправо 5 на триггерах 27, 28, 29, 19, 20-26 и приведение ее к полиному (+x+x -f что обеспечиваетс  введением обратной св зи с помощью элементов ИСКПЮЧАЮП1ЕЕ ИЛИ 30-33. После кодировани  16 бит информации с дешифратора 10 формируетс  сигнал, по которому срабатьшают в блоке 5 управлени  элементы ИЛИ 143, И 131, формирующие сигнал занесени  информации с буферного регистра 6 на регистр 1 сдвига, причем устройство, управл ющее обменом, к этому времени должно записать на буферный регистр 6 следующее информационное : слово. Кодирование следуилцих трех слов выполн етс  аналогично. Зане- сение информации с буферного регистра 6 на регистр 1 сдвига выполн етс  по сигналам с дешифратора 10. После передачи 64 битов информа- ции по сигналу устанавливаетс  в О триггер 148, запреща  кодирование информации, и через элемент И 135 устанавливаетс  в 1 триггер 115 формиру  сигнал, по которому информаци  с кодирующего блока 12 через элемент 2 И-ИЛИ-НЕ 4 поступит в преобразователь 7 кода. После передачи одиннадцати контрольных бит информации по 76-тактовому импульсу (или по седьмому разр ду группы входов) с дешифратора 10 устанавливаетс  в О триггер 115, запреща  прохозкдение контрольной информации с кодирующего блока 12, и триггер 116, устанавлива  в исходное состо ние устройство. В режиме работы Прием иа третий вход преобразовател  7 кода передаетс  из ЭВМ сигнал уровнем логического , разрешающий прием информации ; и передачу информации в устройство, управл ю цее обменом. В преобразователе 7 кода выполн етс  преобразование фазомаиип лированного кода на триггерах 87 - 89 и элементах ИЛИ 100 и ИПИ-НЕ 102 и 103 и НЕ 96 и вьщеление синхроимпульса на элементах, счетчик 114, триггера 85, 86, 90 и 91, И 107, 109 и 111 и ИЛИ 99. По вьщелен1во синхроимпульса , определ ющему начало поступающей информации в преоё1()азователе 7. кода формируетс  сигнал, по которому в блоке 5 управлени  срабатывает элемент И 137, разрешающий формирование на элементе 2И-ИЛИ-НЕ 121 тактовой частоты, обеспечивающей 17 прием информации на сдвиговый регистр 1. Одновременно в блоке 5 управлени возбуждаетс  .элемент ИЛИ 145, устанавлива  в состо ние логической 1 триггер 116, раз11ешак1щий работу декодирующему блоку 13, вырабатыва  сигнал на элементе И 138. Декодирующий блок 13 выполн ет умножение поступающей информации на X , что обеспечиваетс  сдвигом jвправо на триггерах регистров сдвиг 43 - 46 и 37 - 42 и 36 и приведение ее к полиномам x +x+f и х + 1 , что обеспечиваетс  введением обратных св зей и с помощью элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 48 и 49. После приема 75 бит информации дешифратор 10 формирует сигнал, по которому выполн етс  установка в О триггера 116, запрещающего декодирование информации, приводитс  и анализ результата декодировани При этом вьшолн етс  проверка на О содержимого декодирующего блока 13, В случае, если при передаче не было ошибки, то срабатывают элемен ты И 58 - 53 в анализаторе 14 и формируетс  сигналJ поступающий через элементы ИЛИ 2 в блок 18 управ лени  коммутатором. По этому сигналу в блоке 18 управлени  коммутатором срабатывает элемент И 80, устанавлива  в 1 триггер 78, разрешающий прохождение тактовой части на счетчик 76,. с помощью дешифратора 77 формируютс  сигналы, управл ющие коммутаторо 11, а на элементах ИЛИ 83 и И 79 синхроимпульс , сопровождаюпщй информацию . После передачи четырех информационных слов формируетс  сигнал с дешифратора 77, устанавливающий через элемент ИЛИ 82 в О состо ние триггер 78, блокиру  прохождени синхроимпульсов на счетчик 76. В случае, если при передаче произошло искажение информации, то пп импульсу 76 с дешифратора 10 срабат вает элемент ИЯИ-НЕ 59 и формирует сигнал ошибки, по которому в блоке исправлени  ошибок устанавливаютс  в 1 триггера 61 и 62. Сигнал с триггера 61, проход  по цепочке эле ментов: ИЗ, ИЛИ 141, подключает выход сдвигового регистра 1 к входу образу  циклический, сдвиговьй регистр . В блоке 15 исправлени  ошибо 3518 . на элементах И-НЕ 67 и ИШ1-НЕ 68 производитс  анализ на равенство (первого сдвигового регистра) , состо - , щего из триггеров 43 - 46 и первых четырех разр дов второго сдвигового регистра, состо щего из триггеров 37 - ДО и анализ на пути оставшихс  трех триггеров (второго сдвигового регистра) 42, 43 и 36. При равенстве содержимого (первого сдвигового регистра ) -и четырех младших разр дов (второго сдвигового регистра) в блоке 16 сравнени  срабатывают элементы ИСКЛЮЧАЮЩЕЕ ИЛИ 70-73, ИЛИ-НЕ 74, И 75,.формиру  сигнал, по которому в блоке 15 исправлени  ошибок через элементы И-НЕ 67, ИЛИ-НЕ 68 устанавливаетс  триггер 63 определ ющий место и характер ошибки , формиру  сигнал-, по которому срабатывает элемент И 52 декодирующего блока 13, и информаци  первого сдвигового регистра на ИСКЛЮЧАКХЦЕМ ИЛИ 9 суммируетс . с информацией , поступающей со сдвигового регистра 1, исправл   тем самым ошибку . По формирова нию с дешифратора 10 сигнала, по которому, если ошибка исправлена, срабатьшает элемент .И 65, формиру  сигнал, по которому в блоке 18 управлени  коммутатором формируютс  сигналы, обеспечивающие передачу четырех информационных слоев в устройстве, управл ющем обменом, как было описано вьшзе. В случае, если по 151-у импульсу с дешифратора ошибка не бьша исправлена, то срабатывает элемент И 64, вырабатьгоа  сигнал Неисправима  ошибка. Посто нный рост объема информации , передаваемой в сложньк вычислительных системах, выдвигает высокие требовани  к повьшению достоверности ее передачи. Ошибки, возникающие при хранении и передаче , могут оказывать существенное вли ние на эффективность работы вычислительных систем. Существующие методы контрол  мож .но разделить на программные и аппаратные . К программным методам следует отнести алгоритмический и тестовый методы контрол , а также метод повторного счета. Их использование св зано с большими затратами времени и, следовательно, со снижением производительности работы ЭВМ. Кро191the first output of which is connected to the transmission control unit,. a status register, the INPUT of which is INPUT of which is connected to the preglogane unit, the data receive register, of which the group of inputs is connected to the receiving shift register, the first input of which is connected to the input of the device, the synchronization unit and the input of the parity control unit, the output of which is connected to the reception control unit , a reception control unit, the input of which is connected to the control register, a clock generator connected to the synchronization unit l.  The disadvantage of this device is a significant number of connections with the object, which leads to an increase in size and a decrease in the reliability of the device.  The closest technical solution to the invention is a device for information exchange, comprising a counter, the outputs of which are connected to the inputs of the decoder, the main outputs of which are connected to the corresponding inputs of the control unit of the first, second and third outputs of which are connected respectively to the first, second and third the inputs of the shift register, the code converter, the encoding block, the decoding block, the switch control block, the control outputs of which are connected to the first inputs of the switch, into which moves. connected to the first inputs of the buffer register 23, However, the known device is not sufficiently reliable. The purpose of the invention is to increase the reliability by correcting a group error.  .  .  For this, an information exchange device comprising a counter, the outputs of which are connected to the inputs of the decoder, the main outputs of which are connected to the corresponding inputs of the control unit, the first, second and third outputs of which are connected respectively to the first, second and third inputs of the shift register, a code converter, coding block, decoding block, switch control block, the control outputs of which are connected to the first inputs of the switch, the outputs of which are connected to the first inputs of the buffer register, vedeny elements and element 2I-OR-NO ,.  an EXCLUSIVE OR element, an OR element, a comparison unit, an error correction unit, an analyzer and a generator whose output is connected to the first input of the code converter and to the first auxiliary input of the control unit, the fourth output of which is connected to the first input of the decoding unit whose main terminals are connected to the main inputs of the analyzer and the main inputs of the comparison unit, the auxiliary input of which is connected to the fifth output of the control unit, the sixth output of which is connected to the first input of the error correction unit ok, the second input of which is connected to the first output of the analyzer and.  to the second additional input of the control unit, the seventh output of which is connected to the counter input and to the second input of the code converter, the first, second and third outputs of which are connected respectively to the third, fourth and fifth additional inputs of the control unit, the sixth additional input of which is connected to the third input of the code converter whose fourth input is connected to the first input of the control unit of the switch and to the eighth output of the control unit, the ninth output of which is connected to the second input of the decoder unit, to the first input of the coding unit, to the fourth input of the shift register, to the second input of the control unit of the switch and to the fifth input of the code converter, whose sixth input is connected to the output of element 2И-ШШ-НЕ, the first input of which is connected to the tenth the output of the control unit, the eleventh and twelfth outputs of which are connected respectively to the third and fourth inputs of the decoding unit, the auxiliary output of which is connected to the first input of the EXCLUSIVE OR element, the second input of which is connected to the first The second output of the shift register and to the second input of the coding block, the third input of which is connected to the second input of the element 2I-OR-NOT and the thirteenth output of the control unit, the fourteenth output of which is connected to the control input of the buffer register, the outputs of which are connected to the fifth inputs of the shift the register, the test input of which is connected to the first additional output of the decoder, the second additional output of which is connected to the third input of the error correction block; the fourth, fifth and sixth inputs of which are connected respectively to the second, third and fourth outputs of the analyzer, the fifth output of which is connected to the first input of the OR element, the second input of which is connected to the first output of the error correction block, the second output of which is connected to the first input of the element AND whose output is connected to the seventh additional input of the block control, the third output of which is connected to the fourth input of the coding unit, the bs of which is connected to the third input of the element 2И-OR-PE, the fourth input of which is connected to the second output of the shift register, mp The network outputs of which are connected to the second inputs of the switch, the output of the comparison unit is connected to the seventh input of the error correction block, the third and fourth outputs of which are connected respectively to the fifth and sixth inputs of the decoding unit, the third additional output of the decoder is connected to the auxiliary input of the analyzer, the output of the item EXCLUSIVE OR is connected to the second input of the AND element, the output of the OR element is connected to the third input of the control unit by a switch, the clock output of which is the sync output of the device. oystva for exchange of information, a clock input - which is a clock input of the control unit, the sixth additional input. which is the control input of the device for the exchange of information, the control output of which is the five output of the error correction block, the information inputs of the device for the exchange of information are the information inputs of the code converter and the buffer register, the information codes of which are the information outputs of the device for exchange information whose initial setup input is the eighth auxiliary input of the control unit.  At the same time, the coding block contains eleven triggers, five EXCLUSIVE SHS elements and the output element of which is connected to the first input of the first EXCLUSIVE SHSh element, with the first input of the second one.  EXCLUSIVE ILI element, with the first input of the third element EXCLUSIVE OR, with the first input of the fourth: element EXCLUSIVE OR, and with the first input of the first trigger, the output of which is connected to the second input of the first element EXCLUSIVE W, the output of which is connected to the first input of the second trigger, the output of which connected to the first input of the third agrigger, the output of which is connected to the first fourth trigger, the output of which is connected to the second input of the second element EXCLUSIVE OR, the output of which is connected to the first input of the fifth trigger - pa, the output of which is connected to the first input of the sixth trigger, the output of iKOToporo is connected to the first input of the seventh trigger, the output of which is connected to the second input of the third element EXCLUSIVE OR, the output of which is connected to the first input of the eighth trigger, the output of which is connected to the second input of the fourth element EXCLUSIVE OR, the output of which is connected to the first input of the ninth trigger, the output of which is connected to the first input of the tenth trigger, output. which is connected to the first input of the eleventh trigger, the output of which is connected to the first input of the fifth element EXCLUSIVE OR, the output of which is connected to the first input of the AND element, the second input of which is the third input of the coding unit, the second and third inputs of the first, second, third, the fourth, fifth, sixth, seventh, eighth, ninth, tenth, and eleventh flip-flops are respectively combined and are respectively the first and fourth inputs of the coding block, the second input of which is the second input The fifth element is EXCLUSIVE OR, the first input of which is the output of the coding block.  In this case, the decoding unit contains 9Dinteen triggers, three elements EXCLUSIVE1 OR, and three elements AND, the output of the jiepfeoro element AND connected to the first input of the first element EXCLUSIVE ALARM and to the first input of the second element EXCLUSIVE OR, the output of which is connected to the first input of the first trigger, the unit which is connected to the first input of the second trigger, the unit output of which is connected to the first input of the third trigger, the unit output of which is connected to the first input of the fourth trigger. a ger whose single output is connected to the first input of the fifth trigger, whose single output is connected to the first input of the sixth trigger, whose single output is connected to the first input of the seventh trigger, whose single output is connected to the second input of the second element EXCLUSIVE OR, the output of the second element AND with the first input of the third element EXCLUSIVE OR, and with the first input of the eighth trigger, the unit output of which is connected to the second input of the third element EXCLUSIVE OR, the output of which is connected to the first input Home of that trigger, the unit output of which is connected to the first third of the tenth trigger, whose unit output is connected to the first eleventh trigger, the unit output of which is connected to the first input of the third And element, and to the second input of the EXCLUSIVE OR element, the output of which is connected to the first input of the third And, the second input of which is the fifth input of the decoding unit, the first and third inputs of which are respectively the first and second inputs of the first And element, the sixth input of the decoding unit is The second input of the third element is And, the output of which is the additional output of the decoder unit, the main outputs of which are the inverse outputs of the first, second, third, fourth, fifth, sixth, seventh, eighth, ninth, tenth and eleventh the triggers, the second and third inputs of which are respectively combined and are respectively the second and fourth inputs of the decoding unit.  The analyzer contains six AND elements, an OR-NOT element and an NOT element, the output of which is connected to the first input of the OR-NOT element whose second input is connected to the first input of the first And element and to the output of the second And element, the first input of which is connected to the third output element And, the first input of which is connected to the output of the fourth element And, the output of the fifth element And is connected to the second input of the second element And, the output of the sixth element And is connected to the second input of the third element And, the input of the element is NOT connected to the second input of the first And is the additional input of the analyzer, the main inputs of which are the inputs of the fourth, fifth and sixth elements AND, the first output of the analyzer is the output of the element NOT, the output of the sixth element I is the second output of the analyzer, the third fourth and fifth outputs of which are, respectively, the output of the fifth element And, the output of the third element And and the output of the first element I.  In this case, the error correction block contains three triggers, two elements AND two NAND elements, an OR NOT element, and an NOT element whose output is connected to the first input of the first AND element, the second input of which is connected to the first input of the first trigger and to the first input The second element AND the second input of which is connected to the first input of the second trigger, to the input of the element NOT and to the first input of the third trigger, the output of which is connected to the first input of the first element NAND, the second input of which is connected to the output of the second trigger, the second input of which connected to the second input of the first trigger, the output of the second element AND IS NOT connected to the first input of the INR-NO element.  the output of which is connected to the second input of the third trigger, the output of which is the fourth output of the error correction block, the first, second and third outputs of which are the output of the second element AND, the output of the first trigger and the output of the first element AND, the second input of the IPI-NOT element is the first input of the error correction block, the second and third inputs of which are the second and first inputs of the first trigger, respectively; the first input of the second trigger is input by the fourth input of the error correction block, the fifth, the w stym and seventh inputs of which are respectively bl first input of the second AND-NO element, the third element input NOR and a second input of the second AND-NO element, wherein an output of first AND-NO element is a fifth output yloka error correction.  In this case, the comparison block contains the cell of the EXCLUSIVE OR element, the OR-NOT element, the AND element, the first input of which is connected to the output of the OR-NOT element, the first, second, third and fourth inputs of which are connected to the outputs of the first, second, third and fourth, respectively. elements of CELFOR OR, whose inputs are the main inputs of the comparison unit, the auxiliary input of which is the second.  9 is an input of an AND element, the output of which is the output of a comparison unit.  In this case, the switch control unit contains a counter, a decrypted trigger, three AND elements, two OR elements and an NOT element, whose input is connected to the first input of the first Inc element, to the first input of the second AND element, whose output is connected to the first input of the trigger, the second input of which connected to the output of the first element OR, the first input of which is connected to the first output of the decoder, the second outputs of which are connected to the inputs of the second IZH element, the output of which is connected to the second input of the first element AND, the output of the element is NOT connected with the first input of the third element And, the second input of which is connected to the trigger output, the output of the third element And is connected to the counter input, the outputs of which are connected to the decoder inputs, the second outputs of which are the control outputs of the switch control unit, the clock output of which is the output of the first element And the input of the element H the second input of the first element PfflH and the Second input of the second element And are respectively the first, second and third inputs of the switch control unit.  FIG.  1 shows a structural electrical circuit of the device j in FIG.  2 is a structural electrical circuit of the coding block. on .  FIG.  3 is a structural electrical circuit of a decoding unit in FIG. 4, the electrical structure of the analyzer in FIG. 5 -.  The electrical block diagram of the error / rectification block in FIG.  6 is a structural electrical circuit of the comparison block; FIG. 7 is a structural electrical circuit of the switch control block; FIG. 8 shows the structure of the electrical converter circuit of the code of FIG. 9; structures on the electrical circuit of the control unit | Leni, The device for information exchange contains a shift register 1, the element OR 2, the element AND 3, the element 2И-OR-НЕ 4 , control unit 5.  buffer register 6, code converter 7, counter 8, EXCLUSIVE OR decoder 1 @, switch 11, coding block 12, decoding block 1 5 analyzer 14, error correction block 15, comparison block 16, generator 17, switch control block 18.  The coding block contains the first, second, third, fourth, fifth, sixth, seventh, eighth, ninth, tenth and eleventh triggers 19 29, the first, second, third, fourth and fifth elements are EXCLUSIVE OR 30-34 and the element AND 35 .  / Decoding block contains the first, second, third, fourth, fifth, sixth, seventh, eighth, ninth, tenth and eleventh triggers 36 - 46, first, second and third elements EXCLUSIVE OR 47 - 49, first, second and third elements And 50 - 52.  The analyzer contains the first, second, third, fourth, five and sixth elements And 53 - 58.  the element OR NOT 59, the element NOT 60.  The error correction block contains the first, second and third triggers 61 - 63, the first and second elements AND 64 and 65, the first and second elements AND-NOT 66 and 67, the element OR-NOT 68, the element NOT-69.  The comparison block contains the first, second, third and quarter elements EXCLUSIVE OR 70-73, the element OR NOT 74, the element AND 75.  The switch control block contains a counter 76, a decoder 77, a trigger 78, the first, second and third elements AND 79, 80 and 81, the first and second elements OR 82 and 83, the element 84.   The code converter contains the first, second, third, fourth, fifth, sixth, seventh, and eighth triggers 85–92, first, second, third, fourth elements NOT 93–96, first, second, third, and fourth elements OR 97–100, the element is EXCLUSIVE OR 101, the first second, third and fourth elements OR NOT 102 - 105, the switching element 106, the first, second, third, fourth, fifth, sixth and seventh elements AND 107 - 113, the counter 114.  The control block contains the first second, third, and fourth triggers 115-118, the first and second counters 119 and 120, the first and second elements 2I-OR-HE 121 and 122, the first, second, third, quarter, five, sixth, and the seventh items are NOT. 123 129, first, second, third, fourth, fifth, sixth, seventh, eighth, ninth, ten elements AND 13 139, AND-HE element 140, first, second, third, fourth, fifth and sixth elements OR 141 - 146, element EXCLUSIVE OR 147, fifth trigger 148.  The device works as follows.  The noise-resistant coding consists in imposing some additional conditions on the transmitted message due to the introduction of redundant information.  These conditions are checked at the receiving end.  If there are no errors, then all the conditions are met and the information received is considered sufficient.  If there are not too large (4 bits of information) distortion, then some of the conditions are not met.  A failed condition condition determines the presence and location of errors in the codeword.  Suppose that the code vector {f tx was transmitted. i and there was a bunch of errors).  Then the output is obtained vector. f (xHiB (3.  On the basis of the obtained vector, it is possible to perform parity checking, affairs the polynomial f (x) -x- B (y) to the polynomial | (x) generating code, and saving the remainder, which should be equal to O, if the code vector is obtained at the output, and is not equal to O when an error occurs.  In the latter case, the remainder contains error information.  Since f (X) 1 is a code vector, the polynomial (xy is divided by (and, therefore,. the remainder is equal to the remainder of the deed; nor the polynomial (x) J n (U).  Let x-B (x) j j (xl5 (x) p (x), where the degree of the polynomial R (x) is less than / nK, degree (x).  The task of error correction is to. , the result of the test in the number of R {K | , find the polynomial x B (x) t. e.  pinpoint the location of errors.  The process of correcting errors is as follows: multiply.  Rx. X) on X and bring the resulting polynomial modulo (. ) () t. e.  divide the polynomial X and consider the remainder; check whether the resulting polynomial is a correctable combination of errors.  If so, go to step 1 5.  If it does not, repeat the first and second steps until this condition is satisfied, or until the first and second steps are repeated h times ;.  i if after L steps the remainder turns out to be a correctable combination of errors, then the generatrix of the vector of the adjacent class is. , (i) 5 so that if the transfer was correctable. a combination of errors, it will be corrected after the vector R (.) is subtracted from the output vector. xjTj if the residuals do not coincide with any of the correctable error combinations, then this means that an incorrigible error combination has been detected.  The rationale for this process is as follows.  Suppose that some combination of errors / e) occurred. Just R (xl - the result of the verification calculations, t. e.  . ((2 (x) (x). . Further, let the residue obtained after multiplying f (xl by x and dividing the prod. unit "(. x is equal to R (xl.  Then XVR (x) 5 (i (l5 (x), (x | x e ((xl (x | 5 {x | -i - () c) 5). , (x) whence it follows that the vector xE (x) - ((x) belongs to the code and that both vectors (, x) J and (must belong to the same adjacent class.  If the vector defines a combination of errors that can be detected but not corrected, then no other combination (k) belonging to the same adjacent class can be corrected either.  In this case, as a remainder of the second step, a correctable combination of errors cannot appear.  Now suppose 4Toj; E (x) j. I B (x) is a correctable combination of errors, and let U nj, then x ((x) x 8 (x | - x (x) S (xfi - () BCxl- x, 5 (x) S {xH 8 ( x) and since the polynomial is divided into Hd {x) 1, and the degree of the polynomial is B (x. ) less, let n-k - degree (x), then to (x) should be the remainder of dividing the polynomial xRlxi by (Таким). Thus, after n-j steps, the combination of errors, namely B / (x), is correctable as n-j steps.  Suppose that {(() x B (x) J, where B {xV is an incorrigible combination of errors, and let us know that after cleverly x on x there is a correction of the combination of errors.  Then the vectors -f (x | (x)} both belong to the same adjacent class, and since both give correctable combinations of errors, they must coincide.  If we follow the described error correction process, then we need to take the vector R (x) as a combination of errors and assume that this combination is located in the received vector after transmission, starting with (, p-i J - and component. Thus, vector error is equal to y-and (xP, (xlj (x) (x) b-Cx. : (x) B (x), which gives the final result.   The process of error correction is reduced to three stages: encoding information, decoding information, and error correction.  Suppose the vector f (x) 5 is transmitted.  The coding procedure consists in multiplying the code vector by X and bringing it to full (xV x h-X 1), which results in the remainder R (x) which is transmitted after the code vector.  If a packet of errors occurred during the transmission (x1, then the transmitted vector is (x} k-) B (x) J.  Decoding is accomplished by multiplying the code vector by x and converting it to a polynomial (x-t-. x + + 4th - x + i), which is conveniently represented as p (x | () (I), (+1) (x + where p (, x) is an irreducible polynomial of degree m, in our case is , (t), whose root order is equal to.  , e (15), with p (x | and (+1) being chosen in this way,.  so that P is not divided by C, t, e.  . 17 is not divided by 7.  The length of the code ft is equal to the smallest common multiple of 2 and C because it is in this case that the polynomial is divisible by (x).  The number of check characters is Cf m, and the number of information characters k f -c is iVT 105-11 94.  You can get a code of shorter length with the same number of verifiable characters, if you simply replace some information symbols with zeroes and do not learn them in the transmitted and received vectors.  514 Using these codes, you can correct.  Type any single burst of errors that is 4 characters or less in length.  The check calculations consist. , in the division of the polynomial (x) + x in (x) separately by p (x) and Ha {v + -1, For the code vector, both residues will be equal to zero, and if they are not equal to zero, then they contain information about the error .  Since (x) is a code vector and, therefore, is divided into p (x) and X +1, the division residues will coincide with the division residues of the polynomial (x), respectively, p (x) and X M.  ) P (x) 5 (x) + R. , (x) (xlc () S (x) R2 (xl.   where the degree of the polynomial | 7 (y) is less than m is the degree of the polynomial p (x), and the degree of the polynomial (i} is less than c. Error correction is performed as follows.  multiply: by x and bring the result modulo p (x), t, e.  divide it into p (x) and take the remainder.  Multiply by X and bring the result modulo the polynomial y to compare the resulting polynomials.  If they coincide and their degrees are less than n, then go to the third step.  If this is not the case, repeat the first and second steps until these steps are repeated rt times, if the polynomials obtained at any step turn out to be equal polynomials of degree less than five, then both are equal to 6 (xi and the first step is (nj times  Thus, the combination of errors 6 (x) and / | - {is the place from which it starts, found and fixed, and can be corrected by subtracting the vector Г х 8 (х) from the received vector ;.  if in no case will the polynomials be equal. values that are less than five, this means that an unrecoverable error has been detected.  Calculation of test characters can be done using two registers (one for. p (x), and the second dl (.  +1) change them so that they automatically multiply the input by about 151 V 3TH7V devices; the shift with zero input is equivalent to multiplying by and bringing the result modulo, respectively. p (XI or x 1) Before starting work, a signal is received from the computer or from any device controlling the exchange. The initial setting is in control block 5, through which the trigger 116 is set through the OR 146 element, which forms the signal that is set to 0 shift Beef register 1 and flip-flop, 87 and 88, located in code converter 7, located in switch control block 18 of trigger switch 78, flip-flop 1. 9, 27, 28, 29, 20, 21, 22, 23 24, 25 and 26, located in the coding block 12, and the trigger 43, 44, 45 46, 37,. 38, 39, 40, 41, 42 and 36, located in the decoding unit 13, the drive device is reset. .  In the operation mode, the transmission to the third input of the code converter 7 is transmitted from a computer (not shown) to enable the reception of information.  When a sync pulse is transmitted from the device that controls the exchange, res.  the driver information is triggered. the elements AND 136 and OR 145, by setting the trigger 116 to one, and the information is written to the buffer register 6, the trigger 116 is set to 1, unlocks the trigger 117, which forms the 1 MHz clock frequency, arriving through element 2I- OR NOT 121 on the counter 8.  The first pulse from the ID decoder on the elements: a counter 120, 2I-OR-NOT 122, AND-NO 140, EXCLUSIVE OR 147, trigger 117 forms a sequence of pulses, the period of the first of which is equal. ST (where T is 0.5 x), and the period of all subsequent pulses is 2T.  This sequence of pulses in the converter 7 of the code forms on the elements of the EXCEPTOR OR 101, the trigger 92 a phase-shift keyed code — first a sync pulse, and then information.  At the same time, the first impulse from the decryptor 10 excites the And 133 alement and sets the trigger 148 to 1, forming a signal allowing the encoding of the information.  . The coding unit 12 performs multiplication of information by X% by the action, which is provided by shifting to the right by 5 triggers 27, 28, 29, 19, 20-26 and bringing it to the polynomial (+ x + x -f), which is provided by introducing feedback CLEARED OR 30-33.  After encoding the 16 bits of information from the decoder 10, a signal is generated, in which the control unit 5 controls the elements OR 143, AND 131, which form a signal to transfer information from the buffer register 6 to the shift register 1, and the exchange control device should record by this time on buffer register 6 the following information: word.  The coding of the following three words is done similarly.  The recording of information from the buffer register 6 to the shift register 1 is performed using signals from the decoder 10.  After transmitting 64 bits of information, the signal is set to O, the trigger 148, prohibiting the encoding of information, and through element AND 135 is set to 1 trigger 115, a signal is generated that sends information from encoding unit 12 through element 2 AND-OR-HE 4 to converter code 7.  After transmitting the eleven control bits of information on the 76-clock pulse (or on the seventh bit of the input group) from the decoder 10, the trigger 115 is set to 0, prohibiting the control information from the encoding unit 12, and the trigger 116 is reset to the device.  In the receive operation mode, the third input of the code converter 7 is transmitted from a computer signal by a logic level allowing the reception of information; and transferring information to the device, the exchange control system.  In the code converter 7, the phase-mapped code is converted on triggers 87 - 89 and elements OR 100 and IPI-HE 102 and 103 and HE 96 and the sync pulse on the elements, counter 114, trigger 85, 86, 90 and 91, and 107, 109 and 111 and OR 99.  According to the sync pulse, which determines the beginning of the incoming information in the transceiver () of the user 7.  When the code is generated, a signal is generated by which, in block 5 of control, element I 137 is triggered, which allows the formation of a clock frequency on element 2I-OR-NE-121, which provides 17 reception of information to shift register 1.  Simultaneously, in block 5, the control is excited. the OR element 145, established in the state of logical 1 trigger 116, disrupting the operation of the decoding unit 13, generates a signal on the AND element 138.  The decoding unit 13 multiplies the incoming information by X, which is provided by shifting j to the right on the triggers of registers shifting 43 - 46 and 37 - 42 and 36 and bringing it to the polynomials x + x + f and x + 1, which is provided by introducing feedback and using EXCLUSIVE OR 48 and 49.   After receiving 75 bits of information, the decoder 10 generates a signal that sets the On trigger of 116, prohibiting the decoding of information, and analyzes the result of the decoding. This completes the check on the contents of the decoding block 13, If there was no error during transmission , then elements AND 58 - 53 in the analyzer 14 are triggered and a signal J is generated through the elements OR 2 to the switch control unit 18.  Element 80 is triggered on this signal in switch control unit 18, set to 1 trigger 78, which permits the passage of the clock portion to counter 76 ,.  using the decoder 77, signals are generated that control the switch 11, and on the elements OR 83 and AND 79 there is a clock pulse that accompanies the information.  After transmitting four information words, a signal is generated from the decoder 77, which sets the trigger 78 via the OR 82 element to the O state, blocking the passage of clock pulses to the counter 76.  If during the transmission the information was distorted, then the np pulse 76 from the decoder 10 triggers the INR-NO 59 element and generates an error signal, which is set to 1 flip-flop 61 and 62 in the error-correction block.  The signal from trigger 61, the passage through the chain of elements: FROM, OR 141, connects the output of shift register 1 to the input to form a cyclic, shift register.  In block 15, the corrected error is 3518.  on the elements AND-NE 67 and ISH1-HE 68 an analysis is performed for equality (first shift register) consisting of triggers 43 - 46 and the first four bits of the second shift register consisting of triggers 37 - DO and analysis on the way the remaining three triggers (second shift register) 42, 43 and 36.  If the contents (the first shift register) are equal and the four least significant bits (the second shift register) in the comparison block 16, the elements EXCLUSIVE OR 70-73, OR-NOT 74, AND 75, are triggered. I will generate a signal on which in block 15 error correction through the elements AND-NOT 67, OR-NOT 68 the trigger 63 determines the location and nature of the error, forms the signal- according to which the element AND 52 of the decoding unit 13 and the information of the first shift register at EXCLUSIVE OR 9 is summarized.  with the information coming from the shift register 1, thereby correcting the error.  According to the formation of the signal from the decoder 10, according to which, if the error is corrected, the element is triggered. And 65, generating a signal, according to which, in the switch control unit 18, signals are generated that transmit four information layers in the exchange control device, as described above.   If the error was not corrected by the 151st pulse from the decoder, then the element 64 is triggered, and the signal is irreparable.  The steady increase in the amount of information transmitted in complex computer systems places high demands on increasing the reliability of its transmission.  Errors in storage and transfer can have a significant impact on the efficiency of computing systems.  Existing control methods we can. but divided into software and hardware.  The programmatic methods should include algorithmic and test control methods, as well as the method of double counting.  Their use is associated with a large investment of time and, consequently, with a decrease in the performance of a computer.  Cro191

ме того, факт неисправности программные методы контрол  обнаруживают с существенным запаздыванием, что недопустимо дл  вычислительных систем , управл ющих реальными объектами .Moreover, the fact of malfunction software control methods are detected with a significant delay, which is unacceptable for computing systems that control real objects.

Увеличить надежность устройств обмена информацией можно двум  пут ми: увеличением надежности отдельных элементов устройства или введением избыточности. Поскольку в увеличении надежности отдельных элементов есть предел, который обуславливаетс  соответствующими технологическими процессами, и сложность устройств стремительно возрастает, то второй путь более эффективен.The reliability of information exchange devices can be increased in two ways: by increasing the reliability of individual elements of the device or by introducing redundancy. Since there is a limit in increasing the reliability of individual elements, which is caused by the corresponding technological processes, and the complexity of the devices is rapidly increasing, the second way is more efficient.

31035203103520

Эффективность введени  избыточности Б широком смысле характеризуетс  оптимальным соотношением  эбьгточности и.надежности устройства при условии, 5 что оно обеспечивает реализацию пос тавленной задачи с максимальным качеством .The effectiveness of introducing redundancy In a broad sense, it is characterized by an optimal ratio of efficiency and reliability of the device, provided that it ensures the implementation of the assigned task with the highest quality.

Предлагаемое устройство по срав нению с известным  вл етс  более 10 надежным. Оно позвол ет исправл ть четырехкратную пачку ошибок и обнаруживать- семикратную ошибку.The proposed device in comparison with the known is more than 10 reliable. It allows you to fix a four-fold packet of errors and detect a seven-fold error.

. Эффективность и производительность системы, использующей предла15 гаемое устройство, на пор док выше, чем системы, использующей известное устройство.. The efficiency and performance of a system using the proposed device is an order of magnitude higher than the system using a known device.

5858

5353

5757

ФигЛFy

6262

Щ66Sch66

Фиг, 5FIG 5

Claims (7)

1. УСТРОЙСТВО ДЛЯ ОБМЕНА ИНФОРМАЦИЕЙ, содержащее счетчик, выходы которого соединены с входами дешифратора, основные выходы которого подключены к соответствующим входам блока управления, первый, второй и третий выходы которого соединены соответственно с первым, вторым и третьим входами сдвигового регистра, преобразователь кода, кодирующий блок, декодирующий блок, блок управления коммутатором, управляющие выходы которого подключены к первым входам коммутатора, выходы которого соединены с первыми входами буферного регистра, отличающеес я тем, что, с целью повышения достоверности за счет исправления групповой ошибки, в него введены элемент И, элемент 2И-ИПИ-НЕ, элемент ИСКЛЮЧАИЭДЕЕ ИЛИ, элемент ИЛИ, . блок сравнения, блок исправления ошибок, анализатор и генератор, выход которого соединен' с первым входом преобразователя кода и с первым дополнительным входом блока управления, четвертый выход которого подключен к первому входу декодирующего блока, основные выходы которого соединены с основными входами анализатора и с основными входами 6nojca сравнения, дополнительный вход которого соединен с пятым выходом блока управления, шестой выход которого подключён к первому входу блока исправления ошибок, второй вход которого соединен с первым выходом анализатора и с вторым дополнительным входом блока управления, седьмой выход которого соединен с входом счетчика и с вторым входом преобразователя кода, первый, второй и третий выходы которого подключены.соответственно к третьему, четвертому и пятому дополнительным входам блока управления, шестой дополнительный вход которого соединен с третьим входом преобразователя кода, четвертый вход которого соединен с первым входом блока управления коммутатором и с восьмым выходом блока управления, девятый выход которого подключен к второму входу декодирующего блока, к первому входу кодирующего блока, к четвертому входу сдвигового регистра, к второму входу блока управления коммутатором и к пятому входу преобразователя кода, шестой вход которого соединен с выходом элемента 2И-ИЛИ-НЕ, первый вход которого соединен с десятым выходом блока управления, одиннадцатый и. двенадцатый выходы которого подключены соответственно к третьему и четвертому входам декодирующего блока, i дополнительный выход которого соединен с первым входом элемента1. DEVICE FOR INFORMATION EXCHANGE, containing a counter, the outputs of which are connected to the inputs of the decoder, the main outputs of which are connected to the corresponding inputs of the control unit, the first, second and third outputs of which are connected respectively to the first, second and third inputs of the shift register, a code converter encoding a block, a decoding block, a switch control unit, the control outputs of which are connected to the first inputs of the switch, the outputs of which are connected to the first inputs of the buffer register, different the fact that, with a view to improve the reliability by repairing Group error, it introduced elements and element 2I-IAS NOR ISKLYUCHAIEDEE element OR element OR. comparison unit, error correction unit, analyzer and generator, the output of which is connected to the first input of the code converter and to the first additional input of the control unit, the fourth output of which is connected to the first input of the decoding unit, the main outputs of which are connected to the main inputs of the analyzer and to the main inputs 6nojca comparison, the additional input of which is connected to the fifth output of the control unit, the sixth output of which is connected to the first input of the error correction unit, the second input of which is connected to the first the output of the analyzer and with the second additional input of the control unit, the seventh output of which is connected to the counter input and the second input of the code converter, the first, second and third outputs of which are connected. Correspondingly to the third, fourth and fifth additional inputs of the control unit, the sixth additional input of which is connected with the third input of the code converter, the fourth input of which is connected to the first input of the control unit of the switch and with the eighth output of the control unit, the ninth output of which is connected to the second mu input of the decoding unit, to the first input of the coding unit, to the fourth input of the shift register, to the second input of the control unit of the switch and to the fifth input of the code converter, the sixth input of which is connected to the output of the 2I-OR-NOT element, the first input of which is connected to the tenth output control unit, eleventh and. the twelfth outputs of which are connected respectively to the third and fourth inputs of the decoding unit, i the additional output of which is connected to the first input of the element SU ,,1131035SU ,, 1131035 ИСКЛЮЧАЮЩЕЕ ИЛИ, второй вход которого подключен к первому выходу сдвигового регистра и к второму входу кодирующего блока, третий вход которого соединен с вторым входом элемента 2И-ИЛИ-НЕ и с тринадцатым выходом блока управления, четырнадцатый выход которого соединен с управляющим входом буферного регистра, выходы которого подключены к пятым входам сдвигового регистра,, шестой вход которого соединен с первым дополнительным выходом дешифратора, второй дополнительный выход которого соединен с третьим входом блока исправления ошибок, четвертый, пятый и шестой входы которого подключены соответственно к второму, третьему и четвертому выходам анализатора, пятый выход которого соединен с первым входом элемента ИЛИ, второй вход которого подключен к первому выходу блока исправления ошибок, второй выход которого соединен с первым входом элемента И, выход которого подключен к седьмому дополнительному входу блока управления, третий выход которого соединен с четвертым входом кодирующего блока, выход которого соединен с третьим входом элемента 2И-ИЛИНЕ, четвертый вход которого подключен к второму выходу сдвигового регистра, третьи выходы, которого соединены с вторыми входами коммутатора, выход блока сравнения соединен с седьмым входом блока исправления ошибок, третий и четвертый выходы которого соединены соответственно с пятым и шестым входами декодирующего блока, третий допол- * нительный выход дешифратора подключен к дополнительному входу анализатора, выход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ подключен к второму входу элемента И выход элемента ИЛИ соединен с третьим’ входом блока управления коммутатором, тактовый выход которого является синхронизирующим выходом устройства для обмена информацией, синхронизирующим входом которого является синхронизирующий вход блока управления, шестой дополнительный вход которого является управляющим входом устройства для обмена информацией, контрольным выходом которого является пятый выход блока исправления оши- . бок, информационными входами устройства для обмена информацией являются информационные входы преоб разователя кода и буферного регистра, информационные выходы которых являются информационными выходами устройства для обмена информацией', входом начальной установки которого является восьмой дополнительный вход блока управления.EXCLUSIVE OR, the second input of which is connected to the first output of the shift register and to the second input of the coding unit, the third input of which is connected to the second input of the 2AND-OR-NOT element and to the thirteenth output of the control unit, the fourteenth output of which is connected to the control input of the buffer register, the outputs which are connected to the fifth inputs of the shift register, the sixth input of which is connected to the first additional output of the decoder, the second additional output of which is connected to the third input of the error correction unit, four The grated, fifth and sixth inputs of which are connected respectively to the second, third and fourth outputs of the analyzer, the fifth output of which is connected to the first input of the OR element, the second input of which is connected to the first output of the error correction unit, the second output of which is connected to the first input of the AND element, output which is connected to the seventh additional input of the control unit, the third output of which is connected to the fourth input of the coding unit, the output of which is connected to the third input of the 2I-ILINE element, the fourth input of which It is connected to the second output of the shift register, the third outputs of which are connected to the second inputs of the switch, the output of the comparison unit is connected to the seventh input of the error correction unit, the third and fourth outputs of which are connected respectively to the fifth and sixth inputs of the decoding unit, the third additional output of the decoder connected to an additional input of the analyzer, the output of the element EXCLUSIVE OR connected to the second input of the element AND the output of the element OR connected to the third input of the control unit of the switch, the clock output d which is the output timing device for sharing information, the synchronization input of which is the input clock control unit, the sixth additional input of which is a control input device for information exchange, the control output of which is the fifth output block in error correction. side, the information inputs of the device for the exchange of information are the information inputs of the code converter and the buffer register, the information outputs of which are the information outputs of the device for the exchange of information, the input of the initial installation of which is the eighth additional input of the control unit. 2. Устройство по π. 1, отличающееся тем, что кодирующий блок содержит одиннадцать триггеров, пять элементов ИСКЛЮЧАЮЩЕЕ ИЛИ и элемент И, выход ; которого соединен с первым входом первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, с первым входом второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, с первым входом .третьего·элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, с первым входом четвертого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ и с первым входом первого триггера, выход которого соединен с вторым входом первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, выход которого соединен с первым входом второго триггера, выход которого соединен с первым входом третьего триггера, выход которого соединен с первым входом четвертого триггера, выход которого подключен'к второму входу второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, выход которого соединен с первым входом пятого триггера, выход которого соединен с первым входом шестого триггера, выход которого соединен с первым входом седьмого триггера, выход которого подключен к второму входу третьего элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, выход которого-соединен с первым входом восьмого триггера, выход которого подключен к второму входу четвертого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, выход которого соединен с первым входом девятого триггера, выход которого соединен с первым входом десятого триггера, выход которого соединен с первым входом одиннадцатого триггера, выход которого подключен к первому входу пятого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, выход которого соединен с первым входом элемента И, второй вхрд которого является третьим входом кодирующего блока, горичем вторые и третьи входы первого, второго^ третьего, четвертого, пятого, шестого, седьмого, восьмого, девятого, десятого и одиннадцатого триггеров .соответственно объединены и являются соответственно первым и· четвертым входами кодирующего блока, вторым входом которого является второй вход пятого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, первый вход которого является выходом кодирующего блока.2. The device according to π. 1, characterized in that the coding unit contains eleven triggers, five elements EXCLUSIVE OR and element AND, output; which is connected to the first input of the first EXCLUSIVE OR element, to the first input of the second EXCLUSIVE OR element, to the first input of the third · EXCLUSIVE OR element, to the first input of the fourth EXCLUSIVE OR element and to the first input of the first trigger, the output of which is connected to the second input of the first element EXCLUSIVE OR, whose output is connected to the first input of the second trigger, the output of which is connected to the first input of the third trigger, the output of which is connected to the first input of the fourth trigger, the output of which is connected to the second the input of the second EXCLUSIVE OR element, whose output is connected to the first input of the fifth trigger, the output of which is connected to the first input of the sixth trigger, the output of which is connected to the first input of the seventh trigger, the output of which is connected to the second input of the third EXCLUSIVE OR element, the output of which is connected to the first input of the eighth trigger, the output of which is connected to the second input of the fourth EXCLUSIVE OR element, the output of which is connected to the first input of the ninth trigger, the output of which is connected to the first input of the tenth a Igger whose output is connected to the first input of the eleventh trigger, the output of which is connected to the first input of the fifth EXCLUSIVE OR element, the output of which is connected to the first input of the AND element, the second input of which is the third input of the encoding block, the second and third inputs of the first, second ^ third are hot , fourth, fifth, sixth, seventh, eighth, ninth, tenth and eleventh triggers. respectively combined and are respectively the first and fourth inputs of the coding block, the second input of which is etsya second input of the fifth exclusive OR element, a first input of which is the output of the encoding unit. 3. Устройство по п. 1, отличающееся тем, что декодирующий блок содержит одиннадцать триггеров, три элемента ИСКЛЮЧАЮЩЕЕ ИЛИ и три элемента И, причем выход первого элемента И соединен с первым входом первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ и с первым входом второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, выход ко шестого, седьмого, восьмого, девятого^ десятого и одиннадцатого триггеров, вторые й третьи входы которых соответственно объединены |и являются соответственно вторым и четвертым входами декодирующего блока.3. The device according to claim 1, characterized in that the decoding unit contains eleven triggers, three EXCLUSIVE OR elements, and three AND elements, wherein the output of the first AND element is connected to the first input of the first EXCLUSIVE OR element and to the first input of the second EXCLUSIVE OR element, the output to the sixth, seventh, eighth, ninth ^ tenth and eleventh triggers, the second and third inputs of which are respectively combined | and are respectively the second and fourth inputs of the decoding unit. 4, Устройство поп. 1, отличающееся тем, что анализатор содержит шесть элементов И, элемент ИЛИ-HE и элемент НЕ, выхоД которого соединен с первым входом элемента ИЛИ-HE, второй вход которо· торого соединен с первым входом первого триггера, единичный выход которого соединен с первым входом второго триггера, единичный выход которого соединен с первым входом третьего триггера,единичный выход которого соединен с первым входом четвертого триггера,единичный выход которого соединен с первым входом пятого триггера, единичный выход которого ;соединен с первым входом шестого триггера, единичный выход которого соединен с первым входом седьмого т ’триггера, единичный выход которого соединен с вторым входом второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, выход второго элемента И соединен с первым входом третьего элемента ИСКЛЮЧАЮЩЕЕ ИЛИ и с первым входом восьмого триггера, единичный выход которого подключен к второму входу третьего элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, выход которого соединен с первым входом девятого триггера, единичный выход которого соединен с первым входом десятого триггера, единичный выход которого подключен к первому входу одиннадцатого триггера, единичный выход которого соединен с первым входом третьего элемента И и с вторым входом первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, выход которого подключен к первому входу второго элемента И, второй вход которого является пятым входом декодирующего блока, первым и третьим входами которого являются соответственно первый и второй входы первого элемента И, шестым входом декодирующего блока является второй вход третьего элемента И, выход которого является дополнительным выходом декодирующего блока, основными выходами которого являются инверсные выходы первого, второго, третьего, четвертого, пятого, го соединен с первым входом первого элемента И и с выходом второго элемента И, первый вход которого соединен с выходом третьего элемента И, первый вход‘которого подключен к выходу четвертого элемента И, выход пятого элемента И соединен с вторым входом второго Элемента И, выход шестого элемента И подключен к второму входу третьего элемента И, вход элемента НЕ соединен с вторым входом первого элемента И и является дополнительным входом анализатора, основными входами которого являются входы четвертого, пятого и шестого элементов И, первым выходом анализатора является выход элемента НЕ, выход шестого элемента И является вторым выходом анализатора, третьим, четвертым и пятым выходами которого являются соответственно выход пятого элемента И, выход третьего элемента И и выход первого элемента И,4, device pop. 1, characterized in that the analyzer contains six AND elements, an OR-HE element and a NOT element, the output of which is connected to the first input of the OR-HE element, the second input of which is connected to the first input of the first trigger, whose single output is connected to the first input the second trigger, the single output of which is connected to the first input of the third trigger, the single output of which is connected to the first input of the fourth trigger, the single output of which is connected to the first input of the fifth trigger, the single output of which is connected to the first input a clean trigger, the single output of which is connected to the first input of the seventh t 'trigger, the single output of which is connected to the second input of the second EXCLUSIVE OR element, the output of the second AND element is connected to the first input of the third EXCLUSIVE OR element and the first input of the eighth trigger, the single output of which is connected to the second input of the third element EXCLUSIVE OR, whose output is connected to the first input of the ninth trigger, a single output of which is connected to the first input of the tenth trigger, whose single output is sub is accessible to the first input of the eleventh trigger, the single output of which is connected to the first input of the third AND element and to the second input of the first EXCLUSIVE OR element, the output of which is connected to the first input of the second AND element, whose second input is the fifth input of the decoding unit, whose first and third inputs are are the first and second inputs of the first AND element, respectively, the sixth input of the decoding unit is the second input of the third AND element, the output of which is an additional output of the decoding unit, whose output outputs are the inverse outputs of the first, second, third, fourth, fifth, th connected to the first input of the first AND element and to the output of the second AND element, the first input of which is connected to the output of the third AND element, the first input of which is connected to the output of the fourth element And, the output of the fifth element And is connected to the second input of the second Element And, the output of the sixth element And is connected to the second input of the third element And, the input of the element is NOT connected to the second input of the first element And is an additional input of analysis an atom, the main inputs of which are the inputs of the fourth, fifth and sixth elements AND, the first output of the analyzer is the output of the element NOT, the output of the sixth element And is the second output of the analyzer, the third, fourth and fifth outputs of which are the output of the fifth element And, the output of the third element And and the output of the first element And, 5. Устройство по п. ^отличающееся тем, что блок исправления ошибок содержит три триггера, два элемента И, два элемента И-НЕ, элемент ИЛИ—НЕ и элемент НЕ, выход которого соединен с первым входом первого элемента И, второй вход которого подключен к первому входу первого триггера и к первому входу второго элемента И, второй вход которого соединен с первым /входом второго триггера, с входом э элемента НЕ и с первым входом третье го триггера, выход которого подключен к первому входу первого элемента И-НЕ, второй вход которого подключен к выходу второго триггера, второй вход которого соединен с вторым входом первого триггера, выход вто- ’ рого элемента И-НЕ подключен к первому входу элемента ИЛИ-HE, выход которого подключен к второму входу третьего триггера, выход которого является четвертым выходом блока исправления ошибок., первым, вторым и третьим выходами которого являются соответственно выход второго элемента И, выход первого триггера и выход первого элемента И, второй вход элемента ИЛИ-HE является первым входом блока исправления ошибок, вторым и третьим входами которого являются соответственно второй и первый входы первого триггера, первый вход второго триггера является четвертым входом блока исправления ошибок, пя,тым, шестым и седьмым входами которого являются соответственно первый вход второго элемента И-НЕ, третий вход элемента ИЛИ-HE и второй вход второго элемента И-НЕ, причем' выход первого элемента И-НЕ является пятым выходом блока исправления ошибок.5. The device according to p. ^ Characterized in that the error correction unit contains three triggers, two AND elements, two AND-NOT elements, an OR-NOT element and a NOT element, the output of which is connected to the first input of the first AND element, the second input of which is connected to the first input of the first trigger and to the first input of the second AND element, the second input of which is connected to the first / input of the second trigger, with the input of the element NOT and the first input of the third trigger, the output of which is connected to the first input of the first AND element, NOT whose input is connected to the output of the second of the second trigger, the second input of which is connected to the second input of the first trigger, the output of the second AND-NOT element is connected to the first input of the OR-HE element, the output of which is connected to the second input of the third trigger, the output of which is the fourth output of the error correction block., the first, second and third outputs of which are respectively the output of the second AND element, the output of the first trigger and the output of the first AND element, the second input of the OR-HE element is the first input of the error correction unit, the second and third inputs of which are respectively, the second and first inputs of the first trigger, the first input of the second trigger is the fourth input of the error correction unit, the fifth, fifth, sixth and seventh inputs of which are, respectively, the first input of the second AND-HE element, the third input of the OR-HE element and the second input of the second AND element -NOT, and the 'output of the first element AND NOT is the fifth output of the error correction block. 6. Устройство по п. .1, отличающееся тем, что блок сравнения содержит четыре элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, элемент ИЛИ-НЕ, элемент И, первый вход которого подключен к· выходу элемента ИЛИ-НЕ, первый, второй, третий и четвертый входы которого соединены с выходами соответственно первого, второго третьего и четвертого элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, входы которых являются основными входами блока сравнения, дополнительным входом которого является второй вход элемента И, выход которого является выходом блока сравнения.6. The device according to p .1, characterized in that the comparison unit contains four elements EXCLUSIVE OR, an OR-NOT element, an AND element, the first input of which is connected to the output of the OR-NOT element, the first, second, third and fourth inputs of which connected to the outputs, respectively, of the first, second, third and fourth EXCLUSIVE OR elements, the inputs of which are the main inputs of the comparison unit, the additional input of which is the second input of the And element, the output of which is the output of the comparison unit. 7. Устройство по п. 1, отличающее ся тем, что блок управления коммутатором содержит счетчик, дешифратор, триггер, три элемента И, два элемента ИЛИ и элемент НЕ, вход которого подключен к первому входу первого элемента И и к первому входу второго элемента И. выход которого соединен с первым входом триггера, второй вход которого соединен с выходом первого элемента ИЛИ, первый вход которого подключен к первому выходу дешифратора, вторые выходы которого соединены с входами второго элемента ИЛИ, выход которого подключен к второму входу первого элемента И, выход элемента НЕ соединен с первым входом третьего элемента И, второй вход которого подключен к выходу триггера, выход третьего элемента И соединен с входом счетчика, выходы которого подключены к входам дешифратора, вторые выходы которого являются управляющими выходами блока управления коммутатором, тактовым выходом которого является выход первого элемента И, вход элемента-НЕ, второй вход первого элемента ИЛИ и второй вход второго элемента И являются соответственно первым, вторым и третьим входами блока управления коммутатором.7. The device according to claim 1, characterized in that the control unit of the switch comprises a counter, a decoder, a trigger, three AND elements, two OR elements, and a NOT element, the input of which is connected to the first input of the first AND element and to the first input of the second AND element whose output is connected to the first input of the trigger, the second input of which is connected to the output of the first OR element, the first input of which is connected to the first output of the decoder, the second outputs of which are connected to the inputs of the second OR element, the output of which is connected to the second input of the first ele And, the output of the element is NOT connected to the first input of the third element And, the second input of which is connected to the trigger output, the output of the third element is connected to the input of the counter, the outputs of which are connected to the inputs of the decoder, the second outputs of which are the control outputs of the switch control unit, the clock output which is the output of the first AND element, the input of the NOT element, the second input of the first OR element, and the second input of the second AND element are the first, second, and third inputs of the control unit .