JPH011378A - Video signal processing circuit for reduced screen - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。(57) [Summary] This bulletin contains application data before electronic filing, so abstract data is not recorded.

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、親画面内に縮小された子画面を画像表示す
るための映像信号９８理システムに係り、特に子画面の
垂直方向の折り返し歪みを除去するようにした縮小画面
用映像信号処理回路に関する。[Detailed Description of the Invention] [Object of the Invention] (Industrial Application Field) The present invention relates to a video signal 98 processing system for displaying an image of a reduced child screen within a parent screen, and particularly relates to a video signal 98 processing system for displaying an image of a reduced child screen within a parent screen. The present invention relates to a reduced screen video signal processing circuit that eliminates vertical aliasing distortion.

（従来の技術） 周知のように、画＠機器の分野にあっては、アナログ映
像信号をデジタル化データに変換して信号処理を行なう
ことにより、画質の向上及び特殊再生の多機能化等を図
ることが推進されている。(Prior Art) As is well known, in the field of video@equipment, it is possible to improve image quality and increase the functionality of special playback by converting analog video signals into digitized data and performing signal processing. The goal is to achieve this goal.

このうち、特殊再生機能の１つとして、第１の条件で選
択された映像信号で親画面を形成するとともに、第２の
条件で選択された映像信号を垂直方向に間引いて子画面
を形成し、親画面内に縮小された子画面を多重化して表
示する、いわゆる多重化機能が実施されている。Among these, one of the special playback functions is to form a main screen using the video signal selected under the first condition, and to thin out the video signal selected under the second condition vertically to form a sub screen. , a so-called multiplexing function has been implemented, which multiplexes and displays reduced child screens within a parent screen.

第４図は、このような多重化機能を実現するための映像
信号処理手段を示すものである。すなわち、１１はチュ
ーナ回路で、放送電波を受信１選局及び復調してアナロ
グ映像信号を生成するものである。このチューナ回路１
１から出力されるアナログ映像信号は、同期回路１２に
供給され、アナログ映像信号中に含まれる水平及び垂直
同期信号に基づいて、同期信号５ＹＮＣと基準クロック
信号ＳＣＫとが生成される。FIG. 4 shows a video signal processing means for realizing such a multiplexing function. That is, 11 is a tuner circuit that receives broadcast radio waves, selects one station, and demodulates to generate an analog video signal. This tuner circuit 1
The analog video signal output from 1 is supplied to a synchronization circuit 12, and a synchronization signal 5YNC and a reference clock signal SCK are generated based on horizontal and vertical synchronization signals included in the analog video signal.

また、上記チューナ回路１１から出力されるアナログ映
像信号は、デコーダ回路１３に供給され、同期回路１２
から出力される同期信号５ＹＮＣに基づいて、輝度信号
成分と色信号成分とが分離されるとともに、色信号の復
調が行なわれる。Further, the analog video signal output from the tuner circuit 11 is supplied to the decoder circuit 13, and the synchronization circuit 12
Based on the synchronization signal 5YNC output from the synchronous signal 5YNC, the luminance signal component and the color signal component are separated, and the color signal is demodulated.

そして、上記デコーダ回路１３で生成された輝度信号及
び復調された色信号は、Ａ／Ｄ　（アナログ／デジタル
）変換回路１４に供給され、同期回路１２から出力され
る基準クロック信号ＳＣＫに基づいてデジタル化データ
に変換された後、信号処理回路１５に供給されて例えば
データ変換等のデジタル処理が行なわれる。The luminance signal and demodulated color signal generated by the decoder circuit 13 are supplied to an A/D (analog/digital) conversion circuit 14, and are digitalized based on the reference clock signal SCK output from the synchronization circuit 12. After the signal is converted into digital data, it is supplied to the signal processing circuit 15 where digital processing such as data conversion is performed.

一方、図示しない他のチューナ回路により、受信２選局
及び復調されたアナログ映像信号は、入力端子１６を介
して同期回路１７に供給され、アナログ映像信号中に含
まれる水平及び垂直同期信号に基°づいて、同期信号５
ＹＮＣとリセット信号Ｒ３とが生成される。On the other hand, the analog video signal that has been selected and demodulated by another tuner circuit (not shown) is supplied to the synchronization circuit 17 via the input terminal 16, and is based on the horizontal and vertical synchronization signals included in the analog video signal. °, synchronization signal 5
YNC and reset signal R3 are generated.

また、上記入力帽子１６に供給されたアナログ映像信号
は、デコーダ回路１８に供給され、同期回路１７から出
力される同期信号５ＹＮＣに基づいて、輝度信号成分と
色信号成分とが分離されるとともに、色信号の復調が行
なわれる。Further, the analog video signal supplied to the input cap 16 is supplied to the decoder circuit 18, and based on the synchronization signal 5YNC output from the synchronization circuit 17, the luminance signal component and the color signal component are separated. The color signal is demodulated.

そして、上記デコーダ回路１８で生成された輝度信号及
び復調された色信号は、ローパスフィルタ（以下ＬＰＦ
という）１９によって水平方向の折り返し歪み成分が除
去された後、Ａ／Ｄ　（アナログ／デジタル）変換回路
２０に供給され、館記同期回路１２から出力される基準
クロック信号ＳＣＫに基づいてデジタル化データに変換
される。The luminance signal and the demodulated color signal generated by the decoder circuit 18 are filtered through a low-pass filter (hereinafter referred to as LPF).
After the horizontal aliasing distortion component is removed by the aliasing circuit 19, the data is supplied to an A/D (analog/digital) conversion circuit 20, where the data is digitized based on the reference clock signal SCK output from the synchronization circuit 12. is converted to

ここで、上記Ａ／Ｄ変挽変格回路の出力は、フィールド
メモリ２１に供給される。このフィールドメモリ２１は
、上記同期回路１７から出力されるリセット信号Ｒ８で
リセットされる図示しないアドレス発生回路を内蔵した
ＰＩＰ処理回路２２の制罪によって、Ａ／Ｄ変換回路２
０の出力の書き込みや読み出しを行なうようになされて
いる。また、上記Ｐ　ｒ　Ｐ！２！ｌ理回路２２は、子
画面表示位置の制御も行なっている。Here, the output of the A/D conversion circuit is supplied to the field memory 21. The field memory 21 is connected to the A/D conversion circuit 2 by the control of the PIP processing circuit 22 which has a built-in address generation circuit (not shown) that is reset by the reset signal R8 outputted from the synchronization circuit 17.
It is designed to write and read an output of 0. Also, the above P r P! 2! The logic circuit 22 also controls the display position of the child screen.

すなわら、上記ＰＩＰ処理回路２２の作用により、現画
面及び子画面表示タイミングでは、スイッチ回路２３が
それぞれ図示の切換状態及び図示と逆の切換状態にｉｌ
ｌ　ａｌｌされ、かつ子画面表示タイミングでフィール
ドメモリ２１が読み出し状態となる。この場合、フィー
ルドメモリ２１からは、デジタル化された輝度信号及び
色信号が垂直方向に間引かれて読み出されるようになっ
ている。That is, due to the action of the PIP processing circuit 22, the switch circuit 23 is switched to the illustrated switching state and the opposite switching state from the illustrated switching state at the current screen and child screen display timings, respectively.
1 all, and the field memory 21 enters the read state at the child screen display timing. In this case, the digitized luminance signal and color signal are thinned out in the vertical direction and read out from the field memory 21.

このため、上記信号処理回路１５から出力される親画面
信号は、その中にフィールドメモリ２１から読み出され
た子画面信号が挿入される形となって。Therefore, the main screen signal output from the signal processing circuit 15 has the sub-screen signal read out from the field memory 21 inserted therein.

Ｄ／Ａ　（デジタル／アナログ）変換回路２４に供給さ
れアナログ信号に変換された後、出力端子２５を介して
図示しない画＠処理系に供給され、ここに親画面内に縮
小された子画面が多重化されるようになるものである。After being supplied to a D/A (digital/analog) conversion circuit 24 and converted into an analog signal, it is supplied to an image@processing system (not shown) via an output terminal 25, where the sub-screen reduced within the main screen is displayed. It becomes multiplexed.

しかしながら、上記のような多重化機能を実現するため
の従来の映像信号処理手段では、子画面を形成するため
のデコーダ回路１８の出力に対し、水平方向にはＬ　Ｐ
　Ｆ　１９の作用により折り返し歪み成分が除去されて
いるが、垂直方向にはフィールドメモリ２１からの読み
出しに関連させて単純に間引いているだけであるため、
子画面に垂直方向の折り返し歪みが発生するという問題
が生じる。However, in the conventional video signal processing means for realizing the multiplexing function as described above, in the horizontal direction, L P
The aliasing distortion component is removed by the action of F19, but in the vertical direction, it is simply thinned out in relation to reading from the field memory 21.
A problem arises in that vertical aliasing distortion occurs on the child screen.

この場合、従来の多重化機能では、親画面の面積に対す
る子画面の面積比が１／′４の場合と１／１６の場合と
の２種類が実現されていることから、子画面に垂直方向
の折り返し歪みが発生することを防止する手段としても
、両方の面積比のものに共に適用し得るものが要求され
ている。In this case, with the conventional multiplexing function, two types of ratios of the area of the child screen to the area of the parent screen are realized: 1/'4 and 1/16. As a means for preventing the occurrence of aliasing distortion, there is a need for a method that can be applied to both area ratios.

（発明が解決しようとする問題点） 以上のように、多重化機能を行なうための従来の映像信
号処理手段では、子画面に垂直方向の折り返し歪みが発
生するという問題を有している。(Problems to be Solved by the Invention) As described above, the conventional video signal processing means for performing the multiplexing function has a problem in that vertical aliasing distortion occurs in the child screen.

そこで、この発明は上記事情を考慮してなされたもので
、子画面に垂直方向の折り返し歪みが発生することを防
止することができ、しかも親画面の面積に対する子画面
の面積比が変わっても十分に適用可能である極めて良好
な縮小画面用映像信号処理回路を提供することを目的と
する。Therefore, this invention was made in consideration of the above-mentioned circumstances, and it is possible to prevent vertical aliasing distortion from occurring on the child screen, and even if the ratio of the area of the child screen to the area of the main screen changes. It is an object of the present invention to provide an extremely good video signal processing circuit for a reduced screen that is fully applicable.

［発明の構成］ （問題点を解決するための手段〉 すなわち、この発明に係る縮小画面用映像信号処理回路
は、第１の条件で選択された映像信号中の同期信号成分
に基づいて、該映像信号の復調及びデジタル化を行なう
親画面用映像信号処理系と、第２の条件で選択された映
椴信号中の同期信号成分に基づいて、該映像信号の復調
及びデジタル化を行なった後垂直方向にデジタル映像信
号の間引き処理を行なう子画面用映像信＠ｌｌ！ｌ理系
とを備え、親画面及び子画面用映像信号処理系からそれ
ぞれ出力されるデジタル映像信号をアナログ映像信号に
変換して、親画面内に縮小された子画面の画像表示を行
ない得る映像信号処理システムを対象としている。[Structure of the Invention] (Means for Solving the Problems) In other words, the reduced screen video signal processing circuit according to the present invention processes the synchronization signal component in the video signal selected under the first condition. After demodulating and digitizing the video signal based on the main screen video signal processing system that demodulates and digitizes the video signal, and the synchronization signal component in the video signal that is selected according to the second condition. It is equipped with a sub-screen video signal @ll!l science system that thins out digital video signals in the vertical direction, and converts the digital video signals output from the main screen and sub-screen video signal processing systems into analog video signals. The present invention is aimed at a video signal processing system capable of displaying an image of a reduced child screen within a main screen.

そして、子画面用映像信号処理系における間引き処理の
前段に、核子画面用映像信号処理系から出力される映像
信号の画像表示領域の大きさに対応した遅延珊でデジタ
ル映像信号を遅延させる遅延手段を介在させ、間引き処
理によって垂直方向の折り返し成分を除去するように構
成したものである。Then, before the thinning process in the child screen video signal processing system, a delay means delays the digital video signal with a delay channel corresponding to the size of the image display area of the video signal output from the child screen video signal processing system. , and the vertical folding component is removed by thinning processing.

（作用） 上記のような構成によれば、子画面用映像信号処理系に
おける間引き処理の前段に遅延手段を介在させ、該子画
面用映像信号処理系から出力される映像信号の画像表示
領域の大きさに対応した遅延漏でデジタル映像信号を遅
延させるようにしたので、その後の間引き処理によって
垂直方向の折り返し成分を除去することができ、子画面
に垂直方向の折り返し歪みが発生することを防止するこ
とができるとともに、親画面の面積に対する子画面の面
積比が変わっても十分に適用可能となるものである。(Function) According to the above configuration, the delay means is interposed before the thinning process in the sub-screen video signal processing system, and the image display area of the video signal output from the sub-screen video signal processing system is Since the digital video signal is delayed with a delay corresponding to the size, the vertical aliasing component can be removed by subsequent thinning processing, preventing vertical aliasing distortion from occurring on the sub screen. In addition, it is fully applicable even if the ratio of the area of the child screen to the area of the parent screen changes.

（実施例） 以下、この発明の一実施例について図面を参照して詳細
に説明する。第１図において、第４図と同一部分には同
一符号を付して示し、ここでは異なる部分についてのみ
説明する。すなわち、前記Ａ／Ｄ変換回路２０の出力は
、アドレスコントロール回路２Ｇによって１１　ＩＩさ
れるスイッチ回路２７を介してラインメモリ２８に供給
されるとともに、Ｌ　Ｐ　Ｆ　２９に供給される。(Example) Hereinafter, an example of the present invention will be described in detail with reference to the drawings. In FIG. 1, the same parts as in FIG. 4 are denoted by the same reference numerals, and only the different parts will be explained here. That is, the output of the A/D conversion circuit 20 is supplied to the line memory 28 via the switch circuit 27, which is controlled by the address control circuit 2G, and is also supplied to the LPF 29.

ここで、上記ラインメモリ２８は、親画面信号の１水平
走査期間（１Ｈ）分のデータを記憶する容量を有してお
り、アドレスコントロール回路２６よって高き込み及び
読み出しが制御される。そして、上記ラインメモリ２８
に記憶されたデータは、読み出し時にアドレスコントロ
ール回路２６によってスイッチ回路２７が図示と逆の切
換状態に制御されることにより、Ｌ　Ｐ　Ｆ　２９に供
給される。Here, the line memory 28 has a capacity to store data for one horizontal scanning period (1H) of the main screen signal, and the address control circuit 26 controls the increase and readout. Then, the line memory 28
The data stored in the LPF 29 is supplied to the LPF 29 by controlling the switch circuit 27 to a switching state opposite to that shown in the figure by the address control circuit 26 at the time of reading.

また、上記Ｌ　Ｐ　Ｆ　２９の出力は、前記フィールド
メモリ２１に供給されており、前記ＰＩＰ処理回路２２
によってアドレスコントロール回路２６が制御されてい
る。Further, the output of the L P F 29 is supplied to the field memory 21, and the output of the PIP processing circuit 22 is supplied to the field memory 21.
The address control circuit 26 is controlled by.

第２図は、上記ＬＰＦ２９の詳細を示すものである。す
なわち、このＬＰＦ２９は、ラッチ回路３０゜３１、加
算回路３２、係数乗算回路３３．３４及びセレクト回路
３５よりなるものである。そして、１画面の面積に対す
る子画面の面積比が１／４の場合Ｌレベルで、１／１６
の場合Ｈレベルの信号が、入力端子３６に供給されるよ
うになされている。なお、第２図において、３７は前記
Ａ／Ｄ変換回路２０の出力が供給される入力端子であり
、３８はフィールドメモリ２１への出力信号を発生する
出力端子である。FIG. 2 shows details of the LPF 29. That is, this LPF 29 consists of a latch circuit 30.31, an addition circuit 32, coefficient multiplication circuits 33, 34, and a selection circuit 35. If the area ratio of the child screen to the area of 1 screen is 1/4, the L level is 1/16.
In this case, an H level signal is supplied to the input terminal 36. In FIG. 2, 37 is an input terminal to which the output of the A/D conversion circuit 20 is supplied, and 38 is an output terminal that generates an output signal to the field memory 21.

ここで、入力端子３７に供給された前記Ａ／Ｄ変換回路
２０の出力は、アドレスコントロール回路２６により制
御されるスイッチ回路２７を介して、ラインメモリ２８
に霞き込まれる。このとき、親画面の面積に対する子画
面の面積比が１／４、つまり入力端子３６にＬレベルの
信号が供給されているとすると、アドレスコントロール
回路２６は、ラインメモリ２８に対して水平方向に　１
／２にサブサンプルさせ、その状態で１水平走査期間分
の遅延が得られる。Here, the output of the A/D conversion circuit 20 supplied to the input terminal 37 is transmitted to the line memory 28 via a switch circuit 27 controlled by an address control circuit 26.
is plunged into a haze. At this time, assuming that the ratio of the area of the child screen to the area of the main screen is 1/4, that is, that an L level signal is supplied to the input terminal 36, the address control circuit 26 is horizontally connected to the line memory 28. 1
/2, and in that state a delay of one horizontal scanning period is obtained.

また、親画面の面積に対する子画面の面積比が１／１６
、つまり入力端子３６にＨレベルの信号が供給されてい
るとすると、アドレスコントロール回路２６は、第３図
に示すように、ラインメモリ２８に対して水平方向に１
／１６にサブサンプルさせ、４サンプルに１サンプルづ
つ書き込みを行なわせ、得られた１日遅延信号（第３因
Ａ）をフィードバックして再書き込みすることで２ＨＭ
延信号（第３図Ｂ）を得る。同様にして、３Ｈｉｌ延信
号（第３図Ｃ）も得ることができ、ここに子画面の面積
比が１／１６の場合に必要とされる各遅延信号が生成さ
れるものである。Also, the area ratio of the child screen to the area of the main screen is 1/16.
, that is, assuming that an H level signal is supplied to the input terminal 36, the address control circuit 26 horizontally outputs one signal to the line memory 28, as shown in FIG.
2HM by sub-sampling /16, writing 1 sample each for 4 samples, feeding back the obtained 1-day delayed signal (3rd factor A) and rewriting.
Obtain the extended signal (Figure 3B). Similarly, a 3-Hil extended signal (FIG. 3C) can be obtained, in which each delayed signal required when the area ratio of the sub-screen is 1/16 is generated.

そして、上記のようにして得られた各遅延信号は、ラッ
チ回路３０．３１を介した後、入力端子３７に供給され
た信号とともに加算回路３２で加算され、不要な高域成
分が除去された後、直流ゲインを合わせるための係数乗
算回路３３．３４に供給され、最後にセレクト回路３５
で必要な方が選択される。After passing through latch circuits 30 and 31, each delayed signal obtained as described above is added together with the signal supplied to the input terminal 37 in an adder circuit 32, and unnecessary high-frequency components are removed. After that, it is supplied to coefficient multiplication circuits 33 and 34 for matching the DC gain, and finally to a select circuit 35.
The required one is selected.

すなわち、例えば親画面の面積に対する子画面の面積比
が１／４の場合には、入力端子３６にＬレベルの信号が
供給されるため、ラッチ回路３０．３１はクリア状態と
なるとともに、セレクト回路３５は、係数乗算回路３３
の出力を選択する。このため、しＰＦ２９は、 （１＋Ｔ’）／２ （ただし、■は１Ｈの遅延） のＬＰＦとなる。That is, for example, when the ratio of the area of the child screen to the area of the main screen is 1/4, an L level signal is supplied to the input terminal 36, so the latch circuits 30 and 31 are in a clear state, and the select circuit 35 is a coefficient multiplication circuit 33
Select the output of Therefore, the PF 29 becomes an LPF of (1+T')/2 (where ■ is a delay of 1H).

また、親画面の面積に対する子画面の面積比が１／１６
の場合には、入力端子３６にＨレベルの信号が供給され
るため、ラッチ回路３０の入力端に１日遅延信号が得ら
れ、ラッチ回路３０の出力端に２Ｈ遅延信号が得られ、
ラッチ回路３１の出力端に３日遅延信号がそれぞれ得ら
れ、加算回路３２で入力端子３１の信号とともに加算さ
れる。さらに、セレクト回路３５は、係数乗算回路３４
の出力を選択する。Also, the area ratio of the child screen to the area of the main screen is 1/16.
In this case, since an H level signal is supplied to the input terminal 36, a 1 day delayed signal is obtained at the input terminal of the latch circuit 30, a 2H delayed signal is obtained at the output terminal of the latch circuit 30,
Three-day delayed signals are obtained at the output terminals of the latch circuits 31, respectively, and are added together with the signal at the input terminal 31 in the adder circuit 32. Furthermore, the select circuit 35 includes a coefficient multiplication circuit 34
Select the output of

このため、Ｌ　Ｐ　Ｆ　２９は、 （１＋Ｔ’　＋Ｔ４　＋Ｔ−３）／４ のＬＰＦとなる。For this reason, LPF 29 is (1+T’+T4+T-3)/4 The LPF will be

したがって、上記実施例のような構成によれば、子画面
信号に対して垂直方向に間引き処理を行なうためのフィ
ールドメモリ２１の前段に、子画面の画像表示領域の大
きさに対応した遅延量で子画面信号を遅延させるＬＰＦ
２９を介在させるようにしたので、その後の間引き処理
によって垂直方向の折り返し成分を除去することができ
、子画面に垂直方向の折り返し歪みが発生することを防
止することができる。また、親画面の面積に対する子画
面の面積比が１／４や１／１６であっても、１個のライ
ンメモリ２８で対処することができ、構成の簡易化に奇
与し得るものである。Therefore, according to the configuration of the above embodiment, a delay amount corresponding to the size of the image display area of the sub-screen is stored at the front stage of the field memory 21 for thinning out the sub-screen signal in the vertical direction. LPF that delays the small screen signal
29, the vertical aliasing component can be removed by the subsequent thinning process, and vertical aliasing distortion can be prevented from occurring in the child screen. Furthermore, even if the ratio of the area of the child screen to the area of the main screen is 1/4 or 1/16, it can be handled with one line memory 28, which can contribute to simplifying the configuration. .

なお、この発明は上記実施例に限定されるものではなく
、この外その要旨を逸脱しない節回で種々変形して実施
することができる。It should be noted that the present invention is not limited to the above-mentioned embodiments, and can be implemented with various modifications without departing from the gist thereof.

［発明の効果］ したがって、以上詳述したようにこの発明によれば、子
画面に垂直方向の折り返し歪みが発生することを防止す
ることができ、しかも親画面の面積に対する子画面の面
積比が変わっても十分に適用可能である極めて良好な縮
小画面用映像信号処理回路を提供することができる。[Effects of the Invention] Therefore, as detailed above, according to the present invention, vertical aliasing distortion can be prevented from occurring in the child screen, and the area ratio of the child screen to the area of the parent screen can be reduced. It is possible to provide an extremely good video signal processing circuit for a reduced screen that is fully applicable even if changed.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図はこの発明に係る縮小画面用映像信号処理回路の
一実施例を示すブロック構成図、第２図は同実施例のＬ
ＰＦの詳細を示すブロック構成図、第３図は同ＬＰＦに
関連するラインメモリのメモリマツプを示す図、第４図
は従来の映像信号処理手段を示すブロック構成図である
。 １１・・・チューナ回路、１２・・・同期回路、１３・
・・デコーダ回路、１４・・・Ａ／Ｄ変換回路、１５・
・・信号処理回路、１６・・・入力端子、１７・・・同
期回路、１８・・・デコーダ回路、１９・・・ＬＰＦ、
２０・・・△／Ｄ変換回路、２１・・・フィールドメモ
リ、２２・・・ＰＩＰ処理回路、２３・・・スイッチ回
路、２４・・・Ｄ／Ａ変換回路、２５・・・出力端子、
２６・・・アドレスコントロール回路、２７・・・スイ
ッチ回路、２８・・・ラインメモリ、２９・・・ＬＰＦ
、３０．３１ラッチ回路、３２・・・加算回路、３３．
３４・・・係数乗算回路、３５・・・セレクト回路、３
６．３７・・・入力端子、３８・・・出力端子。 出願人代理人　弁理士　鈴江武彦FIG. 1 is a block diagram showing an embodiment of a video signal processing circuit for a reduced screen according to the present invention, and FIG.
FIG. 3 is a block diagram showing details of the PF, FIG. 3 is a diagram showing a memory map of a line memory related to the LPF, and FIG. 4 is a block diagram showing a conventional video signal processing means. 11... Tuner circuit, 12... Synchronization circuit, 13.
... Decoder circuit, 14 ... A/D conversion circuit, 15.
...Signal processing circuit, 16...Input terminal, 17...Synchronization circuit, 18...Decoder circuit, 19...LPF,
20...Δ/D conversion circuit, 21... Field memory, 22... PIP processing circuit, 23... Switch circuit, 24... D/A conversion circuit, 25... Output terminal,
26... Address control circuit, 27... Switch circuit, 28... Line memory, 29... LPF
, 30.31 latch circuit, 32... addition circuit, 33.
34...Coefficient multiplication circuit, 35...Select circuit, 3
6.37...Input terminal, 38...Output terminal. Applicant's agent Patent attorney Takehiko Suzue

Claims (1)

【特許請求の範囲】[Claims] 第１の条件で選択された映像信号中の同期信号成分に基
づいて該映像信号の復調及びデジタル化を行なう親画面
用映像信号処理系と、第２の条件で選択された映像信号
中の同期信号成分に基づいて該映像信号の復調及びデジ
タル化を行なつた後垂直方向にデジタル映像信号の間引
き処理を行なう子画面用映像信号処理系とを備え、前記
親画面及び子画面用映像信号処理系からそれぞれ出力さ
れるデジタル映像信号をアナログ映像信号に変換して、
親画面内に縮小された子画面の画像表示を行ない得る映
像信号処理システムにおいて、前記子画面用映像信号処
理系における間引き処理の前段に、前記子画面用映像信
号処理系から出力される映像信号の画像表示領域の大き
さに対応した遅延量でデジタル映像信号を遅延させる遅
延手段を介在させ、前記間引き処理によつて垂直方向の
折り返し成分を除去するように構成してなることを特徴
とする縮小画面用映像信号処理回路。A main screen video signal processing system that demodulates and digitizes the video signal based on the synchronization signal component in the video signal selected under the first condition, and synchronization between the video signal selected under the second condition. a sub-screen video signal processing system that demodulates and digitizes the video signal based on the signal component and then thins out the digital video signal in the vertical direction; Converts the digital video signals output from each system into analog video signals,
In a video signal processing system capable of displaying a reduced image of a child screen within a parent screen, a video signal output from the child screen video signal processing system is outputted before thinning processing in the child screen video signal processing system. A delay means for delaying the digital video signal by a delay amount corresponding to the size of the image display area is interposed, and vertical aliasing components are removed by the thinning process. Video signal processing circuit for reduced screen.