JPH01137831A - アナログーデジタル変換器 - Google Patents
アナログーデジタル変換器Info
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- JPH01137831A JPH01137831A JP62298124A JP29812487A JPH01137831A JP H01137831 A JPH01137831 A JP H01137831A JP 62298124 A JP62298124 A JP 62298124A JP 29812487 A JP29812487 A JP 29812487A JP H01137831 A JPH01137831 A JP H01137831A
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- Japan
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- 238000005070 sampling Methods 0.000 claims abstract description 19
- 230000004069 differentiation Effects 0.000 abstract 2
- 238000010586 diagram Methods 0.000 description 5
- 230000003111 delayed effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
- H03M1/0617—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence
- H03M1/0634—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence by averaging out the errors, e.g. using sliding scale
- H03M1/0643—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence by averaging out the errors, e.g. using sliding scale in the spatial domain
- H03M1/0651—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence by averaging out the errors, e.g. using sliding scale in the spatial domain by selecting the quantisation value generators in a non-sequential order, e.g. symmetrical
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/1205—Multiplexed conversion systems
- H03M1/121—Interleaved, i.e. using multiple converters or converter parts for one channel
- H03M1/1215—Interleaved, i.e. using multiple converters or converter parts for one channel using time-division multiplexing
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野］
この発明は、アナログ−デジタル（以下Ａ／Ｄと略す）
変換器の高速化アーキテクチャにおいて、変換の高精度
化に関するものである。
変換器の高速化アーキテクチャにおいて、変換の高精度
化に関するものである。
第６図に従来のＡ／Ｄ変換器を示す。このアーキテクチ
ャはＡ／Ｄ変換回路をｍ個用い、ｍ倍の変換速度を得よ
うとするものである６図において（１０１） 〜（１０
６）はｍ個のＮビットＡ／Ｄ変換回路であり、１次元状
に配列されている。（これらは以下、Ａ／Ｄ変換器全体
との混合を避けるためＡ／Ｄ変換副回路と呼ぶことにす
る。 ） （２０２） はアナログ入力端子であり、Ａ
／Ｄ変換副回路（１０１）〜（１０６）に共通に結ばれ
ている。 （４０１） はタイミング制御回路であり
、タイミング制御回路本体（２０１） と配線より成
る。タイミング制御回路本体（２０１）のｍ本の■力（
１１〜＋ｍｌはＡ／Ｄ変換副回路（１０１）〜（１０６
）各々に信号を送るよう配線されている。 （２０４）
は時間多重化回路であり、ｍ１ｌｌのＡ／Ｄ変換副
回路出力（５０１）〜（５０６）を出力完了順に出力端
子（２０３）に順次接続する。なお、本来、Ａ／Ｄ変換
副回路出力及び出力端子（２０３）はＮ個あるが、図が
煩雑になるのを防ぐため１個で表した。
ャはＡ／Ｄ変換回路をｍ個用い、ｍ倍の変換速度を得よ
うとするものである６図において（１０１） 〜（１０
６）はｍ個のＮビットＡ／Ｄ変換回路であり、１次元状
に配列されている。（これらは以下、Ａ／Ｄ変換器全体
との混合を避けるためＡ／Ｄ変換副回路と呼ぶことにす
る。 ） （２０２） はアナログ入力端子であり、Ａ
／Ｄ変換副回路（１０１）〜（１０６）に共通に結ばれ
ている。 （４０１） はタイミング制御回路であり
、タイミング制御回路本体（２０１） と配線より成
る。タイミング制御回路本体（２０１）のｍ本の■力（
１１〜＋ｍｌはＡ／Ｄ変換副回路（１０１）〜（１０６
）各々に信号を送るよう配線されている。 （２０４）
は時間多重化回路であり、ｍ１ｌｌのＡ／Ｄ変換副
回路出力（５０１）〜（５０６）を出力完了順に出力端
子（２０３）に順次接続する。なお、本来、Ａ／Ｄ変換
副回路出力及び出力端子（２０３）はＮ個あるが、図が
煩雑になるのを防ぐため１個で表した。
次いで動作について第７図により説明する。（Ａ）はＡ
／Ｄ変換副回路（１０１）〜（１０６）各々の動作のタ
イミングチャート（Ｂ） は出力ストリームのタイミ
ングチャートである。Ａ／Ｄ変換副回路（１０１）〜（
１０６）各々のアナログ入力をサンプルするタイミング
はタイミング制御回路（４０１） によって指定される
。この時のアナログ入力レベルは、所定の時間遅延（Ｔ
ｄ）があった後、デジタル値として出力される。以下、
Ａ／Ｄ変換副回路単独のサンプリング周期をＴｓとする
。
／Ｄ変換副回路（１０１）〜（１０６）各々の動作のタ
イミングチャート（Ｂ） は出力ストリームのタイミ
ングチャートである。Ａ／Ｄ変換副回路（１０１）〜（
１０６）各々のアナログ入力をサンプルするタイミング
はタイミング制御回路（４０１） によって指定される
。この時のアナログ入力レベルは、所定の時間遅延（Ｔ
ｄ）があった後、デジタル値として出力される。以下、
Ａ／Ｄ変換副回路単独のサンプリング周期をＴｓとする
。
まず、タイミング制御回路本体の出力（１１からのサン
プル信号によって、Ａ／Ｄ変換副回路（１０１）はこの
瞬間のアナログ値をサンプルする０次に、このサンプル
時刻Ｓ、から時間Ｔｓ／ｍだけ経過した時点Ｓｔで、タ
イミング制御回路本体の出力（２）からサンプル信号が
送られ、今度はＡ／Ｄ変換副回路（１０２）がこの瞬間
のアナログ値をサンプルする。
プル信号によって、Ａ／Ｄ変換副回路（１０１）はこの
瞬間のアナログ値をサンプルする０次に、このサンプル
時刻Ｓ、から時間Ｔｓ／ｍだけ経過した時点Ｓｔで、タ
イミング制御回路本体の出力（２）からサンプル信号が
送られ、今度はＡ／Ｄ変換副回路（１０２）がこの瞬間
のアナログ値をサンプルする。
以下同様に、Ｔｓ／ｍ毎に順次Ａ／Ｄ変換副回路（１０
３）〜（１０６） はアナログ値をサンプルする。そ
して、Ａ／Ｄ変換副回路（１０６）のサンプルが終ると
、次に元にもどってＡ／Ｄ変換回路（１０１）がサンプ
ルを行う。一方、Ａ／Ｄ変換副回路の出力（５０１）な
いしく５０６）においては、各々のＡ／Ｄ変換副回路の
サンプル時刻Ｓ１より時間Ｔｄだけ遅延して、そのサン
プルされたアナログ値に対応したデジタル出力Ｄｉが得
られる。すなわち、Ｔｓ／ｍ毎にサンプリングされたア
ナログ値に対応したデジタル値が、時間Ｔｄだけ遅延し
た後、ＴＳ／１１毎に順次Ａ／Ｄ変換副回路の出力に現
れる。この各々の出力は時刻旧で時間多重化回路（２０
４）によって時間多重され、最終的にＴ ／ ｍ倍に変
化する出力ストリームとして第７図（Ｂ）に示すごとく
出力端子（２０３）に出力される。すなわち、個々のＡ
／Ｄ変換副回路ではＴｓのサンプリング周期しかなくと
も、ｍ個のＡ／Ｄ変換副回路を用いることによって、サ
ンプリング周期が１／ｍに短縮される。
３）〜（１０６） はアナログ値をサンプルする。そ
して、Ａ／Ｄ変換副回路（１０６）のサンプルが終ると
、次に元にもどってＡ／Ｄ変換回路（１０１）がサンプ
ルを行う。一方、Ａ／Ｄ変換副回路の出力（５０１）な
いしく５０６）においては、各々のＡ／Ｄ変換副回路の
サンプル時刻Ｓ１より時間Ｔｄだけ遅延して、そのサン
プルされたアナログ値に対応したデジタル出力Ｄｉが得
られる。すなわち、Ｔｓ／ｍ毎にサンプリングされたア
ナログ値に対応したデジタル値が、時間Ｔｄだけ遅延し
た後、ＴＳ／１１毎に順次Ａ／Ｄ変換副回路の出力に現
れる。この各々の出力は時刻旧で時間多重化回路（２０
４）によって時間多重され、最終的にＴ ／ ｍ倍に変
化する出力ストリームとして第７図（Ｂ）に示すごとく
出力端子（２０３）に出力される。すなわち、個々のＡ
／Ｄ変換副回路ではＴｓのサンプリング周期しかなくと
も、ｍ個のＡ／Ｄ変換副回路を用いることによって、サ
ンプリング周期が１／ｍに短縮される。
（１）従来技術の問題点従来のＡ／Ｄ変換器は以上の様
に構成されていたが、以下のような問題点があった。第
８図はＡ／Ｄ変換副回路（１０１）〜（１０６）各々の
変換特性曲線（３０１）〜（３０６）と全体の動作とし
て出力端子（２０３）に現れる総合変換特性曲線（３０
７）の関係を示したもので、アナログ入力としては直線
的に増加するランプ波を仮定している。
に構成されていたが、以下のような問題点があった。第
８図はＡ／Ｄ変換副回路（１０１）〜（１０６）各々の
変換特性曲線（３０１）〜（３０６）と全体の動作とし
て出力端子（２０３）に現れる総合変換特性曲線（３０
７）の関係を示したもので、アナログ入力としては直線
的に増加するランプ波を仮定している。
Ａ／Ｄ変換副回路（１０１）〜（１０６）各々の変換特
性は理想的には一致していなければならないが、例えば
半導体基板上に作成された場合、トランジスタ等デバイ
スの特性のばらつきや熱勾配によって、実際には一致し
ない。すなわち、互いに遠い距離にあるＡ／Ｄ変換副回
路はど、より異った変換特性を示す、ここでは曲線（３
０１）がＡ／Ｄ変換副回路（１０，１）の変換特性曲線
を、同様に（３０２，）は（１０２） 。
性は理想的には一致していなければならないが、例えば
半導体基板上に作成された場合、トランジスタ等デバイ
スの特性のばらつきや熱勾配によって、実際には一致し
ない。すなわち、互いに遠い距離にあるＡ／Ｄ変換副回
路はど、より異った変換特性を示す、ここでは曲線（３
０１）がＡ／Ｄ変換副回路（１０，１）の変換特性曲線
を、同様に（３０２，）は（１０２） 。
（３０３） は（１０３） 、 （３０４） は（
１０４） 、 （３０５） は（１０５） 。
１０４） 、 （３０５） は（１０５） 。
（３０６） は（１０６）の変換変換特性曲線である
とする。
とする。
上述した順序によってＡ／Ｄ変換副回路がアナログ値を
サンプルしていった場合出力端子（２０３）より得られ
るＡ’／Ｄ変換結果は変換特性曲線（３０１）。
サンプルしていった場合出力端子（２０３）より得られ
るＡ’／Ｄ変換結果は変換特性曲線（３０１）。
（３０２）の順で各Ａ／Ｄ変換副回路の変換曲線上を総
合変換特性曲線（３０７）のごとく推移する。しかしこ
こで、Ａ／Ｄ変換副回路（１０６）がサンプルを経った
後はＡ／Ｄ変換副回路（１０１）がサンプルするので、
特性変化の大きい部分（３０８）のごとく最終的な出力
結果はサンプル時刻５ＩＩｌとＳｓ−、の間で大きく飛
ぶ。すなわち、Ａ／Ｄ変換特性上、重要な特性の１つで
ある微分直線性を劣化させる。
合変換特性曲線（３０７）のごとく推移する。しかしこ
こで、Ａ／Ｄ変換副回路（１０６）がサンプルを経った
後はＡ／Ｄ変換副回路（１０１）がサンプルするので、
特性変化の大きい部分（３０８）のごとく最終的な出力
結果はサンプル時刻５ＩＩｌとＳｓ−、の間で大きく飛
ぶ。すなわち、Ａ／Ｄ変換特性上、重要な特性の１つで
ある微分直線性を劣化させる。
以上述べたように、従来のＡ／Ｄ変換器では、Ａ／Ｄ変
換副回路のサンプリング順序において、あるサンプリン
グ時刻で使用されるＡ／Ｄ変換副回路と次のサンプリン
グ時刻で使用されるＡ／Ｄ変換副回路が物理的に大きく
離れた位置にあるので、微分直線性を劣化させる問題が
あった。
換副回路のサンプリング順序において、あるサンプリン
グ時刻で使用されるＡ／Ｄ変換副回路と次のサンプリン
グ時刻で使用されるＡ／Ｄ変換副回路が物理的に大きく
離れた位置にあるので、微分直線性を劣化させる問題が
あった。
この発明においては上記の様な問題点を解決するために
成されたもので、ｍ個のＡ／Ｄ変換副回路を用いてｍ倍
に高速化するアーキテクチャにおいて、微分直線性を損
わずにＡ／Ｄ変換を実現しようとするものである。
成されたもので、ｍ個のＡ／Ｄ変換副回路を用いてｍ倍
に高速化するアーキテクチャにおいて、微分直線性を損
わずにＡ／Ｄ変換を実現しようとするものである。
この発明におけるＡ／Ｄ変換器は、タイミング制御回路
本体とＡ／Ｄ変換副回路の接続を従来技術に対し変えた
ものである。
本体とＡ／Ｄ変換副回路の接続を従来技術に対し変えた
ものである。
この発明のＡ／Ｄ変換器では、あるサンプル時刻と次の
サンプル時刻の間で、物理的距離が小さなＡ／Ｄ変換副
回路を使用する。
サンプル時刻の間で、物理的距離が小さなＡ／Ｄ変換副
回路を使用する。
第１図に本発明の一実施例を示す０図において１．２・
・ｍはタイミング制御回路本体の出力、（１０１） 〜
（１０６）はｍ個のＮビットＡ／Ｄ変換副回路であり１
次元状に配列されている。尚ここでは以後の説明のため
ｍを偶数と仮定している。 （２０１）はタイミング制
御回路本体、（２０２） はアナログ入力端子、（２
０３）はデジタルの出力端子、（２０４） は時間多
重化回路、（４０１） はタイミング制御回路である
。タイミング制御回路本体（２０１） はＡ／Ｄ変換副
回路へ従来例と異った接続が行われ、タイミング制御回
路（４０１）が構成されている。すなわち、まずタイミ
ング制御回路本体の出力（１１はＡ／Ｄ変換副回路（１
０１） と、同出力（２）は同（１０３） と言う
様に、タイミング制御回路本体の出力の−までが１つお
きに上から下に順次接続される。次に折り返から＋ｍ）
が接続されている。
・ｍはタイミング制御回路本体の出力、（１０１） 〜
（１０６）はｍ個のＮビットＡ／Ｄ変換副回路であり１
次元状に配列されている。尚ここでは以後の説明のため
ｍを偶数と仮定している。 （２０１）はタイミング制
御回路本体、（２０２） はアナログ入力端子、（２
０３）はデジタルの出力端子、（２０４） は時間多
重化回路、（４０１） はタイミング制御回路である
。タイミング制御回路本体（２０１） はＡ／Ｄ変換副
回路へ従来例と異った接続が行われ、タイミング制御回
路（４０１）が構成されている。すなわち、まずタイミ
ング制御回路本体の出力（１１はＡ／Ｄ変換副回路（１
０１） と、同出力（２）は同（１０３） と言う
様に、タイミング制御回路本体の出力の−までが１つお
きに上から下に順次接続される。次に折り返から＋ｍ）
が接続されている。
次いで動作について説明する。タイミング制御回路本体
の出力＋１１．＋２１．・・・（（社）は従来例と同じ
ように上記の順にサンプル信号を出力する。これらサン
プル信号出力が上記の様に接続されているのでまず、Ａ
／Ｄ変換副回路の上から数えて奇数番目に上から下の順
に、次にＡ／Ｄ変換副回路の上から数えて偶数番目に下
から上の順でアナログ値をサンプルし、同じ順でデジタ
ル値が各Ａ／Ｄ変換副回路の出力（５０１）〜（５０６
） に得られる。この結果を時間多重化回路（２０４）
が出力順に出力端子（２０３）に出力する。
の出力＋１１．＋２１．・・・（（社）は従来例と同じ
ように上記の順にサンプル信号を出力する。これらサン
プル信号出力が上記の様に接続されているのでまず、Ａ
／Ｄ変換副回路の上から数えて奇数番目に上から下の順
に、次にＡ／Ｄ変換副回路の上から数えて偶数番目に下
から上の順でアナログ値をサンプルし、同じ順でデジタ
ル値が各Ａ／Ｄ変換副回路の出力（５０１）〜（５０６
） に得られる。この結果を時間多重化回路（２０４）
が出力順に出力端子（２０３）に出力する。
これらの動作で出力端子（２０３）から得られる変換特
性を第２図に示す。上に述べた順序でサンプルすると、
変換結果はまずＡ／Ｄ変換回路（１０１）の変換特性曲
線（３０１）から１つおきに准移し、次に同様に（３０
６）から１つおきに総合変換時線曲線（３０７） のご
とく推移する。
性を第２図に示す。上に述べた順序でサンプルすると、
変換結果はまずＡ／Ｄ変換回路（１０１）の変換特性曲
線（３０１）から１つおきに准移し、次に同様に（３０
６）から１つおきに総合変換時線曲線（３０７） のご
とく推移する。
本発明では互いの物理的距離の小さなＡ／Ｄ変換副回路
を次々と選択してゆくので従来の動作例である第８図の
特性変化の大きい部分（３０８）に見られたような大き
な微分直線性誤差はない。
を次々と選択してゆくので従来の動作例である第８図の
特性変化の大きい部分（３０８）に見られたような大き
な微分直線性誤差はない。
なお、この実施例ではＡ／Ｄ変換副回路の数を偶数とし
たが奇数の場合でも第３図に示すようなサンプリング順
序を取れば良い。また、Ａ／Ｄ変換副回路が２次元配列
である場合の例を第４図。
たが奇数の場合でも第３図に示すようなサンプリング順
序を取れば良い。また、Ａ／Ｄ変換副回路が２次元配列
である場合の例を第４図。
第５図に示す。
以上のようにこの発明によれば、どのサンプリング時刻
においても、１つ前のサンプリングを行っなったＡ／Ｄ
変換回路と近い距離に存在するＡ／Ｄ変換副回路を用い
てサンプリングするので、微分直線性誤差の少いＡ／Ｄ
変換器が得られる。
においても、１つ前のサンプリングを行っなったＡ／Ｄ
変換回路と近い距離に存在するＡ／Ｄ変換副回路を用い
てサンプリングするので、微分直線性誤差の少いＡ／Ｄ
変換器が得られる。
第１図はこの発明の一実施例のＡ／Ｄ変換器を示す回路
図、第２図はこの発明の実施によって得られる変換特性
図、第３図ないし第５０は本発明の他の実施例によるサ
ンプリング順序を説明する図、第６図は従来のＡ／Ｄ変
換器を示す回路図、第７図は従来のＡ／Ｄ変換器の動作
を示すタイミングチャート、第８図は従来のＡ／Ｄ変換
器より得られる変換特性図を示す。 図において、ｆｌｌ、 （２１・・（ｍｌはタイミング
制御回路本体の出力、（１０１）〜（１０６）はＡ／Ｄ
変換副回路、（２０１） はタイミング制御回路本体
、（２０２） はアナログ入力端子、（２０３） は
出力端子、（４０１） はタイミング制御回路、（５０
１） ないしく５０６） はそれぞれＡ／Ｄ変換副回
路（１０１）ないしく１０６）の出力である。 尚、図中、同一番号は同−又は相当部分を示す。 代理人 大 岩 増 雄 第３図 ロコ 第４図 ３コ 第５図 四日口［且■コロ＝ｙココ 第６図 ｏｔ
図、第２図はこの発明の実施によって得られる変換特性
図、第３図ないし第５０は本発明の他の実施例によるサ
ンプリング順序を説明する図、第６図は従来のＡ／Ｄ変
換器を示す回路図、第７図は従来のＡ／Ｄ変換器の動作
を示すタイミングチャート、第８図は従来のＡ／Ｄ変換
器より得られる変換特性図を示す。 図において、ｆｌｌ、 （２１・・（ｍｌはタイミング
制御回路本体の出力、（１０１）〜（１０６）はＡ／Ｄ
変換副回路、（２０１） はタイミング制御回路本体
、（２０２） はアナログ入力端子、（２０３） は
出力端子、（４０１） はタイミング制御回路、（５０
１） ないしく５０６） はそれぞれＡ／Ｄ変換副回
路（１０１）ないしく１０６）の出力である。 尚、図中、同一番号は同−又は相当部分を示す。 代理人 大 岩 増 雄 第３図 ロコ 第４図 ３コ 第５図 四日口［且■コロ＝ｙココ 第６図 ｏｔ
Claims (1)
- 【特許請求の範囲】 １次元もしくは２次元アレー状に配列された複数のアナ
ログ−デジタル変換副回路；該アナログ−デジタル変換
副回路に共通にアナログ電圧を印加するアナログ入力端
子と該アナログデジタル変換副回路各々のサンプリング
のタイミングを制御するタイミング制御回路を具備した
アナログ−デジタル変換器において、 該タイミング制御回路は、Ａ／Ｄ変換器のあるサンプル
時刻でアナログ−デジタル変換副回路アレーのｉ行ｊ列
目を選択した場合、次のサンプル時刻では、ｉ≠ｋ、ｊ
≠ｌ ｉ−２≦ｋ≦ｉ＋２ｊ−２≦ｌ≦ｊ＋２を満たす
ｋ行ｌ列のアナログ−デジタル変換副回路を選択する回
路手段であることを特徴とするアナログ−デジタル変換
器。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62298124A JPH01137831A (ja) | 1987-11-25 | 1987-11-25 | アナログーデジタル変換器 |
| US07/274,437 US4968988A (en) | 1987-11-25 | 1988-11-22 | Time interleaved analog-digital converter and a method for driving the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62298124A JPH01137831A (ja) | 1987-11-25 | 1987-11-25 | アナログーデジタル変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01137831A true JPH01137831A (ja) | 1989-05-30 |
Family
ID=17855484
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62298124A Pending JPH01137831A (ja) | 1987-11-25 | 1987-11-25 | アナログーデジタル変換器 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4968988A (ja) |
| JP (1) | JPH01137831A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008148026A (ja) * | 2006-12-11 | 2008-06-26 | Anritsu Corp | Ａ／ｄ変換装置 |
| JP2008296937A (ja) * | 2007-05-30 | 2008-12-11 | Yoshino Kogyosho Co Ltd | 把手付きボトル容器 |
Families Citing this family (42)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5187481A (en) * | 1990-10-05 | 1993-02-16 | Hewlett-Packard Company | Combined and simplified multiplexing and dithered analog to digital converter |
| JPH0529938A (ja) * | 1991-07-18 | 1993-02-05 | Sony Corp | 制御装置 |
| US5239299A (en) * | 1991-08-06 | 1993-08-24 | Trw Inc. | Digital equalization of time interleaved analog to digital converters |
| DE69326528T2 (de) * | 1992-06-17 | 2000-03-09 | Advantest Corp | Wellenform-a/d-wandler und d/a-wandler |
| US5294926A (en) * | 1992-10-09 | 1994-03-15 | Hewlett-Packard Company | Timing and amplitude error estimation for time-interleaved analog-to-digital converters |
| US5493298A (en) * | 1993-03-01 | 1996-02-20 | Hewlett-Packard Company | Dithered analog-to-digital converter |
| US5450085A (en) * | 1993-08-31 | 1995-09-12 | Advanced Micro Devices, Inc. | Method and apparatus for high speed analog to digital conversion using multiplexed flash sections |
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