JPH01134545A - ブロックデータ転送高速化回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、主記憶装置へのアクセスの高速化に適したブ
ロン・クデータ転送高速化回路に関する。

〔従来の技術〕

第４図はこの種の従来の高速化回路のブロック図である
。　　□ 図示のように、゛従来の高速化回路では、主記憶装置か
ら読み出したデータを格納するデータバッファにメモリ
を使用している。

図において、メモリ１１は、図示しないプロセッサから
の信号線１２を介したアクセスにより同じく図示しない
主記憶装置に格納されたデータを信号線１３を介して格
納する。このメモ’Ｊｌｌに格納されたデータは信号線
１４を介して図示しないプロセッサに転送され、処理さ
れる。このメモリ１１に格納されたデータのアドレスは
アドレスラッチ１６に保持される。

更に、このアドレスラッチ１６に保持された主記憶装置
のデータと上記メモリ１１に格納されたデータが一致し
、従って上記メモリ１１が有効であることを示す有効ビ
ットが有効ビットレジスタ１８に保持される。上記アド
レスラッチ１６の内容２０は図示しないプロセッサから
の要求２２に応じて比較回路２１に送られ、また、この
比較回路２１は図示しないプロセッサから図示しない主
記憶装置にアクセスしたアドレスの内容２３を人力し、
両信号を比較する。そして、アクセス制御回路２５は、
図示しないプロセッサからの図示しない主記憶装置に対
するアクセス要求２７を入力し、更に、有効ビットレジ
スタ１８の内容２９と比較回路２１の比較結果３０とを
人力する。そして、これらを基に図示しない主記憶装置
にアクセス要求３２を出力し、更にセレクタ３３にメモ
リ１１へのアクセス要求３５を出力する。

また、このアクセス制御回路２５は図示しないプロセッ
サからの主記憶装置アクセスアドレスの下位２ビツト３
７を入力し、メモリ１１中の目的ワードの選択に用いる
。ここでセレクタ３３はアドレスカウンタ３９からの制
御信号４０に基づいてメモリ１１に格納するアドレスを
１ワードごとに選択し、アクセス要求４１をメモリ１１
に出力する。

〔発明が解決しようとする問題点３ 以上説明した従来の高速化回路はデータバッファにメモ
リを使用しているが、次のような欠点がある。すなわち
、主記憶装置から読み出した複数ワードをメモリに格納
するとき、アドレスカウンタとセレクタを用いてアドレ
スを１ワードごとに与えている。従って、回路が複雑に
なり、部品点数が増えるという問題があった。

そこで本発明の目的は、主記憶装置に対するアクセスを
十分速くでき、しかも簡単な回路構成で、部品点数を減
らすことができるブロックデータ転送高速化回路を提供
することにある。

〔問題点を解決するための手段〕

本発明のブロックデータ転送高速回路は、−度のアクセ
スにより複数ワードのデータを転送できる主記憶装置と
、この主記憶装置に接続され、この主記憶装置からブロ
ックデータを読み出して処理することを主要な目的とす
るプロセッサを有する情報処理装置において、縦属接続
したレジスタからなり、各レジスタごとに上記プロセッ
サから読み出し可能にされたパイプラインレジスタで構
成され、上記主記憶装置から読み出されたデータを格納
するデータバッファと、このデータバッファに格納され
たデータの上記主記憶装置でのアドレスを保持するアド
レスラッチと、このアドレスラッチに保持された主記憶
装置のデータと上記データバッファに格納されたデータ
が一致し、従って上記データバッファが有効であること
を示す有効ビットを保持する有効ビットレジスタと、上
記アドレスラッチの保持内容とプロセッサからの主記憶
装置にアクセスしたアドレスの内容が一致したか否かを
判断する比較回路と、プロセッサから主記憶装置へのア
クセス要求と、上記有効ビットレジスタの有効ビットの
内容および上記比較回路の比較結果を基に、主記憶装置
に対するアクセス要求、またはデータバッファに対する
アクセス要求を出力するアクセス制御回路とを具備して
いる。

従って、本発明によるブロックデータ転送高速化回路を
用いると、データバッファとして、主記憶に対するアク
′セスに比しアクセス時間が十分短く、また主記憶装置
からの複数ワードの読み出し、転送に対して各々のアド
レスを与える必要のないパイプラインレジスタを用いた
ので、データバッファを簡単にすることができると共に
データ転送を高速化することができる。

〔実施例〕

以下、実施例につき本発明の詳細な説明する。

第１図は本発明によるブロックデータ転送高速化回路の
一実施例を示すブロック図である。従来の場合と異なり
、本実施例ではデータバッファにパイプラインレジスタ
を用いている。

図において、パイプラインレジスタ４３は図示しないプ
ロセッサからの信号線４４を介したアクセスにより図示
しない主記憶装置に格納されたデータを信号線４５を介
して格納する。ここで、上記主記憶装置は一度のアクセ
スで４ワードの転送ができるものとする。このパイプラ
インレジスタ４３に格納されたデータは信号線４６を介
して図示しないプロセッサに転送され、処理される。

このパイプラインレジスタ４３に格納されたデータのア
ドレスはアドレスラッチ４８に保持される。

更に、このアドレスラッチ４８に保持された図示しない
主記憶装置のデータと上記パイプラインレジスタ４３に
格納されたデータが一致し、従って上記パイプラインレ
ジスタ４３が有効であることを示す有効ビットが有効ビ
ットレジスタ５０に保持される。上記アドレスラッチ４
８の内容５２は、図示しないプロセッサからの要求５１
に応じて、比較回路５３に送られ、またこの比較回路５
３は上記プロセッサから上記主記憶装置にアクセスした
アドレスの内容５４を入力し、両信号５２と５３を比較
する。そして、アクセス制御回路５６は、プロセッサか
らの主記憶装置に対するアクセス要求５７を入力し、更
に、有効ビットレジスタ５０の内容５８と比較回路５３
の比較結果６０とを人力する。そして、これらを基に主
記憶装置にアクセス要求６１を出力し、更に、パイプラ
インレジスタ４３にアクセス要求６２を出力する。

また、このアクセス制御回路５６は図示しないプロセッ
サからの主記憶装置アクセスアドレスの下位２ビツト６
３を入力し、パイプラインレジスタ４３中の目的ワード
の選択に用いる。

次に、パイプラインレジスタ４３の詳細について説明す
る。

第２図は第１図のパイプラインレジスタ４３の詳細を示
すブロック図である。

図示しない主記憶装置を一度アクセスすることにより転
送されて来た４ワードデータはレジスタ６５．６６．６
７．６．８にそれぞれ１ワードずつ格納される。データ
セレクタ７０は、信号線６２を経由してアクセス制御回
路５６から送出された選択信号により、４つのレジスタ
６５．６６．６７．６８の中から１つのレジスタを選択
し、その内容を信号線４６に出力する。

第３図は、これ等のレジスタ６５．６６．６７．６８に
図示しない主記憶装置をアクセスしたとき送られて来た
データを格納する情況を示した図である。

すなわち、図示しない主記憶装置をアクセスすると、信
号線４５を介して連続４ワードデータ７１．７２．７３
．７４、がレジスタ６５．６６．６７．７８に送られて
来る。

先頭のデータ７１はレジスタ６８．６７．６６を経由し
てレジスタ６５に格納される。２番目のデータ７２はレ
ジスタ６８．６７を経由してレジスタ６６に、３番目の
データ７３はレジスタ６８を経由してレジスタ６７に、
最後のデータ７４はレジスタ６８に格納される。

次に動作について説明する。

プロセッサから主記憶装置を読み出す本実施例の動作に
は２通りある。

第１は、プロセッサからの読み出し要求アドレスとアド
レスラッチ４８の内容が一致し、更に有効ビットレジス
タ５０がセットされている場合である。このときは、ア
クセス制御回路５６は信号線６３のアクセスアドレスの
下位２ビツトを用い、信号線６２を介してパイプライン
レジスタ４３中のレジスタ６５〜６８の１つを選択して
、図示しないプロセッサへのデータ転送を要求する。こ
れに応じて、パイプラインレジスタ４３は信号線４６を
介して図示しないプロセッサに目的のデータを転送する
。

第２は、プロセッサからのアクセス要求アドレスと、ア
ドレスラッチ４５の内容が不一致か、または有効ビット
レジスタ５０がリセットされている場合である。このと
きは、アクセス制御回路５６は信号線４５を介して図示
しない主記憶装置に４ワードデータの転送要求を出す。

このときの図示しない主記憶装置に対するアクセスアド
レスは信号線４４を介して与えられる。

図示しない主記憶装置からの読み出しデータは、第３図
に示したように、パイプラインレジスタ４３に格納され
る。このパイプラインレジスタ４３への格納と同時に、
図示しないプロセッサから要求のあった１ワードは信号
線４６を介してパイプラインレジスタ４３からプロセッ
サに渡される。

そして、アドレスラッチ４８は現在のアクセスアドレス
の下位２ビツトを除いた部分に更新され、有効ビットレ
ジスタ５０がセットされる。

〔発明の効果〕

以上説明したように本発明は、主記憶装置に比べてアク
セス時間が十分短くて済み、主記憶装置を読み出したと
きの複数ワードの連続する転送に際して各々のアドレス
を与える必要がないパイプラインレジスタを用いたデー
タバッファと、アドレスラッチ、比較回路、制御回路、
レジスタからなる簡単な回路を用いることにより、従来
のようにデータバッファにメモリを用いたものと比べて
、同一性能を維持しつつ部品点数を低減できる効果があ
る。

【図面の簡単な説明】

第１図は本発明によるブロックデータ転送高速化回路の
一実施例を示すブロック図、第２図は第１図でデータバ
ッファとして用いられるパイプラインレジスタの詳細を
示すブロック図、第３図は主記憶装置からパイプライン
レジスタに４ワードのデータがそれぞれの構成レジスタ
に格納されるときの状況を示す図、５第４図は従来のブ
ロックデータ転送高速化回路を示す図である。 ４３・・・・・・パイプラインレジスタ、４８・・・・
・・アドレスラッチ、 ５０・・・・・・有効ビットレジスタ、５３・・・・・
・比較回路、 ５６・・・・・・アクセス制御回路、 ６５〜６８・・・・・・レジスタ、 ７０・・・・・・データセレクタ。 出　　願　　人 日本電気株式会社 代　　理　　人

Claims (1)

1. 【特許請求の範囲】 一度のアクセスにより複数ワードのデータを転送できる
   主記憶装置と、この主記憶装置に接続され、この主記憶
   装置からブロックデータを読み出して処理するプロセッ
   サとを有する情報処理装置において、 縦属接続したレジスタからなり、各レジスタごとに前記
   プロセッサから読み出し可能にされたパイプラインレジ
   スタで構成され、前記主記憶装置から読み出されたデー
   タを格納するデータバッファと、 このデータバッファに格納されたデータの前記主記憶装
   置でのアドレスを保持するアドレスラッチと、このアド
   レスラッチに保持された主記憶装置のデータと、 前記データバッファに格納されたデータが一致したとき
   前記データバッファが有効であることを示す有効ビット
   を保持する有効ビットレジスタと、前記アドレスラッチ
   の保持内容とプロセッサから主記憶装置にアクセスした
   アドレスの内容が一致したか否かを判断する比較回路と
   、 プロセッサから主記憶装置へのアクセス要求と、前記有
   効ビットレジスタの有効ビットの内容および前記比較回
   路の比較結果とを基に、主記憶装置あるいはデータバッ
   ファに対するアクセス要求を出力するアクセス制御回路
   とを具備することを特徴とするブロックデータ転送高速
   化回路。