JPH01133293A

JPH01133293A - 不揮発性半導体メモリ装置

Info

Publication number: JPH01133293A
Application number: JP62290854A
Authority: JP
Inventors: Yasuo Ito; 寧夫伊藤; Masaki Momotomi; 正樹百冨; Yoshihisa Iwata; 佳久岩田; Fujio Masuoka; 富士雄舛岡; Masahiko Chiba; 昌彦千葉
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1987-11-18
Filing date: 1987-11-18
Publication date: 1989-05-25
Anticipated expiration: 2012-07-30
Also published as: JP2635631B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の目的コ（産業上の利用分野）本発明は、浮遊ゲートと制御ゲートを有する書替え可能
なメモリセルを用いた不揮発性半導体メモリ装置に関す
る。

（従来の技術）ＥＰＲＯＭの分野で、浮遊ゲートをもつＭ　ＯＳ　Ｆ　
Ｅ　Ｔ　ｔＭ造のメモリセルを用いた紫外線消去型不揮
発性メモリ装置が広く知られている。ＥＦＲＯＭのなか
で、電気的消去および書込みを可能としてものはＥ２　
ＦＲＯＭとして知られる。この種のＥＦＲＯＭのメモリ
アレイは、互いに交差する行線と列線の各交点にメモリ
セルを配置して構成される。実際のパターン上では、二
つのメモリセルのドレインを共通にして、ここに列線が
コンタクトするようにしてセル占有面積をできるだけ小
さくしている。しかしこれでも、二つのメモリセルの共
通ドレイン毎に列線とのコンタクト部を必要とし、この
コンタクト部がセル占有面積の大きい部分を占めている
。

これに対して最近、メモリセルを直列接続してＮＡＮＤ
セルを構成し、コンタクト部を大幅に減らすことを可能
としたＥＰＲＯＭが提案されている。しかしこの新方式
のＮＡＮＤセルを用いたＥＰＲＯＭでは、これを制御す
る周辺回路までは検討がなされていない。

（発明が解決しようとする問題点）以上のように最近提案されたＮＡＮＤセルを用いたＥＦ
ＲＯＭでは、未だこれを制御する周辺回路の検討がなさ
れいなかった。

本発明は、ＮＡＮＤセルを用いた場合のこれを制御する
最適周辺回路を実現した不揮発性半導体メモリ装置を提
供することを目的とする。

［発明の構成］（問題点を解決するための手段）。

本発明にがかるＥＰＲＯＭでは、浮遊ゲートと制御ゲー
トを宜するメモリセルが複数個直列接続されてＮＡＮＤ
セルを構成して、これがマトリクス配列されてメモリア
レイを構成する。メモリセルは、浮遊ゲートと基板との
間で電子のトンネリングにより書込みおよび消去を行う
もとものとする。このメモリアレイに対して周辺には、
センスアンプ、行および列デコーダ、人出力データを一
時記憶するラッチ回路等を配置すると同時に、本発明で
はラッチ回路とは別にこれより容量が整数倍大きいバッ
ファメモリを備えたことを特徴とする。

（作用）本発明では、膜質の優れた酸化膜が得られる７デ遊ゲー
トと基板間のトンネリングにより、書込みおよび消去が
行われる。従ってＥＰＲＯＭの信頼性が高いものとなる
。

本発明におけるＮＡＮＤセルでの消去動作は、ＮＡＮＤ
セルを構成する全てのメモリセルの制御ゲートに“Ｈ″
レベル電位与え、チャネルを“Ｌ″レベル電位して、全
てのメモリセルでチャネル領域からの電子を浮遊ゲート
にトンネリングにより注入する。これにより、全てのメ
モリセルでしきい値が正方向に移動した“０″状態とな
る。書込み動作は、ＮＡＮＤセルを構成するメモリセル
のうち選択されたものの制御ゲートに“Ｌ″レベル電位
選択されたメモリセルのドレイン側の全てのメモリセル
はその制御ゲートに＃Ｈ”レベル電位を与えてオン状態
として、ビット線にデータ″１”、”０’に応じて“Ｈ
”レベルまたは“Ｌ”レベル電位を与える。このときＮ
ＡＮＤセルを（＆成する複数のメモリセル内では、ビッ
ト線より遠い方から順に書込みを行うことが必要である
。何故なら、書込みのために選択されたメモリセルより
ビット線側にあるメモリセルは、制御ゲートに“Ｈ“レ
ベルが印加されるために、書込み順序が逆になると消去
モードになることがあるためである。

そして本発明では、この様な動作原理のＥＦＲＯＭにお
いて例えばページモードの動作を行う場合に、データの
ラッチ回路とは別に、これより容量の大きいバッファメ
モリを周辺に備えることによって、書込みに要する時間
を大幅に短縮することが可能になる。

（実施例）以下、本発明の実施例を図面を参照して説明する。

第５図は一実施例のＥ２　ＰＲＯＭにおける一つのＮＡ
ＮＤセルを示す平面図であり、第６図（ａ）（ｂ）はそ
のＡ−Ａ’、Ｂ−Ｂ’断面図である。また第７図はその
ＮＡＮＤセルの等価回路である。シリコン基板１の素子
分離絶縁膜２で囲まれた一つの領域に、この実施例では
４個のメモリセルが形成されている。各メモリセルは、
基板１」−に熱酸化膜からなる第１ゲート絶縁膜３を介
して第１層多結晶シリコン膜により浮遊ゲート４が形成
され、この上に熱酸化膜からなる第２ゲート絶縁膜５を
介して第２層多結晶シリコン膜からなる制御ゲート６が
形成されている。各メモリセルの制御ゲート６はそれぞ
れワード線ＷＬにつながる。各メモリセルのソース、ド
レインとなるｎ十型層９は隣接するもの同士で共用する
形で、４個のメモリセルが直列接続されている。メモリ
セルの一端のドレインはビット線８に接続されている。

この様な構成において、各メモリセルでの浮遊ゲート４
と基板１間の結合容量Ｃ１は、浮遊ゲート４と制御ゲー
ト６間の結合容量Ｃ２に比べて小さく設定されている。

これを具体的なセル・パラメータを挙げて説明すれば、
パターン寸法は第５図に示したように１μｍルールに従
って浮遊ゲート４および制御ゲート６共に幅１μｍ１チ
ヤネル幅１μｍであり、浮遊ゲート４はフィールド領域
上に両側１μｍずつ延在させている。第１ゲート絶縁膜
は例えば２００人の熱酸化膜、第２ゲート絶縁膜５は３
５０人の熱酸化膜である。熱酸化膜の誘電率をεとする
と、ＣＩ−ε１０．０２であり、Ｃ２−３ε１０．０３５である。即ち、ｃｌ＜Ｃ２となっている。

第８図は、この実施例のＮＡＮＤセルでの書込みおよび
消去の動作を説明するための波形図である。まず、ＮＡ
ＮＤセルを構成するメモリセルＭ１〜Ｍ４を一括して消
去する。そのためには、ビット線ＢＬを“Ｌ”レベル（
例えばＯｖ）、選択トランジスタのゲートＳＧを“Ｈ”
レベル（例えば昇圧電位Ｖｐｐ−２０Ｖ）、制御ゲート
ＣＧ１〜ＣＧ　、、を全で“Ｈ″レベル例えば２０Ｖ）
とする。この場合、メモリセルＭ１〜Ｍ４の制御ゲート
と基板間に電界がかかり、トンネル効果によって基板か
ら電子が浮遊ゲートに注入される。メモリセルＭ１〜Ｍ
　、１のしきい値はこれにより正方向に移動し、例えば
しきい値２Ｖの消去状態となる。

次にＮＡＮＤセルへのデータ書込みを行う。この場合書
込みは、ビット線ＢＬから遠い方のメモリセルＭ４から
順に行う。次の説明から明らかなように、書込み動作時
に選択メモリセルよりビット線ＢＬ側のメモリセルは消
去モードになるためである。まず、メモリセルＭ４への
書込みは、第８図に示すように、選択トランジスタのゲ
ートＳＧおよび制御ゲートＣＧ１〜ＣＧ３に、昇圧電位
Ｖｐｐ＋Ｖｔｈ（メモリセルの消去状態のしきい値）以
上の“Ｈ°レベル（例えば２３ｖ）を印加する。

選択メモリセルＭ４の制御ゲートＣＧ４は“Ｌ２レベル
（例えばＯＶ）とする＝このとき、ビット線ＢＬに“Ｈ
”レベルを与えるとこれは選択トランジスタＱおよびメ
モリセルＭ１〜Ｍ３のチャネルを通ってメモリセルＭ４
のドレインまで伝達され、メモリセルＭ４では制御ゲー
トＣＧ４と基板間に高電界がかかる。この結果浮遊ゲー
トの電子はトンネル効果により基板に放出され、しきい
値が負方向に移動して、例えばしきい値−２Ｖの状態″
１′″になる。このときメモリセルＭ１〜Ｍ３では制御
ゲートと基板間に電界がかからず、消去状態を保つ。“
０゛書込みの場合は、ビット線ＢＬに“Ｌ“レベルを与
える。このとき選択メモリセルＭ４よりビット線ＢＬ側
にあるメモリセルＭ１〜Ｍ３では消去モードになるが、
これらは未だデータ書込みがなされていないので問題な
い。

次に第８図に示すように、メモリセルＭ３の書込みに移
る。即ち選択ゲートＳＧは“Ｈ″レベル保ったまま、制
御ゲートＣＧ５を“Ｌ″レベル落とす。このときビット
線ＢＬに“Ｈ”レベルが与えられると、メモリセルＭ３
で“１″書込みがなされる。以下同様に、メモリセルＭ
　２　、　Ｐｖｌ　１１：順次書込みを行う。

以」二において、実施例のＥ２　ＦＲＯＭを構成する基
本ＮＡＮＤセルの構成と動作を説明した。次にこの様な
ＮＡＮＤセルを用いたメモリアレイおよびその周辺回路
を含むＥＦＲＯＭ全ＲＯＭ成と動作を説明する。

第１図は、Ｅ２　ＦＲＯＭの全体構成を示すブロック図
である。１１は前述したようなＮＡＮＤセルをマトリク
ス配列したメモリアレイである。その具体的な構成は例
えば、第２図に示す通りである。ビット線ＢＬとワード
線ＷＬが交差して配列され、その各交差位装置にメモリ
セルＭ’１１．　Ｍ１２゜・・・が配置される。各−モ
リセルは前述のように４個ずつＮＡＮＤセルを構成して
、その一端のドレインが選択トランジスタを介してビッ
ト線ＢＬに接続される。メモリアレイ１１の周囲には、
その出力を検出するビット線センスアンプ１２、行デコ
ーダ１３、行アドレスバッファ１４、列デコーダ１５、
列アドレスバッファ１６が配置される。

ラッチ回路１７は入出力データを一時記憶するためのも
ので、この実施例ではビット線の本数（２５６個）の容
量をもつ。１８はＩ１０センスアンプ、１９はデータア
ウトバッファ、２１はデータインバッファである。この
実施例で更に、ラッチ回路１７とは別に、これより容量
の大きいバッファメモリとしてのスタティックＲＡＭ（
ＳＲＡＭ）２０が、ラッチ回路１７とデータインバッフ
ァ２１の間に設けられている。Ｓ　ＲＡＭ２０はこの実
施例では、ビット線の本数（２５６）ＸＮＡＮＤの段数
（４）の１にビットである。このＳＲＡＭの具体的メモ
リ構成を第４図に示す。

第３図は、このように構成されたＥ２　ＦＲＯＭでのペ
ージ−モードによる動作を説明するためのタイムチャー
トである。ＣＥはチップ・イネーブル信号で、これが“
Ｌ”レベルのときアクティブになる。ＯＥはアウトプッ
ト・イネーブル信号で、これが“Ｈ″レベルとき書込み
モードとなる。

ＷＥはライト・イネーブル信号であり、これが“Ｈ″レ
ベルら“Ｌ”レベルになる時にアドレスを取込み、“Ｌ
″レベルら“Ｈ″レベルなる時に人力データを取込む。

Ｒ／百は、Ｒｅａｄｙ／ｆ３　ｕｓｙ信号であり、書込
み中は“Ｌ″レベルなって外部に書込み中であることを
知らせる。

いま第１図で、ＳＲＡＭ２０がない場合を考え□　　　
　　゛る。ライト−イネーブル信号ＷＥの“Ｈ“→“Ｌ″−“
Ｈ”のサイクルを１ペ一ジ分（この実施例ではメモリア
レイのビット線数２５６と等しいとする）の回数繰返す
ことにより、高速にデータを取込むことができる。この
１ペ一ジ分のデータはビット線に１炎続されるラッチ回
路１７に記憶される。

ラッチされたデータは同時にビット線に転送され、アド
レスで指定されたメモリセルに同時に書き込まれる。以
上は良く知られたページ・モードである。例えば、ペー
ジ・モードを使わないで２５６ビツト分のデータを書込
む場合、消去時間と書込み時間がそれぞれ１０ｍ５ｅｃ
として、２５６×２０（ｍｓｅｃ）−５（ｓｅｅ　）か
かる。これに対し上述のページ・モードを用いると、外
部データを２５６個取込む時間（−１，ｃｚｓｅｃＸ２
５６）十消去時間（１０ｍｓｅｃ）ζ２０．　２（ｍｓ
ｅｃ　）となる。即ち、約２５０倍の高速化が図られる
。

この実施例では第１図に示したように、周辺回路にラッ
チ回路１７とは別にＳＲＡＭ２０を設けている。このＳ
ＲＡＭ２０は、１ペ一ジ分（２５６）ＸＮＡＮＤセルの
段数（４）の容量即ち、１にビットの容量をもつ。第４
図はそのＳＲＡＭ２０の内部構成を示す。行をＮＡＮＤ
セルの段数、列をページ長にとっである。このＳ　ＲＡ
Ｍ２０へはページ・モードにより任意のアドレスへラン
ダムにデータを書込むことが可能である。即ちページ・
モードにより、ライト・イネーブル信号ＷＥの“Ｈ“−
“Ｌ”−“Ｈ″を２５６Ｘ４回繰返して、１に分のデー
タをまずＳＲＡＭ２０に取込む。ＳＲＡＭ２０に取り込
まれたデータはまず、Ｍ４，１　、　Ｍ４，２　、・・
・、　Ｍ４，２５６の１ペ一ジ分がラッチ回路１７に転
送される。この転送された１ペ一ジ分のデータは既に説
明した動作原理で、第２図のワード線ＷＬ４に沿う２５
６個のメモリセルに一括して書き込まれる。次いで、Ｍ
３．１　。

Ｍ３，２．・・・、　Ｍ３，２５６の１ペ一ジ分のデー
タがＳＲＡＭ２０からラッチ回路１７に転送され、これ
か第２図のワード線ＷＬ３に沿う２５６個のメモリセル
に同時に書き込まれる。以下同様にして、ＳＲＡＭ２０
の１１ｃビツトのデータは連続的に順次書込みが行われ
る。

ＳＲＡＭ２０を搭載しない場合のページ・モードでは前
述のように、１ペ一ジ分の書込みに２０．２ｍ５ｅｃか
かり、１にビット書込むには、２０、２　（ｍｓｅｃ　
）　Ｘ４−８０．４　（ｍｓｅｃ　）の時間がかかる。

これに対して１にビットの容量のＳＲＡＭ２０を搭載し
たこの実施例では、ページ・モードによる１にビットの
書込み時間は、消去回数が１回で済むために、外部デー
タを２５６個取込む時間（１μ５ｅｃＸ２５６）十消去
時間（１０ｍｓｅｃ）十書込み時間（１０ｍｓｅｃＸ４
）＃５０．２ｍ５ｅｃとなる。即ち、ＳＲＡＭ２０の搭
載によって、約６２％の書込み時間の短縮が可能になる
。

以上述べたようにこの実施例によれば、基板と浮遊ゲー
ト間でのトンネル電流により書込みおよび消去を行うメ
モリセルをＮＡＮＤ構成として、信頼性の高いＥ２　Ｆ
ＲＯＭを得ることができる。

そしてメモリアレイの周辺にはラッチ回路と別に、１ペ
一ジ分以上の容量をもつバッファ用のＳＲＡＭを搭載す
ることによって、ページ・モードでのデータ書込みの高
速化を図ることができる。

本発明は上記実施例に限られない。例えば以上の実施例
では、４つのメモリセルが直列接続されてＮＡＮＤセル
を構成する場合を説明したが、ＮＡＮＤセルを構成する
メモリセル数は任意である。ＮＡＮＤセルの段数を多く
すれば、ページ・モードでの書込みの高速化はより促進
され、８段の場合で５６％の高速化が図られる。また出
力データ用のバッファメモリを設けることも有用である
。また実施例では電気的に書込み、消去を行うＥ２　Ｆ
ＲＯＭを説明したが、本発明は紫外線消去型のＥＦＲＯ
Ｍにも適用できる。

その池水発明は、その趣旨を逸脱しない範囲で種々変形
して実施することができる。

［発明の効果］以上述べたように本発明によれば、基板と浮遊ゲート間
でのトンネル電流のみを利用して書込みおよび消去を可
能としたＮＡＮＤセルを用いて、周辺回路にバッファ・
メモリを備えることによって高速書込みを可能としたＥ
ＦＲＯＭを得ることができる。

【図面の簡単な説明】

第１図は、本発明の一実施例のＥ２　ＦＲＯＭの全体構
成を示すブロック図、第２図はそのメモリアレイの構成
を示す図、第３図はこの実施例のＥ２　ＦＲＯＭの動作
を説明するためのタイミング図、第４図はそのＥ２　Ｆ
ＲＯＭに搭載したＳＲＡＭの内部構成を示す図、第５図
はこの実施例のＥ２　ＦＲＯＭを構成する一つのＮＡＮ
Ｄセルを示す平面図、第６図（ａ）（ｂ）は第５図のＡ
−Ａ’、Ｂ−Ｂ’断面図、第７図はそのＮＡＮＤセルの
等価回路図、第８図はそのＮＡＮＤセルの基本動作を説
明するための波形図である。１・・・シリコン基板、４・・・浮遊ゲート、６・・・
制御ゲート、Ｍ　（Ｍｌ、Ｍｌ　、・・・）・・・メモ
リセル、ＢＬ　（ＢＬｌ、ＢＬ２．　　・・・）・・・
ビット線、ＷＬ（ＷＬ、、ＷＬ２　、　　・・・）・・
・ワード線、１１・・・メモリアレイ、１２・・・ビッ
ト線センスアンプ、１３・・・行デコーダ、１４・・・
行アドレスバッファ、１５・・・列デコーダ、１６・・
・列アドレスバッファ、１７・・・ラッチ回路、１８・
・・Ｉ１０センスアンプ、１９・・・データアウトバッ
ファ、２０・・・ＳＲＡＭ（バッファメモリ）、２１・
・・データインバッファ。出願人代理人　弁理士　鈴江武彦藁１図第４図第５図第７図第８図

Claims

【特許請求の範囲】

（１）半導体基板上に浮遊ゲートと制御ゲートが積層さ
れ、浮遊ゲートと基板の間でトンネル電流により電荷の
やりとりをして書込みおよび消去を行う書替え可能なメ
モリセルが複数個ずつ直列接続されたＮＡＮＤセルを構
成してマトリクス状に配列され、各ＮＡＮＤセルの一端
部のドレインがビット線に接続され、各メモリセルのゲ
ートがワード線に接続されて構成されたメモリアレイと
、前記各ビット線毎に設けられたセンスアンプと、前記
メモリアレイの番地選択のための行デコーダおよび列デ
コーダと、前記メモリアレイの入出力データを一時記憶
するラッチ回路と、このラッチ回路の整数倍の容量をも
ち、ラッチ回路に送るべき入力データを一時記憶するバ
ッファメモリとを備えたことを特徴とする不揮発性半導
体メモリ装置。
（２）前記バッファメモリは、スタティックＲＡＭであ
る特許請求の範囲第１項記載の特許請求の範囲第１項記
載の不揮発性半導体メモリ装置。