JPH01133293A - 不揮発性半導体メモリ装置 - Google Patents
不揮発性半導体メモリ装置Info
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- JPH01133293A JPH01133293A JP62290854A JP29085487A JPH01133293A JP H01133293 A JPH01133293 A JP H01133293A JP 62290854 A JP62290854 A JP 62290854A JP 29085487 A JP29085487 A JP 29085487A JP H01133293 A JPH01133293 A JP H01133293A
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- Read Only Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[発明の目的コ
(産業上の利用分野)
本発明は、浮遊ゲートと制御ゲートを有する書替え可能
なメモリセルを用いた不揮発性半導体メモリ装置に関す
る。
なメモリセルを用いた不揮発性半導体メモリ装置に関す
る。
(従来の技術)
EPROMの分野で、浮遊ゲートをもつM OS F
E T tM造のメモリセルを用いた紫外線消去型不揮
発性メモリ装置が広く知られている。EFROMのなか
で、電気的消去および書込みを可能としてものはE2
FROMとして知られる。この種のEFROMのメモリ
アレイは、互いに交差する行線と列線の各交点にメモリ
セルを配置して構成される。実際のパターン上では、二
つのメモリセルのドレインを共通にして、ここに列線が
コンタクトするようにしてセル占有面積をできるだけ小
さくしている。しかしこれでも、二つのメモリセルの共
通ドレイン毎に列線とのコンタクト部を必要とし、この
コンタクト部がセル占有面積の大きい部分を占めている
。
E T tM造のメモリセルを用いた紫外線消去型不揮
発性メモリ装置が広く知られている。EFROMのなか
で、電気的消去および書込みを可能としてものはE2
FROMとして知られる。この種のEFROMのメモリ
アレイは、互いに交差する行線と列線の各交点にメモリ
セルを配置して構成される。実際のパターン上では、二
つのメモリセルのドレインを共通にして、ここに列線が
コンタクトするようにしてセル占有面積をできるだけ小
さくしている。しかしこれでも、二つのメモリセルの共
通ドレイン毎に列線とのコンタクト部を必要とし、この
コンタクト部がセル占有面積の大きい部分を占めている
。
これに対して最近、メモリセルを直列接続してNAND
セルを構成し、コンタクト部を大幅に減らすことを可能
としたEPROMが提案されている。しかしこの新方式
のNANDセルを用いたEPROMでは、これを制御す
る周辺回路までは検討がなされていない。
セルを構成し、コンタクト部を大幅に減らすことを可能
としたEPROMが提案されている。しかしこの新方式
のNANDセルを用いたEPROMでは、これを制御す
る周辺回路までは検討がなされていない。
(発明が解決しようとする問題点)
以上のように最近提案されたNANDセルを用いたEF
ROMでは、未だこれを制御する周辺回路の検討がなさ
れいなかった。
ROMでは、未だこれを制御する周辺回路の検討がなさ
れいなかった。
本発明は、NANDセルを用いた場合のこれを制御する
最適周辺回路を実現した不揮発性半導体メモリ装置を提
供することを目的とする。
最適周辺回路を実現した不揮発性半導体メモリ装置を提
供することを目的とする。
[発明の構成]
(問題点を解決するための手段)。
本発明にがかるEPROMでは、浮遊ゲートと制御ゲー
トを宜するメモリセルが複数個直列接続されてNAND
セルを構成して、これがマトリクス配列されてメモリア
レイを構成する。メモリセルは、浮遊ゲートと基板との
間で電子のトンネリングにより書込みおよび消去を行う
もとものとする。このメモリアレイに対して周辺には、
センスアンプ、行および列デコーダ、人出力データを一
時記憶するラッチ回路等を配置すると同時に、本発明で
はラッチ回路とは別にこれより容量が整数倍大きいバッ
ファメモリを備えたことを特徴とする。
トを宜するメモリセルが複数個直列接続されてNAND
セルを構成して、これがマトリクス配列されてメモリア
レイを構成する。メモリセルは、浮遊ゲートと基板との
間で電子のトンネリングにより書込みおよび消去を行う
もとものとする。このメモリアレイに対して周辺には、
センスアンプ、行および列デコーダ、人出力データを一
時記憶するラッチ回路等を配置すると同時に、本発明で
はラッチ回路とは別にこれより容量が整数倍大きいバッ
ファメモリを備えたことを特徴とする。
(作用)
本発明では、膜質の優れた酸化膜が得られる7デ遊ゲー
トと基板間のトンネリングにより、書込みおよび消去が
行われる。従ってEPROMの信頼性が高いものとなる
。
トと基板間のトンネリングにより、書込みおよび消去が
行われる。従ってEPROMの信頼性が高いものとなる
。
本発明におけるNANDセルでの消去動作は、NAND
セルを構成する全てのメモリセルの制御ゲートに“H″
レベル電位与え、チャネルを“L″レベル電位して、全
てのメモリセルでチャネル領域からの電子を浮遊ゲート
にトンネリングにより注入する。これにより、全てのメ
モリセルでしきい値が正方向に移動した“0″状態とな
る。書込み動作は、NANDセルを構成するメモリセル
のうち選択されたものの制御ゲートに“L″レベル電位
選択されたメモリセルのドレイン側の全てのメモリセル
はその制御ゲートに#H”レベル電位を与えてオン状態
として、ビット線にデータ″1”、”0’に応じて“H
”レベルまたは“L”レベル電位を与える。このときN
ANDセルを(&成する複数のメモリセル内では、ビッ
ト線より遠い方から順に書込みを行うことが必要である
。何故なら、書込みのために選択されたメモリセルより
ビット線側にあるメモリセルは、制御ゲートに“H“レ
ベルが印加されるために、書込み順序が逆になると消去
モードになることがあるためである。
セルを構成する全てのメモリセルの制御ゲートに“H″
レベル電位与え、チャネルを“L″レベル電位して、全
てのメモリセルでチャネル領域からの電子を浮遊ゲート
にトンネリングにより注入する。これにより、全てのメ
モリセルでしきい値が正方向に移動した“0″状態とな
る。書込み動作は、NANDセルを構成するメモリセル
のうち選択されたものの制御ゲートに“L″レベル電位
選択されたメモリセルのドレイン側の全てのメモリセル
はその制御ゲートに#H”レベル電位を与えてオン状態
として、ビット線にデータ″1”、”0’に応じて“H
”レベルまたは“L”レベル電位を与える。このときN
ANDセルを(&成する複数のメモリセル内では、ビッ
ト線より遠い方から順に書込みを行うことが必要である
。何故なら、書込みのために選択されたメモリセルより
ビット線側にあるメモリセルは、制御ゲートに“H“レ
ベルが印加されるために、書込み順序が逆になると消去
モードになることがあるためである。
そして本発明では、この様な動作原理のEFROMにお
いて例えばページモードの動作を行う場合に、データの
ラッチ回路とは別に、これより容量の大きいバッファメ
モリを周辺に備えることによって、書込みに要する時間
を大幅に短縮することが可能になる。
いて例えばページモードの動作を行う場合に、データの
ラッチ回路とは別に、これより容量の大きいバッファメ
モリを周辺に備えることによって、書込みに要する時間
を大幅に短縮することが可能になる。
(実施例)
以下、本発明の実施例を図面を参照して説明する。
第5図は一実施例のE2 PROMにおける一つのNA
NDセルを示す平面図であり、第6図(a)(b)はそ
のA−A’、B−B’断面図である。また第7図はその
NANDセルの等価回路である。シリコン基板1の素子
分離絶縁膜2で囲まれた一つの領域に、この実施例では
4個のメモリセルが形成されている。各メモリセルは、
基板1」−に熱酸化膜からなる第1ゲート絶縁膜3を介
して第1層多結晶シリコン膜により浮遊ゲート4が形成
され、この上に熱酸化膜からなる第2ゲート絶縁膜5を
介して第2層多結晶シリコン膜からなる制御ゲート6が
形成されている。各メモリセルの制御ゲート6はそれぞ
れワード線WLにつながる。各メモリセルのソース、ド
レインとなるn十型層9は隣接するもの同士で共用する
形で、4個のメモリセルが直列接続されている。メモリ
セルの一端のドレインはビット線8に接続されている。
NDセルを示す平面図であり、第6図(a)(b)はそ
のA−A’、B−B’断面図である。また第7図はその
NANDセルの等価回路である。シリコン基板1の素子
分離絶縁膜2で囲まれた一つの領域に、この実施例では
4個のメモリセルが形成されている。各メモリセルは、
基板1」−に熱酸化膜からなる第1ゲート絶縁膜3を介
して第1層多結晶シリコン膜により浮遊ゲート4が形成
され、この上に熱酸化膜からなる第2ゲート絶縁膜5を
介して第2層多結晶シリコン膜からなる制御ゲート6が
形成されている。各メモリセルの制御ゲート6はそれぞ
れワード線WLにつながる。各メモリセルのソース、ド
レインとなるn十型層9は隣接するもの同士で共用する
形で、4個のメモリセルが直列接続されている。メモリ
セルの一端のドレインはビット線8に接続されている。
この様な構成において、各メモリセルでの浮遊ゲート4
と基板1間の結合容量C1は、浮遊ゲート4と制御ゲー
ト6間の結合容量C2に比べて小さく設定されている。
と基板1間の結合容量C1は、浮遊ゲート4と制御ゲー
ト6間の結合容量C2に比べて小さく設定されている。
これを具体的なセル・パラメータを挙げて説明すれば、
パターン寸法は第5図に示したように1μmルールに従
って浮遊ゲート4および制御ゲート6共に幅1μm1チ
ヤネル幅1μmであり、浮遊ゲート4はフィールド領域
上に両側1μmずつ延在させている。第1ゲート絶縁膜
は例えば200人の熱酸化膜、第2ゲート絶縁膜5は3
50人の熱酸化膜である。熱酸化膜の誘電率をεとする
と、 CI−ε10.02 であり、 C2−3ε10.035 である。即ち、cl<C2となっている。
パターン寸法は第5図に示したように1μmルールに従
って浮遊ゲート4および制御ゲート6共に幅1μm1チ
ヤネル幅1μmであり、浮遊ゲート4はフィールド領域
上に両側1μmずつ延在させている。第1ゲート絶縁膜
は例えば200人の熱酸化膜、第2ゲート絶縁膜5は3
50人の熱酸化膜である。熱酸化膜の誘電率をεとする
と、 CI−ε10.02 であり、 C2−3ε10.035 である。即ち、cl<C2となっている。
第8図は、この実施例のNANDセルでの書込みおよび
消去の動作を説明するための波形図である。まず、NA
NDセルを構成するメモリセルM1〜M4を一括して消
去する。そのためには、ビット線BLを“L”レベル(
例えばOv)、選択トランジスタのゲートSGを“H”
レベル(例えば昇圧電位Vpp−20V)、制御ゲート
CG1〜CG 、、を全で“H″レベル例えば20V)
とする。この場合、メモリセルM1〜M4の制御ゲート
と基板間に電界がかかり、トンネル効果によって基板か
ら電子が浮遊ゲートに注入される。メモリセルM1〜M
、1のしきい値はこれにより正方向に移動し、例えば
しきい値2Vの消去状態となる。
消去の動作を説明するための波形図である。まず、NA
NDセルを構成するメモリセルM1〜M4を一括して消
去する。そのためには、ビット線BLを“L”レベル(
例えばOv)、選択トランジスタのゲートSGを“H”
レベル(例えば昇圧電位Vpp−20V)、制御ゲート
CG1〜CG 、、を全で“H″レベル例えば20V)
とする。この場合、メモリセルM1〜M4の制御ゲート
と基板間に電界がかかり、トンネル効果によって基板か
ら電子が浮遊ゲートに注入される。メモリセルM1〜M
、1のしきい値はこれにより正方向に移動し、例えば
しきい値2Vの消去状態となる。
次にNANDセルへのデータ書込みを行う。この場合書
込みは、ビット線BLから遠い方のメモリセルM4から
順に行う。次の説明から明らかなように、書込み動作時
に選択メモリセルよりビット線BL側のメモリセルは消
去モードになるためである。まず、メモリセルM4への
書込みは、第8図に示すように、選択トランジスタのゲ
ートSGおよび制御ゲートCG1〜CG3に、昇圧電位
Vpp+Vth(メモリセルの消去状態のしきい値)以
上の“H°レベル(例えば23v)を印加する。
込みは、ビット線BLから遠い方のメモリセルM4から
順に行う。次の説明から明らかなように、書込み動作時
に選択メモリセルよりビット線BL側のメモリセルは消
去モードになるためである。まず、メモリセルM4への
書込みは、第8図に示すように、選択トランジスタのゲ
ートSGおよび制御ゲートCG1〜CG3に、昇圧電位
Vpp+Vth(メモリセルの消去状態のしきい値)以
上の“H°レベル(例えば23v)を印加する。
選択メモリセルM4の制御ゲートCG4は“L2レベル
(例えばOV)とする=このとき、ビット線BLに“H
”レベルを与えるとこれは選択トランジスタQおよびメ
モリセルM1〜M3のチャネルを通ってメモリセルM4
のドレインまで伝達され、メモリセルM4では制御ゲー
トCG4と基板間に高電界がかかる。この結果浮遊ゲー
トの電子はトンネル効果により基板に放出され、しきい
値が負方向に移動して、例えばしきい値−2Vの状態″
1′″になる。このときメモリセルM1〜M3では制御
ゲートと基板間に電界がかからず、消去状態を保つ。“
0゛書込みの場合は、ビット線BLに“L“レベルを与
える。このとき選択メモリセルM4よりビット線BL側
にあるメモリセルM1〜M3では消去モードになるが、
これらは未だデータ書込みがなされていないので問題な
い。
(例えばOV)とする=このとき、ビット線BLに“H
”レベルを与えるとこれは選択トランジスタQおよびメ
モリセルM1〜M3のチャネルを通ってメモリセルM4
のドレインまで伝達され、メモリセルM4では制御ゲー
トCG4と基板間に高電界がかかる。この結果浮遊ゲー
トの電子はトンネル効果により基板に放出され、しきい
値が負方向に移動して、例えばしきい値−2Vの状態″
1′″になる。このときメモリセルM1〜M3では制御
ゲートと基板間に電界がかからず、消去状態を保つ。“
0゛書込みの場合は、ビット線BLに“L“レベルを与
える。このとき選択メモリセルM4よりビット線BL側
にあるメモリセルM1〜M3では消去モードになるが、
これらは未だデータ書込みがなされていないので問題な
い。
次に第8図に示すように、メモリセルM3の書込みに移
る。即ち選択ゲートSGは“H″レベル保ったまま、制
御ゲートCG5を“L″レベル落とす。このときビット
線BLに“H”レベルが与えられると、メモリセルM3
で“1″書込みがなされる。以下同様に、メモリセルM
2 、 Pvl 11:順次書込みを行う。
る。即ち選択ゲートSGは“H″レベル保ったまま、制
御ゲートCG5を“L″レベル落とす。このときビット
線BLに“H”レベルが与えられると、メモリセルM3
で“1″書込みがなされる。以下同様に、メモリセルM
2 、 Pvl 11:順次書込みを行う。
以」二において、実施例のE2 FROMを構成する基
本NANDセルの構成と動作を説明した。次にこの様な
NANDセルを用いたメモリアレイおよびその周辺回路
を含むEFROM全ROM成と動作を説明する。
本NANDセルの構成と動作を説明した。次にこの様な
NANDセルを用いたメモリアレイおよびその周辺回路
を含むEFROM全ROM成と動作を説明する。
第1図は、E2 FROMの全体構成を示すブロック図
である。11は前述したようなNANDセルをマトリク
ス配列したメモリアレイである。その具体的な構成は例
えば、第2図に示す通りである。ビット線BLとワード
線WLが交差して配列され、その各交差位装置にメモリ
セルM’11. M12゜・・・が配置される。各−モ
リセルは前述のように4個ずつNANDセルを構成して
、その一端のドレインが選択トランジスタを介してビッ
ト線BLに接続される。メモリアレイ11の周囲には、
その出力を検出するビット線センスアンプ12、行デコ
ーダ13、行アドレスバッファ14、列デコーダ15、
列アドレスバッファ16が配置される。
である。11は前述したようなNANDセルをマトリク
ス配列したメモリアレイである。その具体的な構成は例
えば、第2図に示す通りである。ビット線BLとワード
線WLが交差して配列され、その各交差位装置にメモリ
セルM’11. M12゜・・・が配置される。各−モ
リセルは前述のように4個ずつNANDセルを構成して
、その一端のドレインが選択トランジスタを介してビッ
ト線BLに接続される。メモリアレイ11の周囲には、
その出力を検出するビット線センスアンプ12、行デコ
ーダ13、行アドレスバッファ14、列デコーダ15、
列アドレスバッファ16が配置される。
ラッチ回路17は入出力データを一時記憶するためのも
ので、この実施例ではビット線の本数(256個)の容
量をもつ。18はI10センスアンプ、19はデータア
ウトバッファ、21はデータインバッファである。この
実施例で更に、ラッチ回路17とは別に、これより容量
の大きいバッファメモリとしてのスタティックRAM(
SRAM)20が、ラッチ回路17とデータインバッフ
ァ21の間に設けられている。S RAM20はこの実
施例では、ビット線の本数(256)XNANDの段数
(4)の1にビットである。このSRAMの具体的メモ
リ構成を第4図に示す。
ので、この実施例ではビット線の本数(256個)の容
量をもつ。18はI10センスアンプ、19はデータア
ウトバッファ、21はデータインバッファである。この
実施例で更に、ラッチ回路17とは別に、これより容量
の大きいバッファメモリとしてのスタティックRAM(
SRAM)20が、ラッチ回路17とデータインバッフ
ァ21の間に設けられている。S RAM20はこの実
施例では、ビット線の本数(256)XNANDの段数
(4)の1にビットである。このSRAMの具体的メモ
リ構成を第4図に示す。
第3図は、このように構成されたE2 FROMでのペ
ージ−モードによる動作を説明するためのタイムチャー
トである。CEはチップ・イネーブル信号で、これが“
L”レベルのときアクティブになる。OEはアウトプッ
ト・イネーブル信号で、これが“H″レベルとき書込み
モードとなる。
ージ−モードによる動作を説明するためのタイムチャー
トである。CEはチップ・イネーブル信号で、これが“
L”レベルのときアクティブになる。OEはアウトプッ
ト・イネーブル信号で、これが“H″レベルとき書込み
モードとなる。
WEはライト・イネーブル信号であり、これが“H″レ
ベルら“L”レベルになる時にアドレスを取込み、“L
″レベルら“H″レベルなる時に人力データを取込む。
ベルら“L”レベルになる時にアドレスを取込み、“L
″レベルら“H″レベルなる時に人力データを取込む。
R/百は、Ready/f3 usy信号であり、書込
み中は“L″レベルなって外部に書込み中であることを
知らせる。
み中は“L″レベルなって外部に書込み中であることを
知らせる。
いま第1図で、SRAM20がない場合を考え□
゛ る。ライト−イネーブル信号WEの“H“→“L″−“
H”のサイクルを1ペ一ジ分(この実施例ではメモリア
レイのビット線数256と等しいとする)の回数繰返す
ことにより、高速にデータを取込むことができる。この
1ペ一ジ分のデータはビット線に1炎続されるラッチ回
路17に記憶される。
゛ る。ライト−イネーブル信号WEの“H“→“L″−“
H”のサイクルを1ペ一ジ分(この実施例ではメモリア
レイのビット線数256と等しいとする)の回数繰返す
ことにより、高速にデータを取込むことができる。この
1ペ一ジ分のデータはビット線に1炎続されるラッチ回
路17に記憶される。
ラッチされたデータは同時にビット線に転送され、アド
レスで指定されたメモリセルに同時に書き込まれる。以
上は良く知られたページ・モードである。例えば、ペー
ジ・モードを使わないで256ビツト分のデータを書込
む場合、消去時間と書込み時間がそれぞれ10m5ec
として、256×20(msec)−5(see )か
かる。これに対し上述のページ・モードを用いると、外
部データを256個取込む時間(−1,czsecX2
56)十消去時間(10msec)ζ20. 2(ms
ec )となる。即ち、約250倍の高速化が図られる
。
レスで指定されたメモリセルに同時に書き込まれる。以
上は良く知られたページ・モードである。例えば、ペー
ジ・モードを使わないで256ビツト分のデータを書込
む場合、消去時間と書込み時間がそれぞれ10m5ec
として、256×20(msec)−5(see )か
かる。これに対し上述のページ・モードを用いると、外
部データを256個取込む時間(−1,czsecX2
56)十消去時間(10msec)ζ20. 2(ms
ec )となる。即ち、約250倍の高速化が図られる
。
この実施例では第1図に示したように、周辺回路にラッ
チ回路17とは別にSRAM20を設けている。このS
RAM20は、1ペ一ジ分(256)XNANDセルの
段数(4)の容量即ち、1にビットの容量をもつ。第4
図はそのSRAM20の内部構成を示す。行をNAND
セルの段数、列をページ長にとっである。このS RA
M20へはページ・モードにより任意のアドレスへラン
ダムにデータを書込むことが可能である。即ちページ・
モードにより、ライト・イネーブル信号WEの“H“−
“L”−“H″を256X4回繰返して、1に分のデー
タをまずSRAM20に取込む。SRAM20に取り込
まれたデータはまず、M4,1 、 M4,2 、・・
・、 M4,256の1ペ一ジ分がラッチ回路17に転
送される。この転送された1ペ一ジ分のデータは既に説
明した動作原理で、第2図のワード線WL4に沿う25
6個のメモリセルに一括して書き込まれる。次いで、M
3.1 。
チ回路17とは別にSRAM20を設けている。このS
RAM20は、1ペ一ジ分(256)XNANDセルの
段数(4)の容量即ち、1にビットの容量をもつ。第4
図はそのSRAM20の内部構成を示す。行をNAND
セルの段数、列をページ長にとっである。このS RA
M20へはページ・モードにより任意のアドレスへラン
ダムにデータを書込むことが可能である。即ちページ・
モードにより、ライト・イネーブル信号WEの“H“−
“L”−“H″を256X4回繰返して、1に分のデー
タをまずSRAM20に取込む。SRAM20に取り込
まれたデータはまず、M4,1 、 M4,2 、・・
・、 M4,256の1ペ一ジ分がラッチ回路17に転
送される。この転送された1ペ一ジ分のデータは既に説
明した動作原理で、第2図のワード線WL4に沿う25
6個のメモリセルに一括して書き込まれる。次いで、M
3.1 。
M3,2.・・・、 M3,256の1ペ一ジ分のデー
タがSRAM20からラッチ回路17に転送され、これ
か第2図のワード線WL3に沿う256個のメモリセル
に同時に書き込まれる。以下同様にして、SRAM20
の11cビツトのデータは連続的に順次書込みが行われ
る。
タがSRAM20からラッチ回路17に転送され、これ
か第2図のワード線WL3に沿う256個のメモリセル
に同時に書き込まれる。以下同様にして、SRAM20
の11cビツトのデータは連続的に順次書込みが行われ
る。
SRAM20を搭載しない場合のページ・モードでは前
述のように、1ペ一ジ分の書込みに20.2m5ecか
かり、1にビット書込むには、20、2 (msec
) X4−80.4 (msec )の時間がかかる。
述のように、1ペ一ジ分の書込みに20.2m5ecか
かり、1にビット書込むには、20、2 (msec
) X4−80.4 (msec )の時間がかかる。
これに対して1にビットの容量のSRAM20を搭載し
たこの実施例では、ページ・モードによる1にビットの
書込み時間は、消去回数が1回で済むために、外部デー
タを256個取込む時間(1μ5ecX256)十消去
時間(10msec)十書込み時間(10msecX4
)#50.2m5ecとなる。即ち、SRAM20の搭
載によって、約62%の書込み時間の短縮が可能になる
。
たこの実施例では、ページ・モードによる1にビットの
書込み時間は、消去回数が1回で済むために、外部デー
タを256個取込む時間(1μ5ecX256)十消去
時間(10msec)十書込み時間(10msecX4
)#50.2m5ecとなる。即ち、SRAM20の搭
載によって、約62%の書込み時間の短縮が可能になる
。
以上述べたようにこの実施例によれば、基板と浮遊ゲー
ト間でのトンネル電流により書込みおよび消去を行うメ
モリセルをNAND構成として、信頼性の高いE2 F
ROMを得ることができる。
ト間でのトンネル電流により書込みおよび消去を行うメ
モリセルをNAND構成として、信頼性の高いE2 F
ROMを得ることができる。
そしてメモリアレイの周辺にはラッチ回路と別に、1ペ
一ジ分以上の容量をもつバッファ用のSRAMを搭載す
ることによって、ページ・モードでのデータ書込みの高
速化を図ることができる。
一ジ分以上の容量をもつバッファ用のSRAMを搭載す
ることによって、ページ・モードでのデータ書込みの高
速化を図ることができる。
本発明は上記実施例に限られない。例えば以上の実施例
では、4つのメモリセルが直列接続されてNANDセル
を構成する場合を説明したが、NANDセルを構成する
メモリセル数は任意である。NANDセルの段数を多く
すれば、ページ・モードでの書込みの高速化はより促進
され、8段の場合で56%の高速化が図られる。また出
力データ用のバッファメモリを設けることも有用である
。また実施例では電気的に書込み、消去を行うE2 F
ROMを説明したが、本発明は紫外線消去型のEFRO
Mにも適用できる。
では、4つのメモリセルが直列接続されてNANDセル
を構成する場合を説明したが、NANDセルを構成する
メモリセル数は任意である。NANDセルの段数を多く
すれば、ページ・モードでの書込みの高速化はより促進
され、8段の場合で56%の高速化が図られる。また出
力データ用のバッファメモリを設けることも有用である
。また実施例では電気的に書込み、消去を行うE2 F
ROMを説明したが、本発明は紫外線消去型のEFRO
Mにも適用できる。
その池水発明は、その趣旨を逸脱しない範囲で種々変形
して実施することができる。
して実施することができる。
[発明の効果]
以上述べたように本発明によれば、基板と浮遊ゲート間
でのトンネル電流のみを利用して書込みおよび消去を可
能としたNANDセルを用いて、周辺回路にバッファ・
メモリを備えることによって高速書込みを可能としたE
FROMを得ることができる。
でのトンネル電流のみを利用して書込みおよび消去を可
能としたNANDセルを用いて、周辺回路にバッファ・
メモリを備えることによって高速書込みを可能としたE
FROMを得ることができる。
第1図は、本発明の一実施例のE2 FROMの全体構
成を示すブロック図、第2図はそのメモリアレイの構成
を示す図、第3図はこの実施例のE2 FROMの動作
を説明するためのタイミング図、第4図はそのE2 F
ROMに搭載したSRAMの内部構成を示す図、第5図
はこの実施例のE2 FROMを構成する一つのNAN
Dセルを示す平面図、第6図(a)(b)は第5図のA
−A’、B−B’断面図、第7図はそのNANDセルの
等価回路図、第8図はそのNANDセルの基本動作を説
明するための波形図である。 1・・・シリコン基板、4・・・浮遊ゲート、6・・・
制御ゲート、M (Ml、Ml 、・・・)・・・メモ
リセル、BL (BLl、BL2. ・・・)・・・
ビット線、WL(WL、、WL2 、 ・・・)・・
・ワード線、11・・・メモリアレイ、12・・・ビッ
ト線センスアンプ、13・・・行デコーダ、14・・・
行アドレスバッファ、15・・・列デコーダ、16・・
・列アドレスバッファ、17・・・ラッチ回路、18・
・・I10センスアンプ、19・・・データアウトバッ
ファ、20・・・SRAM(バッファメモリ)、21・
・・データインバッファ。 出願人代理人 弁理士 鈴江武彦 藁1図 第4図 第5図 第7図 第8図
成を示すブロック図、第2図はそのメモリアレイの構成
を示す図、第3図はこの実施例のE2 FROMの動作
を説明するためのタイミング図、第4図はそのE2 F
ROMに搭載したSRAMの内部構成を示す図、第5図
はこの実施例のE2 FROMを構成する一つのNAN
Dセルを示す平面図、第6図(a)(b)は第5図のA
−A’、B−B’断面図、第7図はそのNANDセルの
等価回路図、第8図はそのNANDセルの基本動作を説
明するための波形図である。 1・・・シリコン基板、4・・・浮遊ゲート、6・・・
制御ゲート、M (Ml、Ml 、・・・)・・・メモ
リセル、BL (BLl、BL2. ・・・)・・・
ビット線、WL(WL、、WL2 、 ・・・)・・
・ワード線、11・・・メモリアレイ、12・・・ビッ
ト線センスアンプ、13・・・行デコーダ、14・・・
行アドレスバッファ、15・・・列デコーダ、16・・
・列アドレスバッファ、17・・・ラッチ回路、18・
・・I10センスアンプ、19・・・データアウトバッ
ファ、20・・・SRAM(バッファメモリ)、21・
・・データインバッファ。 出願人代理人 弁理士 鈴江武彦 藁1図 第4図 第5図 第7図 第8図
Claims (2)
- (1)半導体基板上に浮遊ゲートと制御ゲートが積層さ
れ、浮遊ゲートと基板の間でトンネル電流により電荷の
やりとりをして書込みおよび消去を行う書替え可能なメ
モリセルが複数個ずつ直列接続されたNANDセルを構
成してマトリクス状に配列され、各NANDセルの一端
部のドレインがビット線に接続され、各メモリセルのゲ
ートがワード線に接続されて構成されたメモリアレイと
、前記各ビット線毎に設けられたセンスアンプと、前記
メモリアレイの番地選択のための行デコーダおよび列デ
コーダと、前記メモリアレイの入出力データを一時記憶
するラッチ回路と、このラッチ回路の整数倍の容量をも
ち、ラッチ回路に送るべき入力データを一時記憶するバ
ッファメモリとを備えたことを特徴とする不揮発性半導
体メモリ装置。 - (2)前記バッファメモリは、スタティックRAMであ
る特許請求の範囲第1項記載の特許請求の範囲第1項記
載の不揮発性半導体メモリ装置。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP29085487A JP2635631B2 (ja) | 1987-11-18 | 1987-11-18 | 不揮発性半導体メモリ装置 |
KR1019880011972A KR950004865B1 (ko) | 1987-09-18 | 1988-09-16 | Nand셀구조를 갖는 불휘발성 반도체기억장치 |
DE3831538A DE3831538C2 (de) | 1987-09-18 | 1988-09-16 | Elektrisch löschbare und programmierbare Halbleiter-Speichervorrichtung |
US08/312,072 US5508957A (en) | 1987-09-18 | 1994-09-26 | Non-volatile semiconductor memory with NAND cell structure and switching transistors with different channel lengths to reduce punch-through |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP29085487A JP2635631B2 (ja) | 1987-11-18 | 1987-11-18 | 不揮発性半導体メモリ装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH01133293A true JPH01133293A (ja) | 1989-05-25 |
JP2635631B2 JP2635631B2 (ja) | 1997-07-30 |
Family
ID=17761350
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP29085487A Expired - Lifetime JP2635631B2 (ja) | 1987-09-18 | 1987-11-18 | 不揮発性半導体メモリ装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2635631B2 (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0484216A (ja) * | 1990-07-26 | 1992-03-17 | Toshiba Corp | 半導体ディスク装置のデータ消去方法 |
JPH0489698A (ja) * | 1990-07-26 | 1992-03-23 | Nec Ic Microcomput Syst Ltd | 書き込み可能不揮発性メモリ |
JPH04268284A (ja) * | 1991-02-22 | 1992-09-24 | Fuji Photo Film Co Ltd | メモリカード |
JPH06342405A (ja) * | 1993-06-01 | 1994-12-13 | Nec Corp | ファイル・システム |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS60229298A (ja) * | 1984-04-26 | 1985-11-14 | Nec Corp | 紫外線消去型プログラマブルromチツプ |
JPS61294565A (ja) * | 1985-06-21 | 1986-12-25 | Mitsubishi Electric Corp | 半導体記憶装置 |
-
1987
- 1987-11-18 JP JP29085487A patent/JP2635631B2/ja not_active Expired - Lifetime
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS60229298A (ja) * | 1984-04-26 | 1985-11-14 | Nec Corp | 紫外線消去型プログラマブルromチツプ |
JPS61294565A (ja) * | 1985-06-21 | 1986-12-25 | Mitsubishi Electric Corp | 半導体記憶装置 |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0484216A (ja) * | 1990-07-26 | 1992-03-17 | Toshiba Corp | 半導体ディスク装置のデータ消去方法 |
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JPH04268284A (ja) * | 1991-02-22 | 1992-09-24 | Fuji Photo Film Co Ltd | メモリカード |
JPH06342405A (ja) * | 1993-06-01 | 1994-12-13 | Nec Corp | ファイル・システム |
Also Published As
Publication number | Publication date |
---|---|
JP2635631B2 (ja) | 1997-07-30 |
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