JPH01131949A

JPH01131949A - 処理依頼機能を持つ並列計算機

Info

Publication number: JPH01131949A
Application number: JP62289325A
Authority: JP
Inventors: Akira Muramatsu; 晃村松; Ikuo Yoshihara; 郁夫吉原; Kazuo Nakao; 中尾　和夫
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1987-11-18
Filing date: 1987-11-18
Publication date: 1989-05-24
Anticipated expiration: 2012-08-25
Also published as: JP2644780B2; US5129093A

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は並列計算機に関し、とくに要素プロセッサ台数
の多い場合に必要とされる物理的に分散した共有メモリ
を持つ超並列計算機に関する。

〔従来の技術〕

並列計算機において、要素プロセッサ台数が増加してい
くと、多数のメモリモジュールの各々が物理的に分散し
た多数の要素プロセッサにそれぞれ直接接続され、これ
らがネットワークにより結合された形で構成される疎結
合並列計算機が中心となってくる。これは、−ケ所に置
いたメモリを多数の要素プロセッサがアクセスする密結
合並列計算機では、アクセス競合のため性能が低下する
からである。ところが、ソフトウェアの面からは、論理
的に一ケ所に置かれたデータ構造を各要素プロセッサが
共有する方式が望ましい。このため、近年に至って、物
理的には分散し論理的には共有方式のメモリ（以下では
分散型共有メモリと呼ぶ）が提案され始めた。特願昭６
２−　　　の「並列計算機」　（出願口６２年９月４日
）には、分散配置されたメモリ上に語単位でデータを分
散し、これを全要素プロセッサが共有する広域アドレス
方式のメモリシステムが開示されている。セグメント単
位でデータを重複を許して分散させる局所アドレス方式
の分散型メモリシステムが開示されている。

このような分散型共有メモリにおいて、定義または参照
するデータが自要素プロセッサ中のメモリモジュールに
存在していない場合には、相互結合ネットワークを用い
て他要素プロセッサ中のメモリモジュールをアクセスし
なくてはならないため、性能低下が生じる。他要素プロ
セッサ中のメモリモジュールにあるデータＡをアクセス
する動作は１次の３つの動作プリミティブ（分解できな
い動作）に帰着する。Ｒを自要素プロセッサのレジスタ
とすると、（１）参照Ｒ４−Ａ　（Ａをレジスタにロード）（２）定義Ａ４−Ｒ（レジスタの内容をＡに格納）（３）再帰的定
義Ａ４−０Ｐ　（Ａ、Ｒ）（Ａとレジスタの内容とを演算
処理した結果をＡに戻す）または、Ａ←ＯＰ　（Ａ）（Ａにある処理を施した結果をＡに戻
す）ここに、ＯＰは演算処理を示す。また、再帰的定義は参
照と定義に分解することができるが、後述するように、
分散処理においては参照と定義の間に他の動作プリミテ
ィブが入って、結果が変わってしまう可能性があるので
、ここでは分解不能の単一プリミティブとして実行する
ことを考える。

これら三種類の動作プリミティブのうち、（１）はメツ
セージ通信機能を持つプロセッサ間で参照要求メツセー
ジと応答メツセージを往復させることにより、（２）は
格納要求メツセージを送信することにより、単純に効率
良く処理することができる。

しかしながら、（３）に関しては、複雑な排他制御が必
要である。すなわち、あるメモリモジュールに直接接続
されていない要素プロセッサが該メモリモジュール中の
データを再帰型演算により更新しようとする場合、従来
は、再帰型演算命令を発行した要素プロセッサがネット
ワークを経由して該データをいったん自分のメモリに移
し、これを更新してからその結果をネットワーク経由で
送り返すという手間が必要であった０例えば、Ａ（Ｌ（
Ｉ））＝Ａ（Ｌ（Ｉ））＋Ｂ（Ｉ）というプログラムを
第ｉ要素プロセッサが実行しようとする場合１間接指標
Ｌ（Ｉ）により配列Ａの要素番地が定まる表現のため、
コンパイル時にＡ　（Ｌ（Ｉ））を必ず第ｉ要素プロセ
ッサに割り付けるようにすることはできない、従ってこ
のような場合は、プログラムとデータが同じ要素プロセ
ッサに割り付けられているという保証が無く、−般には
他のメモリモジュールを読まなくてはならない。このと
き、更新の途中で他の要素プロセッサが該データをアク
セスするのを禁止するために。

該メモリモジュールを排他制御する必要がある。

上記プログラム例では、その実行手順は以下のようにな
る。

■第ｉ要素プロセッサがＡ　（Ｌ（Ｉ））の番地を計算
する。

■ネットワークを経由して、Ａ　（Ｌ（Ｉ））の存在す
るメモリモジュールに接続している要素プロセッサ（第
ｊ要素プロセッサ）にデータを送るよう依頼し、返信を
待つ。

■第ｊ要素プロセッサは該メモリモジュールを排他制御
域とする。

■第ｊ要素プロセッサはデータを読みだしてネットワー
ク経由で第ｉ要素プロセッサにデータを送る。

■第ｉ要素プロセッサは送られてきたデータを更新処理
する。

■第ｉ要素プロセッサはネットワークを経由して更新し
たＡ　（Ｌ（Ｉ））を第ｊ要素プロセッサに送り、メモ
リモジュールへの書き込みを依頼する。

■第ｊ要素プロセッサＡ（Ｌ（Ｉ））を書き込み、排他
制御を解除する６〔発明が解決しようとする問題点〕上記の従来例では、（１）ネットワークを経由してデータを読み書きするた
め、更新処理に多くの時間がかかる（■、■。

■）（２）排他的にメモリモジュールをアクセスするため、
データがネットワーク上にあったり第■要素プロセッサ
中で処理中であったりする場合でも該メモリモジュール
を使用することができず、並列処理が阻害される（■か
ら■）という問題点がある。

〔問題点を解決するための手段〕

上記問題点を解決するためは、他の要素プロセッサに接
続しているメモリ中のデータを再帰的に定義する処理を
、データが存在するメモリモジュールに接続している要
素プロセッサに実行させるための処理依頼メツセージを
送出する手段と、該メツセージを受は付け、その内容に
従って要素プロセッサの動作を一時停止させるとともに
依頼された処理を遂行する手段と、要素プロセッサが該
要素プロセッサに割当てられたプログラムの実行時に使
用する汎用レジスタ、浮動小数点レジスタとは別の、依
頼された処理を遂行するために供するレジスタ類とを設
けることにより達成される。

〔作用〕

該処理プログラムを実行している要素プロセッサは、再
帰的定義命令のオペランドで指定している被定義データ
が他の要素プロセッサに接続しているメモリ中に存在し
ている場合には、該データＡの存在しているメモリモジ
ュールに接続している要素プロセッサに対し、処理依頼
メツセージを送る。このメツセージ中には、■該データ
Ａ（被処理データと呼ぶ）のアドレスと、■該データと
ともに処理を受けるデータＢ（処理データと呼ぶ）の値
と、■処理の種類を示す処理コードとが含まれている。

処理依頼メツセージを受は取ったプロセッサは自身の処
理を中断し、代わりに被処理データＡのアドレスを、依
頼された処理を実行するために本発明で用意されたレジ
スタ群中のアドレスレジスタに、処理データＢの値と同
じく処理データレジスタに格納した後、アドレスレジス
タの内容を用いてメモリをアクセスする。読みだした被
処理データＡはワークレジスタに格納し、処理データレ
ジスタの内容と共に演算器に入力し、処理依頼メツセー
ジ中の処理コードを用いて必要な演算を実行させ、結果
を被処理レジスタに返す６最後に、被処理レジスタの内
容をアドレスレジスタが指すメモリモジュール中のアド
レスに格納し、プロセッサに制御を返す。このように、
処理はすべて該データの存在するメモリモジュールに接
続されているプロセッサ側で行われ、ネットワークを経
由してデータをやりとりする必要はない。また、処理依
頼メツセージを受は取ったプロセッサは該処理が終了す
るまで自プロセッサまたは他プロセツサからのメモリア
クセスを受は付けることができないので、自然に排他制
御が実現し、他の要素プロセッサが誤って更新中のデー
タをアクセスする恐れは無い、また、処理依頼メツセー
ジを送ったプロセッサは、この間、別の処理を実行でき
るので、並列処理が阻害される心配は無い。

〔実施例〕

以下１本発明の実施例を図面により詳細に説明する。

まず本発明に係る情報処理装置の概要を第１図を用いて
説明する。第１図は、１台の要素プロセッサの内部を図
示したもので、他に同様の構造を持つ複数台の要素プロ
セッサが第７図に示すように相互結合ネットワーク１に
接続されているが、第１図では簡単のため省略しである
。相互結合ネットワーク１は、任意の要素プロセッサか
ら発せられるメツセージ送信要求を受け、メツセージを
指定された要素プロセッサへ転送することができる。

次に、要素プロセッサの構成を説明する。要素プロセッ
サの基本部分はフオンノイマン型計算機であり、他に相
互結合ネツ１−ワーク１を用いて通信する機能を持って
いるものとする。通常の演算命令や上記通信のための命
令などの他に、本発明を実施するために若干の命令を新
設しであるが、詳しくは後述する。各要素プロセッサ１
００は、第７図に示すようにプロセッサ１０１局所メモ
リ３、受信ユニット１１０、送信ユニット１２０、アド
レス変換ユニット１４０とから構成され、局所メモリ３
に格納されたプログラムを実行するようになっている。

要素プロセッサが実行するプログラムは、あらかじめホ
スト計算機（図示せず）が局所メモリ中に格納しておく
。第１図では回路の詳細を記述しであるが、簡単のため
、フオンノイマン型計算機としての基本構成要素である
演算器などのうち１本発明に直接関与しない部分は省略
しである。図中、３は局所メモリ、１０はプロセッサで
あり、フオンノイマン型計算機としての主要部分である
６１２は命令レジスタであり、実行中の命令語を保持す
る。３１は制御記憶であり、マイクロプログラムで書か
れている。命令レジスタ１２中の命令コード部○Ｐはセ
レクタ４２を経由して制御記憶３１中のマイクロプログ
ラムのリテラル部とともに制御記憶アドレスレジスタ３
２に格納され、機械命令に対応した制御記憶のアドレス
を与える。制御記憶３１内のマイクロ命令の一語が読み
だされると、それは制御記憶データレジスタ３３に格納
され、デコーダ３４により種々の制御信号に変換されて
要素プロセッサの動作を制御する。１５はネットワーク
に送出すべきメツセージを一時的に格納する出力ボート
レジスタで。

１５−１．１５−２．１５−３．１５−４のフィールド
に分かれている。１６はネットワークから送信されてき
たメツセージを格納する入力ポートレジスタで、１６−
１．１６−２．１６−３のフィールドに分かれている。

１８は受信メツセージ処理の制御回路、１９は処理依頼
メツセージ送信の制御回路である。２６はアドレス変換
を行なうためのゼクメントテーブルで、テーブル中の各
エントリは２６−１．２６−２．２６−３．２６−４の
フィールドに分かれている。２６−１の内容は２６−３
の内容とともにデコーダ４５に入力され、その後処理依
頼メツセージ送信の制御回路１９に送られる。２９はア
ドレス加算器である。

３８は演算器で、２本のバス、すなわちＬＢＵＳ３６と
ＲＢＵＳ３７とから入力して、ＡＢＵＳ３９に結果を出
力する。３５は汎用および浮動小数点レジスタ群であり
、ＬＢＵＳ３６とＲＢＵＳ３７とに接続している。２２
は処理依頼メツセージ受信をプロセッサに通知するため
のフラグレジスタで、その内容はデコーダ３４から出力
される一つの機械命令サイクル終了信号４３とともにセ
レクタ４２に入力される。２３は処理依頼メツセージの
処理用レジスタ群で処理コードレジスタ２３−１．アド
レスレジスタ２３−２、演算データレジスタ２３−３．
ワークレジスタ２３−４から構成されている。ただし、
レジスタ２３−１゜２．３は入力ボートレジスタ１６−
４．２．３を当てても良い。処理コードレジスタ２３−
１の内容はデコーダ４４に入力された後セレクタ４２に
送られる。４０は制御回路１９の状態レジスタ、４１は
そのデコーダである。

続いて、第２図により入力ポートレジスタ１６のフィー
ルドを説明する。入力ポートレジスタ１６の各フィール
ドはメツセージの種類に応じて色々な意味を持つが、こ
こでは本発明に関係する処理依頼メツセージについて説
明する。入力ポートレジスタ１６の第一フイールド１６
−１には、依頼した処理の内容を示す処理コードが格納
される。第二フィールド１６−２には被処理データのア
ドレス、第三フィールド１６−３には処理データの値が
格納される。

次に、第３図により出力ポートレジスタ１５のフィール
ドを説明する。入力ポートレジスタと同様、出力ポート
レジスタ１５の各フィールドもメツセージの種類に応じ
て色々な意味を持つが、ここでは本発明に関係する処理
依頼メツセージについて説明する。出力ポートレジスタ
１５の第一フイールド１５−１には、メツセージの送信
先要素プロセッサの識別番号を格納する。残るフィール
ドには、入力ポートレジスタと同じ情報を格納する。す
なわち、１５−２には処理コードを、１５−３には被処
理データのアドレスを、１５−４には処理データの値を
格納する。

次に本発明に係る回路の動作を第１図を用いて詳細に説
明する６以下では、要素プロセッサ１がデータＡに対す
る再帰型演算Ａ＝Ａ申Ｂを行なう命令ＲＯＰ　　Ｒ１，Ｒ２，Ｒ３ □ここにＲ１はＡのアドレスが、Ｒ２はＢの値が、Ｒ３は処理コードが格納されている汎用レジスタの番号であるを発行する場合を考える。また、Ａが他の要素プロセッ
サにある場合、その要素プロセッサを要素プロセッサ２
とする。再帰型演算命令にはこの他、ＲＯＰ　　Ｒ１，
Ｒ３というタイプのものが存在する。例えばＡをシフトする
とかＡの符号を反転する等であるが、基本的な動作は第
一のタイプのものと同じであるので、以下では第一のタ
イプに絞って説明する。

プロセッサ１の動作再帰型演算命令がフェッチされ、命令レジスタ１２に格
納されると、その命令コード部ＯＰが制御記憶中のマイ
クロプログラムのリテラル部とともに制御記憶アドレス
レジスタ３２に格納され、その内容が指す制御記憶の領
域、すなわち再帰型演算命令実行マイクロプログラムが
一語ずつ制御記憶データレジスタ３３に読みだされ、デ
コーダ３４により制御信号に変換される。まず初めに、
オペランドで指定された汎用レジスタＲ３にある再帰型
演算処理コードが外部バス２経由でレジスタ２１に格納
され、また、汎用レジスタＲ２中のデータＢがレジスタ
２５に格納される。次に、外部バスに汎用レジスタＲ１
からアドレスが出力されてデータＡの読みたしが始まる
。アドレスはセグメント番号フィールドとセグメント内
オフセットフィールドとからなり、レジスタ２４にラッ
チされた後、セグメント番号フィールド２４−１はセグ
メントテーブル２６に入力されて物理アドレスに変換さ
れる。セグメントテーブルの各エントリを構成するフィ
ールドのうち、フィールド２６−１はＩＮＶＡＬＩＤフ
ィールドで、該データＡを含むセグメントが自要素プロ
セッサ中に存在していれば０が、存在していなければ１
が書かれている。

フィールド２６−２には該セグメントの物理アドレスが
格納されていて、レジスタ２７に出力される。フィール
ド２６−３には、該セグメントが他要素プロセッサ中に
存在している場合にはその要素プロセッサ識別番号が、
他要素プロセッサ中には存在していない場合には空であ
ることを示すコードが格納されていて、レジスタ３０に
出力される。フィールド２６−４には他要素プロセッサ
中の該セグメントの仮想アドレスが格納されていて、レ
ジスタ２８に出力される１本発明では、簡単のために、
一つのセグメントに対し他要素プロセッサに存在するセ
グメントは一つとしているが、フィールド２６−３と２
６−４を複数個リスト形式で保持するようにすれば、容
易に他要素プロセッサに存在するセグメントの数を増や
すことができる。フィールド２６−１と２６−３の内容
は、デコーダ４５でデコードされた後、制御回路１９に
入力されるが、その組合せにより以下のように種種の動
作が実行される。

（１）　ＩＮＶＡＬＩＤ　＝　Ｏかラフイールド２６−
３＝空の場合。

該セグメントが自要素プロセッサ中に存在し、かつ、他
要素プロセッサ中には存在しない場合である。このとき
は、制御回路１９は状態レジスタ４０に自プロセッサで
処理することを示すＥＸＥＣＵＴＥコードを格納し、レ
ジスタ２４のセグメント内オフセットフィールド部２４
−２とレジスタ２７の内容（セグメント物理アドレス）
をアドレス加算器２９に送る。アドレス加算器２９から
は該データＡの物理アドレスが出力され、自局所メモリ
３に送られて読みだしが行なわれる。一方、状態レジス
タ４０の内容はデコーダ４１でデコードされた後セレク
タ４２に送られ、これが上記ＥＸＥＣＵＴＥコードであ
る場合は、制御記憶アドレスレジスタ３２にはｌ　Ａ　
ｊ　がセットされる。このアドレスは読みだされた被定
義データＡとＲ２中のＢの加算を行なう再帰型演算処理
マイクロプログラムの次のステップを指している。従っ
て、この再帰型演算は自要素プロセッサ内で行なわれる
。

（２）　ＩＮＶＡＬＩＤ　＝　１かラフイールド２６−
３＝他要素プロセッサ識別番号の場合。

該セグメントが自要素プロセッサ中に存在せず、かつ、
他要素プロセッサ中には存在している場合である。この
ときは、制御回路１９は状態レジスタ４０に自プロセッ
サでは処理しないことを示すＩＮＶＡＬＩＤコードを格
納し、レジスタ２４のセグメント内オフセットフィール
ド部２４−２とレジスタ２８の内容（他要素プロセッサ
中のセグメント仮想アドレス）をアドレス加算器２９に
送る。アドレス加算器２９からは該データＡの他要素プ
ロセッサ中における仮想アドレスが出力され、出力ボー
トレジスタ１５のフィールド１５−３に送られる。また
、データレジスタ２５、レジスタ２１、レジスタ３０の
内容が出力ボートレジスタのフィールド１５−４．１５
−２．１５−１に送られる。

こうして編成されたメツセージは相互結合ネットワーク
１により該データが存在する要素プロセッサに送られる
。受信側の要素プロセッサの動作については後述する。

一方、状態レジスタ４０の内容がＩＮＶＡＬＩＤコード
である場合は、デコーダ４１から出力される信号により
セレクタ４２は制御記憶アドレスレジスタ３２の内容と
して′Ｂ′をセットする。これは該機械命令の命令サイ
クルの最後に実行するマイクロ命令部（フラグ２２のチ
エツク、次の機械命令のフェッチ等）のアドレスを指し
ている。従って、この再帰型演算は自要素プロセッサ内
ではスキップされることになる。

（３）　ＩＮＶＡＬＩＤ＝　１かラフイールド２６−３
＝空の場合。

該セグメントが自要素プロセッサ中にも他要素プロセッ
サ中にも存在しない場合である。このときは、制御回路
１９は状態レジスタ４０にデータが存在しないことを示
すＥＭＰＴＹコードを格納し。

アドレス変換は行なわない、状態レジスタ４０の内容が
ＥＭＰＴＹコードである場合は、制御記憶アドレスレジ
スタ３２にはエラー処理のマイクロ命令のアドレス′Ｃ
′がセットされる。

（４）　ＩＮＶＡＬＩＤ　＝　Ｏかつフィールド２６−
３＝他要素プロセッサ識別番号の場合。

該セグメントが自要素プロセッサと他要素プロセッサの
両者に存在している場合である。このときは、制御回路
１９は状態レジスタ４０に自プロセッサで処理すること
を示すＥＸＥＣＬＩＴＥコードを格納し、一方、まず（
１）と同様にレジスタ２４のセグメント内オフセットフ
ィールド部２４−２とレジスタ２７の内容（セグメント
物理アドレス）をアドレス加算器２９に送る。アドレス
加算器２９からは該データＡの物理アドレスが出力され
、自局所メモリに送られて読みだしが行なわれる０次に
、（２）と同様にセグメント内オフセットフィールド部
２４−２とレジスタ２８の内容（他要素プロセッサ中の
セグメント仮想アドレス）をアドレス加算器２９に送る
。アドレス加算器２９からは他要素プロセッサ中におけ
る仮想アドレスが出力され、出力ボートレジスタ１５の
フィールド１５−３に送られる。また、データレジスタ
２５、レジスタ２１、レジスタ３０の内容が出力ボート
レジスタのフィールド１５−４．１５−２．１５−１に
送られる。こうして編成されたメツセージは相互結合ネ
ットワーク１により該データが存在する要素プロセッサ
に送られる。

一方、状態レジスタ４０の内容がＥＸＥＣＵＴＥコード
である場合は、（１）と同様に、読みだされたＡとＲ２
中のＢの加算に始まる再帰型演算処理のマイクロプログ
ラムが続けて実行される。

要素プロセッサ２の動作受信側の制御回路１８は処理依頼メツセージを入力ボー
トレジスタ１６に受は取ると、処理コードフィールド１
６−１を入力する。その結果が再帰型演算依頼であり、
かつ、フラグレジスタ２２の内容が０である場合、処理
コードを処理コードレジスタ２３−１に、メツセージ中
の被演算データＡのアドレスをアドレスレジスタ２３−
２に。

演算データＢの値を演算データレジスタ２３−３に格納
するとともに、フラグレジスタ２２を１として処理装置
１０に割込みをかける。処理装置１０のマイクロプログ
ラムは命令サイクル終了時にＥＮＤ信号４３を出力し、
フラグレジスタ２２の内容とともにセレクタ４２に送る
。フラグレジスタ２２の内容により上記割込みを検出す
ると、セレクタ４２は制御記憶アドレスレジスタ３２に
アドレスｌ　Ｄ　Ｉ　をセットし、割込み処理の動作に
移る。ただし、この場合の割込み処理、すなわち再帰型
演算の実行はすでに述べたようにマイクロプログラムレ
ベルで行なわれ、レジスタ退避等の動作は行なわない。

処理装置１０はこのマイクロプログラムを実行するが、
実行中に他の要素プロセッサから二重に割り込まれるこ
とのないようにしておく。従って、処理依頼メツセージ
が指示する再帰型演算処理は排他的に行なわれる。

再帰型演算の割込み処理プログラムはアドレスレジスタ
２３−２の内容を番地として局所メモリをアクセスし、
読みだしたデータ（被演算データ）Ａをワークレジスタ
２３−４に格納する６次にワークレジスタ２３−４と演
算データレジスタ２３−３の内容は、それぞれＲＢＵＳ
３６．ＬＢＵＳ３７に出力され、引き続いて演算器３８
に入力され、処理コードに対応した演算を施してＡＢＵ
Ｓ３９上に出力された結果をワークレジスタ２３−４に
入れる。最後にワークレジスタ２３−４の内容（計算結
果）はアドレスレジスタ２３−２の内容が指す局所メモ
リ中の領域に格納され、最後にフラグレジスタ２２がリ
セットされて再帰型演算の割込み処理は終了する。

次に、本発明に係る回路により、種々の場合において再
帰型演算が正しく実行されることを第４〜６図にて説明
する。

第４図は要素プロセッサ１がデータＡに対する再帰型演
算Ａ＝Ａ＊Ｂを行なう命令を発行し、Ａが他の要素プロ
セッサＪにリンクしたメモリモジュール中に存在してい
る場合である。再帰型演算命令がフェッチされると、要
素プロセッサ１のマイクロプログラムは汎用レジスタ３
５のＲ３レジスタ中の再帰型演算の処理コードとＲ２レ
ジスタ中のデータＢを本発明で用意したレジスタ２１゜
２５に格納し、外部バス２にＲ１レジスタ中のＡのアド
レスを出力してメモリ読み出し動作に入る。

Ａのアドレスのゼクメント番号フィールド２４−１はセ
グメントテーブル２６によりセグメントの物理アドレス
に変換されるが、このとき、該セグメントが自要素プロ
セッサ中に無い場合は、セグメントテーブル中のＩＮＶ
ＡＬＩＤビット＝１が本発明の送信側制御回路１９に入
力される。また、セグメントテーブル２６に記載されて
いる該セグメントの存在する他要素プロセッサ識別番号
も制御回路１９に入力される。入力された他要素プロセ
ッサ識別番号が空でないときは、制御回路１９が処理依
頼メツセージを出力ボートレジスタ１５に作成し、相互
結合ネットワーク１を経由して他要素プロセッサに送る
。またメモリ読み出しは中断し、自プロセッサ１０に対
して制御回路の状態レジスタ４ｏにＩＮＶＡＬＩＤコー
ドを書き込むことによりそれを通知する０通知を受けた
自プロセッサ１０のマイクロプログラムは１Ｂ′番地に
分岐して該機械命令の実行を終了し１次の機械命令フェ
ッチに進む。一方、処理依頼メツセージを受信した要素
プロセッサ２の受信側制御回路１８は、入力ボートレジ
スタ１６の内容を本発明のレジスタファイル２３に転送
した後、フラグレジスタ２２によりプロセッサ１０に通
知する０通知を受けたプロセッサ１０では、実行中の機
械命令サイクルの最後で再帰型演算割込み処理マイクロ
プログラム（′Ｄ′番地）に分岐し、レジスタファイル
２３中の情報を用いて処理を実行する。その後、次の機
械命令のフェッチを行なう。

第５図は要素プロセッサ１がデータＡに対する再帰型演
算命令を発行し、Ａが要素プロセッサ１自身のメモリモ
ジュール中に存在している場合である（ＩＮＶＡＬＩＤ
ビット＝０であり、かつ、他要素プロセッサ識別番号が
空である場合）。この場合はセグメントテーブル２６中
のセグメント物理アドレスを用いて局所メモリを読み出
し、制御回路の状態レジスタ４０には自プロセッサ１０
で処理することを示すＥＸＥＣＵＴＥコードが格納され
る。このコードにより、マイクロプログラムは上記メモ
リ読み出しに続く再帰型演算のステップ（’Ａ″番地）
に進み、また、処理依頼メツセージは送信されない。

第６図は、Ａが自他両要素プロセッサに存在している（
ＩＮＶＡＬＩＤビット＝０、かつ、他要素プロセッサ識
別番号が空でない）場合である。この場合は、制御回路
１９がまずセグメントテーブル２６中のセグメント物理
アドレスを用いてＡの物理アドレスを求め、これを局所
メモリに出力し、状態レジスタ４０には自プロセッサで
処理することを示すＥＸＥＣＵＴＥコードを格納する。

このコードにより、自プロセッサ１０のマイクロプログ
ラムは上記メモリアクセスに続く再帰型演算の諸ステッ
プ（１Ａ′番地）に進む。次に、制御回路１９はセグメ
ントテーブル２６中の他要素プロセッサ識別番号やセグ
メントアドレスを用いて処理依頼メツセージを出力ポー
トレジスタ１５に作成し、相互結合ネットワーク１を経
由して送信する。この処理依頼メツセージを受信した要
素プロセッサ２の受信側制御回路１８は、第４図と同様
に入力ポートレジスタ１６の内容を本発明のレジスタフ
ァイル２３に転送した後、フラグレジスタ２２によりプ
ロセッサ１０に通知する。通知を受けたプロセッサ１０
では、実行中の機械命令サイクルの最後で再帰型演算割
込み処理マイクロプログラム（１Ｄ′番地）に分岐し、
レジスタファイル２３中の情報を用いて処理を実行する
。その後、次の機械命令のフェッチを行なう。

〔発明の効果〕

このように１本発明においては再帰型演算はすべて再帰
処理されるデータＡの存在するプロセッサ側の演算器に
より実行され、従来のように、プログラム実行側のプロ
セッサからネットワークを経由して送信を依頼された再
帰処理対象データＡを、該データを持つプロセッサが読
みだして再びネットワークを経由して該プログラムを実
行しているプロセッサ側に送って演算処理し、さらにも
う−度ネットワークを経由して結果データを送り返すと
いう手間を必要としない。このため、両方のプロセッサ
はこの処理を実行中に無駄な待ち時間を持つことが無く
、また、この待ち時間の間に他のプロセッサが再帰処理
中のデータＡを読まないように排他制御域を設定する手
間も必要としない。すなわち、プログラム実行側のプロ
セッサは再帰型演算依頼メツセージをネットワークに送
りだしたらすぐに次の処理を始めることが出来、また、
再帰処理されるデータＡを持つプロセッサ側では、再帰
型演算依頼メツセージを受は取ったらプロセッサの動作
を一時停止して依頼内容を割り込ませるだけの処理で済
み、レジスタの内容を退避させたり、排他制御域を設定
したりする手間は必要無く、他のプロセッサも不必要に
データアクセスを制限されることはない。

【図面の簡単な説明】

第１図は並列計算機の要素プロセッサの本発明にかかわ
る回路部分を中心に示した構成図、第２図は入力ポート
レジスタの構成図、第３図は出力ポートレジスタの構成
図である。また、第４図は他の要素プロセッサ中にある
データを再帰型演算処理する場合の動作説明図、第５図
は自要素プロセッサ中にあるデータを再帰型演算処理す
る場合の動作説明図、第６図は自他面要素プロセッサ中
にあるデータを再帰型演算処理する場合の動作説明図、
第７図はシステムの全体構成図である。１・・・相互結合ネットワーク、２・・・外部バス、３
・・・・・・局所メモリ、１０・・・プロセッサ（ＣＰ
Ｕ）。１２・・・命令レジスタ、１５・・・出力ポートレジス
タ、１６・・・入力ボートレジスタ、１８・・・（受信
側）制御回路、１９・・・（送信側）制御回路、２２・
・・フラグレジスタ、２３−１・・・処理コードレジス
タ、２３−２・・・番地レジスタ、２３−３・・・演算
データレジスタ、２３−４・・・ワークレジスタ、２６
・・・セグメントテーブル、３１・・・制御記憶、３２
・・・制御記憶アドレスレジスタ、３８・・・演算器、
４０・・・不　Ｚ　国

Claims

【特許請求の範囲】１、ぞれぞれデータ保持用のメモリを有する複数の要素
プロセッサがネットワークにより相互に交信可能に接続
されている並列計算機において、第１の要素プロセッサ
に接続された第１のメモリに保持された第１のデータと
、第２の要素プロセッサに接続された第２のメモリ内の
第２のデータを指定するアドレスと、該第１、第２のデ
ータについて施すべき処理の種別とを含む処理要求を該
第１の要素プロセッサから該第２の要素プロセッサに送
出する第１の手段と、該第２の要素プロセッサに設けら
れ、該アドレスにて応答して該第２のメモリから該第２
のデータを読み出し、該第１のデータと該第２のデータ
に対して該処理を施し、該処理の結果データを該第２の
メモリに格納する第２の手段を有することを特徴とする
処理依頼機能をもつ並列計算機。２、該第２の手段は該第２の要素プロセッサで実行中の
処理を中断して該処理要求で要求された処理を実行する
手段を有することを特徴とする第１項の処理依頼機能を
もつ並列計算機。３、該第２の手段は、該処理結果データを該第２のメモ
リの中の、該第２のデータが記憶されていた記憶位置に
書込む手段を有することを特徴とする第１項の処理依頼
機能をもつ並列計算機。４、該第１の手段は該第１のデータおよび該アドレスを
指定する命令に応答して該アドレスから該処理要求を送
出すべき要求プロセッサを判別する手段を有することを
特徴とする第１項の処理依頼機能をもつ並列計算機。