JPH01124026A - Logic operation method - Google Patents
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、コンピュータによる論理演算の結果が、当
該コンピュータのマシンサイクルに対応する時間だけ遅
れて出力するのを解消できる論理演算方法に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a logical operation method capable of eliminating the fact that the results of logical operations by a computer are output with a delay of a time corresponding to the machine cycle of the computer.
近年では被制御対象をアナログ量で制御する代りに、デ
ジタル量を用いて制御することが多くなっており、この
ようなデジタル量による制御を行う装置では、マイクロ
コンピュータを使用して論理判定の処理を実行し、その
結果として、マイクロコンピュータの内部データを直接
出力している。In recent years, controlled objects are often controlled using digital quantities instead of analog quantities, and devices that perform control using such digital quantities use microcomputers to process logical judgments. As a result, the internal data of the microcomputer is directly output.
第７図はマイクロコンピュータを使用して論理判定の処
理を実行する従来例を示した図であって、４個の論理信
号Ｙｌ、Ｙ２．Ｙ３．Ｙ４がマイクロコンピュータ１０
へ入力され、かつこれら４個の入力論理信号の論理積を
演算°するものとすると、このマイクロコンピュータ１
０は４個の論理信号がすべて入力した時点からこれらの
論理積演算を開始し、その結果としてＺ４なる最終論理
演算結果を出力する。なお、マイクロコンピュータ１０
はこの７４なる出力以外にも、別途に要求される他の論
理判定の結果を出力するが、これらについての説明は省
略する。FIG. 7 is a diagram showing a conventional example in which a microcomputer is used to execute logic judgment processing, in which four logic signals Yl, Y2 . Y3. Y4 is microcomputer 10
and calculates the AND of these four input logic signals, this microcomputer 1
0 starts these AND operations from the time when all four logic signals are input, and outputs the final logic operation result Z4 as a result. In addition, the microcomputer 10
In addition to the output 74, the output section 74 also outputs results of other logical judgments that are required separately, but explanations of these will be omitted.
第８図は第７図に示すマイクロコンピュータが論理演算
を実行する場合のタイムチャートであって、第８図（イ
）、（ロ）、（ハ）、（ニ）はそれぞれ入力記号Ｙ１．
．Ｙ２．Ｙ３．Ｙ４の変化を、第８図（ホ）はこれら４
個の入力信号の最終論理演算結果Ｚ４の変化を、それぞ
れがあられしている。FIG. 8 is a time chart when the microcomputer shown in FIG. 7 executes logical operations, and FIG. 8 (a), (b), (c), and (d) are input symbols Y1, .
．． Y2. Y3. Figure 8 (e) shows the changes in Y4.
Each of them indicates a change in the final logic operation result Z4 of the input signals.
この第８図における最終論理演算結果Ｚ４は、前述した
ように、４個の入力信号Ｙ１〜Ｙ４の論理積であるが、
これらの入力信号が、それぞれ任意の時間差をもってマ
イクロコンピュータ１０へ入力する場合、当該マイクロ
コンピュータ １０ は最終の入力信号であるＹ４が人
力してから定められた論理演算（この場合は論理積演算
）を開始するので、Ｚ４なる出力信号を得るまでには、
必ずこのマイクロコンピュータ１０に固有のマシンサイ
クルに対応したＴＰなる時間遅れがあり、これは割込み
レベルを用いての優先処理を行っても、やはり時間的な
遅れを生じてしまう。The final logical operation result Z4 in FIG. 8 is the AND of the four input signals Y1 to Y4, as described above.
When these input signals are input to the microcomputer 10 with arbitrary time differences, the microcomputer 10 performs a predetermined logical operation (in this case, an AND operation) after manually inputting the final input signal Y4. So, by the time we get the output signal Z4,
There is always a time delay called TP corresponding to the machine cycle specific to this microcomputer 10, and this still causes a time delay even if priority processing is performed using the interrupt level.
たとえば、駆動装置に半導体素子を使用している電気車
の制御を、この電気車に搭載しているマイクロコンピュ
ータが行う場合に、第１人力Ｙｌ。For example, when a microcomputer installed in an electric car that uses semiconductor elements in its drive unit controls the electric car, the first human power Yl.
第２人力Ｙ２および第３人力Ｙ３がそれぞれ当該電気車
の運転条件であり、最終入力Ｙ４が半導体素子の過電流
信号である場合を想定する。この場合、電気車は３個の
運転条件Ｙ１〜Ｙ３が成立して運転中であるが、半導体
素子に過電流が流れるとＹ４なる信号がマイクロコンピ
ュータ１０へ入力し、運転条件との論理積により、電源
をトリップさせるべく２４なる信号を出力するのである
が、半導体素子は過電流耐量が殆どないことから、電流
の上昇率が大である場合には、前述のマシンサイクルに
対応する遅れ時間ＴＰは致命的であって、マイクロコン
ピュータ１０が信号Ｚ４を出力して電源トリップを指令
しても、間に合わない事態を生しるおそれがある。また
、これは半導体素子に過電圧が印加される場合も同様で
ある。It is assumed that the second human power Y2 and the third human power Y3 are the operating conditions of the electric vehicle, and the final input Y4 is the overcurrent signal of the semiconductor element. In this case, the electric car is operating with three operating conditions Y1 to Y3 satisfied, but when an overcurrent flows through the semiconductor element, a signal Y4 is input to the microcomputer 10, and the signal Y4 is logically multiplied with the operating conditions. , a signal of 24 is output in order to trip the power supply, but since semiconductor elements have almost no overcurrent tolerance, if the rate of increase in current is large, the delay time TP corresponding to the machine cycle described above is is fatal, and even if the microcomputer 10 outputs the signal Z4 to instruct a power trip, there is a possibility that the situation will not be met in time. Further, this also applies when an overvoltage is applied to the semiconductor element.
そこでマイクロコンピュータ１０のマシンサイクルを考
慮に入れて、異常判定のレベルを下げる、すなわち実際
には過電流になっていないのに過電流と判定する信号を
出力することになるので、電源トリップが頻発する欠点
を有することになる。Therefore, taking into account the machine cycle of the microcomputer 10, the level of abnormality judgment is lowered, in other words, a signal is output to judge that there is an overcurrent even though there is actually no overcurrent, which causes frequent power trips. It has the disadvantage of
またこのような不都合を避けようとすれば、半導体素子
の過電流耐量を大きくしなければならないので、装置の
大形化とコストの増大を招くこととなる。Furthermore, in order to avoid such inconveniences, it is necessary to increase the overcurrent capability of the semiconductor element, which results in an increase in the size and cost of the device.
そこでこの発明の目的は、時間差をもってマイクロコン
ピュータに複数の信号が入力する場合に、最終信号の入
力時点から、演算結果を出力するまでにマシンサイクル
によって生じる時間遅れを解消して、直ちに最終の論理
演算結果を得ることができるようにすることにある。Therefore, an object of the present invention is to eliminate the time delay caused by the machine cycle from the input of the final signal to the output of the calculation result when multiple signals are input to the microcomputer with time differences, so that the final logic can be immediately output. The purpose is to be able to obtain calculation results.
上記の目的を達成するために、この発明の論理演算方法
は、コンピュータに時間差をもって与えられる複数の論
理信号の最終論理信号が入力されたのちに論理演算を行
って、その演算結果を出力する論理演算方法において、
前記コンピュータは最終論理信号を除いた既入力論理信
号による論理演算を行い、その結果として得られる第１
論理演算結果を別途に設けた論理演算手段に入力させ、
前記の最終論理信号はこの論理演算手段に入力させ、当
該論理演算手段はこれらの入力信号により得られる最終
論理演算結果を出力するとともにこれを記憶し、かつこ
の最終論理演算結果またはこれと同等の信号を前記コン
ピュータへ入力したのちに前記論理演算手段の記憶をリ
セットするものとする。In order to achieve the above object, the logical operation method of the present invention provides a logic operation method that performs a logical operation after the final logical signal of a plurality of logical signals given to a computer with a time lag is input, and outputs the operation result. In the calculation method,
The computer performs a logical operation using the input logic signals excluding the final logic signal, and the first
Input the logical operation results into a separately provided logical operation means,
The final logic signal is input to this logic operation means, which outputs and stores the final logic operation result obtained from these input signals, and stores the final logic operation result or an equivalent result. After inputting the signal to the computer, the memory of the logical operation means is reset.
この発明は、時間差をもってコンピュータへ入力される
複数の論理信号のうち、最終入力論理信号以外の既入力
論理信号による論理演算をあらかじめこのコンピュータ
で行っておき、その結果として得られる第１論理演算結
果を別途に設けている論理演算手段に入力させ、この論
理演算手段に前記の最終入力論理信号を導入することで
最終論理演算結果を即座に求めて出力させるとともに、
これを当該論理演算手段に記憶させておく。一方この最
終論理演算結果、またはこれと同等の信号を前記のコン
ピュータに送って、当該コンピュータにおける論理演算
を完結させたのち、前記論理演算手段の記憶をリセット
させることにより、最終論理信号が入力されれば、マシ
ンサイクルに起因する時間遅れを生じることなしに、最
終論理演算結果を得ることができるようにするものであ
る。This invention provides a first logical operation result obtained by performing in advance a logical operation using an input logic signal other than the final input logic signal among a plurality of logic signals inputted to the computer with a time difference, and is input to a separately provided logic operation means, and the final input logic signal is introduced into the logic operation means to immediately obtain and output the final logic operation result, and
This is stored in the logical operation means. On the other hand, after sending this final logical operation result or a signal equivalent thereto to the computer and completing the logical operation in the computer, the final logical signal is inputted by resetting the memory of the logical operation means. Accordingly, the final logical operation result can be obtained without causing a time delay due to machine cycles.
第１図は本発明の第１実施例を示す回路構成図である。 FIG. 1 is a circuit diagram showing a first embodiment of the present invention.
この第１図は、時間差をもって入力される４個の論理信
号Ｙｌ、Ｙ２．Ｙ３．Ｙ４の論理積を求める場合である
が、マイクロコンピュータ １０には、最終入力信号Ｙ
４を除いたＹｌ、Ｙ２．Ｙ３なる信号が入力されるので
、このマイクロコンピュータ１０は、この３個の入力信
号による論理演算をあらかじめ行って、その結果として
第１論理演算結果Ｚ３を出力する。This FIG. 1 shows four logic signals Yl, Y2 . Y3. When calculating the logical product of Y4, the microcomputer 10 receives the final input signal Y
Yl excluding 4, Y2. Since the signal Y3 is input, the microcomputer 10 performs a logical operation using these three input signals in advance, and outputs the first logical operation result Z3 as a result.
この第１論理演算結果Ｚ３は、別途に設けた論理演算回
路２０へ入力されており、前述の最終入力信号Ｙ４をこ
の論理演算回路２０へ導くと、この両人力の演算結果で
ある最終論理演算結果Ｚ４が直ちにこの論理演算回路か
ら出力されるとともに、これを記憶する。さらにこの最
終論理演算結果Ｚ４をマイクロコンピュータ１０へ入力
させて、このマイクロコンピュータ１０による論理演算
を完結させる。This first logic operation result Z3 is input to a logic operation circuit 20 provided separately, and when the aforementioned final input signal Y4 is led to this logic operation circuit 20, the final logic operation which is the operation result of this two-person operation is performed. The result Z4 is immediately output from this logic operation circuit and is stored. Furthermore, this final logical operation result Z4 is input to the microcomputer 10, and the logical operation by this microcomputer 10 is completed.
また論理演算回路２０の記憶は、その後に、最終入力信
号Ｙ４の消滅（たとえばＹ４が過電流検出信号の場合は
、最終論理演算結果として電源トリップ信号Ｚ４が出力
され、電源がトリップすれば過電流は自動的に解消され
るので、信号Ｙ４は消滅する）などによりリセットされ
る。Furthermore, the memory of the logic operation circuit 20 is such that the final input signal Y4 disappears (for example, if Y4 is an overcurrent detection signal, a power supply trip signal Z4 is output as the final logic operation result, and if the power supply trips, the overcurrent is automatically canceled, so the signal Y4 disappears).
第２図は第１図に示す第１実施例回路における各信号の
状態を表したタイムチャートであって、第２図（イ）、
（ロ）、（ハ）はそれぞれマイクロコンピュータ１０へ
入力する第１人力信号Ｙｌ。FIG. 2 is a time chart showing the state of each signal in the first embodiment circuit shown in FIG.
(b) and (c) are the first human input signals Yl input to the microcomputer 10, respectively.
第２人力信号Ｙ２．第３人力信号Ｙ３の変化を、第２図
（ニ）は論理演算回路２０へ入力する最終入力信号Ｙ４
の変化を、第２図（ホ）は論理演算回路２０から出力す
る最終論理演算結果Ｚ４の変化ヲ、第２図（へ）はマイ
クロコンピュータ１０から出力する第１論理演算結果Ｚ
３の変化を、それぞれがあられしている。Second human power signal Y2. The change in the third human input signal Y3 is shown in FIG.
2(e) shows the change in the final logic operation result Z4 output from the logic operation circuit 20, and FIG. 2(e) shows the change in the first logic operation result Z4 output from the microcomputer 10.
Each one is hailing the changes in number 3.
この第２図であきらかなように、時間差をもって入力す
る４個の信号のうちで早期にあられれるＹｌ、Ｙ２．Ｙ
３．なる３個の信号をマイクロコンピュータ１０へ入力
させて、これらの論理積演算をあらかじめ行わせる。そ
れ故、時刻１．に第３人力信号Ｙ３が入力してから、こ
のマイクロコンピュータ１０のマシンサイクルに対応し
たＴＰなる時間が経過した時刻ｔ２に、第１論理演算結
果Ｚ３が得られるので、時刻ｔ３に最終入力信号Ｙ４が
到来すると、論理演算回路２０はこのＹ４とＺ３との論
理演算を直ちに行って、最終論理演算結果Ｚ４を出力す
るので、Ｙ４が入力してからＺ４を出力するまでに時間
遅れを生じていないことがわかる。As is clear from FIG. 2, among the four signals input with a time difference, Yl, Y2. Y
3. The following three signals are inputted to the microcomputer 10, and the AND operation of these signals is performed in advance. Therefore, time 1. Since the first logical operation result Z3 is obtained at time t2, when a time TP corresponding to the machine cycle of this microcomputer 10 has elapsed since the third human power signal Y3 was input to the microcomputer 10, the final input signal Y4 is When , the logical operation circuit 20 immediately performs a logical operation on Y4 and Z3 and outputs the final logical operation result Z4, so there is no time delay between inputting Y4 and outputting Z4. I understand that.
第３図は第１図に示す第１実施例回路に図示の論理演算
回路２０の構成をあられした図であって、この論理演算
回路２０ はＤフリップフロップ２１と反転素子２２で
構成し、第１論理演算結果Ｚ３を反転素子２２を介して
Ｄフリップフロップ２１のクリヤ端子ＣＬに、最終入力
信号Ｙ４をクロックパルス端子ＣＰにそれぞれ入力させ
ることにより、第２図のタイムチャートに示す最終論理
演算結果Ｚ４を得ることができる。なおり入力端子とプ
リセット端子ＰＲとには正電位Ｐを印加しておく 。FIG. 3 is a diagram in which the configuration of the illustrated logic operation circuit 20 is added to the first embodiment circuit shown in FIG. The final logical operation result shown in the time chart of FIG. You can get Z4. Note that a positive potential P is applied to the input terminal and preset terminal PR.
第４図は本発明の第２の実施例を示す回路構成図である
。FIG. 4 is a circuit configuration diagram showing a second embodiment of the present invention.
この第４図も前述の第１図と同様に、時間差をもって入
力される４個の論理信号Ｙｌ、Ｙ２゜Ｙ３．Ｙ４の論理
積を求める場合であって、最終入力信号であるＹ４を論
理演算回路３０へ入力し、それ以前に出現しているＹｌ
、Ｙ２．Ｙ３なる３個の信号はマイクロコンピュータ１
０へ入力すせ、このマイクロコンピュータ１０において
あらかじめ論理演算を行わせることにより得られる第１
論理演算結果Ｚ３を、論理演算回路３０へ出力している
のは、第１図に示す第１実施例回路の場合と同じである
。Similarly to FIG. 1, this FIG. 4 also includes four logic signals Yl, Y2, Y3, . When calculating the logical product of Y4, the final input signal Y4 is input to the logic operation circuit 30, and the Yl that has appeared before
, Y2. The three signals Y3 are the microcomputer 1
0, and the microcomputer 10 performs a logical operation in advance to obtain the first
The logic operation result Z3 is output to the logic operation circuit 30, as in the case of the first embodiment circuit shown in FIG.
この第４図に示す第２実施例回路では、第１論理演算結
果Ｚ３を既に入力している論理演算回路３０は、最終入
力信号Ｙ４の到来とともに、直ちに最終論理演算結果Ｚ
４を出力するとともに、このＺ４と同等の信号Ｚ４Ａを
マイクロコンピュータ１０に入力させて論理演算を完結
させるとともに、第２論理演算結果Ｚ３Ａをこの論理演
算回路３０へ出力し、かつこの第２論理演算結果Ｚ３Ａ
を適宜な時間経過後に消滅させることで、論理演算回路
３０の記憶をリセットさせ、新たな論理演算に備える。In the second embodiment circuit shown in FIG. 4, the logic operation circuit 30 which has already input the first logic operation result Z3 immediately receives the final logic operation result Z upon arrival of the final input signal Y4.
4, inputs a signal Z4A equivalent to this Z4 to the microcomputer 10 to complete the logical operation, outputs the second logical operation result Z3A to this logical operation circuit 30, and completes the logical operation. Result Z3A
By extinguishing the memory after an appropriate time has elapsed, the memory of the logical operation circuit 30 is reset and prepared for a new logical operation.
第５図は第４図に示す第２実施例回路における各信号の
状態をあられしたタイムチャートであって、第５図（イ
）、（ロ）、（ハ）はそれぞれマイクロコンピュータ１
０へ入力する第１人力信号Ｙｌ、第２人力信号Ｙ２．第
３人力信号Ｙ３の変化を、第５図（ニ）は論理演算回路
３０へ入力する最終入力信号Ｙ４の変化を、第５図（ホ
）は論理演算回路３０から出力する最終論理演算結果Ｚ
４の変化を、第５図（へ）はこの信号Ｚ４と同等でマイ
クロコンピュータ１０に与えられる信号Ｚ４Ａの変化を
、第５図（ト）はマイクロコンピュータ１０から出力さ
れる第２論理演算結果Ｚ３Ａの変化を、第５図（チ）は
マイクロコンピュータ１０から出力する第１論理演算結
果Ｚ３の変化を、それぞれがあられしている。FIG. 5 is a time chart showing the states of each signal in the second embodiment circuit shown in FIG.
0, the first human power signal Yl, the second human power signal Y2. FIG. 5(D) shows the change in the third human input signal Y3, FIG. 5(D) shows the change in the final input signal Y4 input to the logic operation circuit 30, and FIG.
5(g) shows the change in the signal Z4A which is equivalent to this signal Z4 and is given to the microcomputer 10, and FIG. 5(g) shows the second logic operation result Z3A output from the microcomputer 10. 5 (h) shows the changes in the first logical operation result Z3 output from the microcomputer 10, respectively.
この第５図であきらかなように、時間差をもって入力す
る４個の信号のうち、最終入力信号Ｙ４ヲ除いた残余の
信号がすべてマイクロコンピュータ１０に入力した時点
ｔ、から、マシンサイクルに対応したＴＰなる時間が経
過した時刻ｔ２に第１論理演算結果Ｚ３が得られるので
、時刻ｔ３に最終入力信号Ｙ４が到来すると、論理演算
回路３０はこれらの信号Ｚ３とＹ４との論理演算を直ち
に行って、最終論理演算結果Ｚ４を出力するとともに、
このＺ４と同等の信号Ｚ４Ａをマイクロコンピュータ１
０へ出力することで、マイクロコンピュータ１０はマシ
ンサイクルに対応したＴＰなる時間を経過した時刻ｔ、
にその演算を完結させて、第２論理演算結果Ｚ３Ａを論
理演算回路３０へ出力する。マイクロコンピュータ １
０は、その後、適宜な時間が経過した時刻ｔ６にこの信
号Ｚ３Ａを消滅させることで、論理演算回路３０の記憶
をリセットさせている。As is clear from FIG. 5, from time t when all the remaining signals excluding the final input signal Y4 among the four signals input with time differences are input to the microcomputer 10, TP corresponding to the machine cycle Since the first logical operation result Z3 is obtained at time t2 after a period of time has elapsed, when the final input signal Y4 arrives at time t3, the logical operation circuit 30 immediately performs a logical operation on these signals Z3 and Y4, While outputting the final logical operation result Z4,
A signal Z4A equivalent to this Z4 is sent to the microcomputer 1.
0, the microcomputer 10 determines the time t, at which time TP corresponding to the machine cycle has elapsed.
The operation is completed at the end, and the second logic operation result Z3A is output to the logic operation circuit 30. Microcomputer 1
0 resets the memory of the logic operation circuit 30 by extinguishing this signal Z3A at time t6 after an appropriate period of time has elapsed.
第６図は第４図に示す第２実施例回路に図示の論理演算
回路３０の構成をあられした図であって、この論理演算
回路３０はＪ−にフリップフロップ３１ とクロックパ
ルスを出力する発振回路３２と。FIG. 6 is a diagram in which the configuration of the illustrated logic operation circuit 30 is added to the second embodiment circuit shown in FIG. With circuit 32.
論理積素子３３．ならびに２個の論理和素子３４゜３５
とで構成されている。AND element 33. and two OR elements 34°35
It is made up of.
この第６図に示すように、最終入力信号Ｙ４と第１論理
演算結果Ｚ３とを論理積素子３３へ入力させ、この論理
積素子３３の出力を論理和素子３４ とＪ−にフリップ
フロップ３１のＪ入力端子に与え、第２論理演算結果Ｚ
３Ａを論理和素子３５ とＪ−にフリップフロップ３１
のクリヤ端子ＣＬへ与える。さらにこのＪ−にフリッ
プフロップ３１のに入力端子とプリセット端子ＰＲには
零ポルトを、またクロックパルス端子ＣＰには発振回路
３２からのクロックパルスを与えるようにして、当該Ｊ
−にフリップフロップ３１のＱ出力端子からの出力を前
述の論理和素子３４．３５に与えるとき、論理和素子３
５は最終論理演算結果Ｚ４を、また論理和素子３４はこ
の信号Ｚ４とは同等の信号Ｚ４Ａを出力することとなる
。As shown in FIG. 6, the final input signal Y4 and the first logical operation result Z3 are input to the AND element 33, and the output of the AND element 33 is sent to the OR element 34 and J- of the flip-flop 31. J input terminal, and the second logical operation result Z
3A to OR element 35 and J- to flip-flop 31
to the clear terminal CL. Further, a zero port is applied to the input terminal of the flip-flop 31 and the preset terminal PR to this J-, and a clock pulse from the oscillation circuit 32 is applied to the clock pulse terminal CP.
- When giving the output from the Q output terminal of the flip-flop 31 to the above-mentioned OR elements 34 and 35, the OR element 3
5 outputs the final logical operation result Z4, and the OR element 34 outputs a signal Z4A which is equivalent to this signal Z4.
従来の論理演算方法では、時間差をもって入力される複
数の信号の論理演算結果が、最終入力信号の入力時点か
らコンピュータのマシンサイクルに対応する時間遅れの
のちに出力されるのに対し、この発明によれば、最終入
力信号以外の厖大力信号による論理演算をあらかしめこ
のコンピュータで行わせ、その結果である第１論理演算
結果を別途に設けた論理演算手段に入力させておき、こ
の論理演算手段に最終入力信号が入力されると、直ちに
論理演算を行って、最終論理演算結果を出力するととも
にこれを記憶し、この最終論理演算結果またはこれと同
等の信号をコンピュータに送って、当該コンピュータに
おける演算を完結させたのち、適当な時間経過後に前記
論理演算手段の記憶をリセットさせるようにしているの
で、最終入力信号が入力すれば、コンピュータに固有の
マシンサイクルに起因する時間遅れをほぼ零にして、直
ちに論理演算結果が得られるので、僅かな時間遅れのた
めに大きな制御上のトラブルが発生するおそれを未然に
防止できる効果を有する。In conventional logical operation methods, the logical operation results of multiple signals input with time differences are output after a time delay corresponding to the machine cycle of the computer from the input point of the final input signal. According to this method, a logical operation using a large output signal other than the final input signal is performed by this computer, and a first logical operation result is inputted to a separately provided logical operation means. When the final input signal is input to the computer, it immediately performs a logical operation, outputs the final logical operation result, stores it, and sends this final logical operation result or a signal equivalent to this to the computer, so that the computer can perform the logical operation. Since the memory of the logic operation means is reset after an appropriate amount of time has passed after the operation is completed, when the final input signal is input, the time delay caused by the machine cycle inherent in the computer is reduced to almost zero. Since the logical operation result can be obtained immediately, it is possible to prevent a large control trouble from occurring due to a slight time delay.
第１図は本発明の第１実施例を示す回路構成図、第２図
は第１図に示す第１実施例回路における各信号の状態を
あられしたタイムチャート、第３図は第１図に示す第１
実施例回路に図示の論理演算回路２０の構成をあられし
た図であり、第４図は本発明の第２実施例を示す回路構
成図、第５図は第４図に示す第２実施例回路における各
信号の状態をあられしたタイムチャート、第６図は第４
図に示す第２実施例回路に図示の論理演算回路３０の構
成をあられした図である。第７図はマイクロコンピュー
タを使用して論理判定の処理を実行する従来例を示した
図、第８図は第７図に示す従来例回路で論理演算を実行
する場合のタイムチャートである。
１０・・・マイクロコンピュータ、２０．３０・・・論
理演算回路、２１・・・Ｄフリップフロップ、２２・・
・反転素子、３１・・・Ｊ−にフリップフロップ、３２
・・・発振回路、３３・・・論理積素子、３４．３５・
・・論理和素子。
第 １ 図
名２ 図
第 ３ 図
第６図
（イ）Ｙロ入力Ｙ１
慕８ 図Fig. 1 is a circuit configuration diagram showing the first embodiment of the present invention, Fig. 2 is a time chart showing the states of each signal in the circuit of the first embodiment shown in Fig. 1, and Fig. 3 is the same as Fig. 1. 1st to show
FIG. 4 is a circuit configuration diagram showing a second embodiment of the present invention, and FIG. 5 is a circuit diagram of a second embodiment shown in FIG. 4. Figure 6 is a time chart showing the status of each signal in Figure 4.
3 is a diagram in which the configuration of the illustrated logic operation circuit 30 is added to the illustrated second embodiment circuit. FIG. FIG. 7 is a diagram showing a conventional example in which a microcomputer is used to execute logical judgment processing, and FIG. 8 is a time chart when a logical operation is executed in the conventional example circuit shown in FIG. 10...Microcomputer, 20.30...Logic operation circuit, 21...D flip-flop, 22...
・Inversion element, 31...Flip-flop on J-, 32
...Oscillation circuit, 33...AND element, 34.35.
...Logic element. Figure 1 Name 2 Figure 3 Figure 6 (A) YB Input Y1 Mo 8 Figure
Claims (1)
理信号の最終論理信号が入力されたのちに論理演算を行
って、その演算結果を出力する論理演算方法において、
前記コンピュータは最終論理信号を除いた既入力論理信
号による論理演算を行い、その結果として得られる第１
論理演算結果を別途に設けた論理演算手段に入力させ、
前記の最終論理信号はこの論理演算手段に入力させ、当
該論理演算手段はこれらの入力信号により得られる最終
論理演算結果を出力するとともにこれを記憶し、かつこ
の最終論理演算結果またはこれと同等の信号を前記コン
ピュータへ入力したのちに前記論理演算手段の記憶をリ
セットすることを特徴とする論理演算方法。 ２）特許請求の範囲第１項記載の論理演算方法において
、前記論理演算手段が出力する最終論理演算結果または
これと同等の信号を前記コンピュータに入力させること
で、当該コンピュータが出力する第２論理演算結果をこ
の論理演算手段に与えてその記憶をリセットさせること
を特徴とする論理演算方法。[Claims] 1) A logical operation method in which a final logic signal of a plurality of logic signals given to a computer with a time difference is input, and then a logic operation is performed and the operation result is output,
The computer performs a logical operation using the input logic signals excluding the final logic signal, and the first
Input the logical operation results into a separately provided logical operation means,
The final logic signal is input to this logic operation means, which outputs and stores the final logic operation result obtained from these input signals, and stores the final logic operation result or an equivalent result. A logical operation method, comprising resetting the memory of the logical operation means after inputting a signal to the computer. 2) In the logical operation method according to claim 1, by inputting the final logical operation result outputted by the logical operation means or a signal equivalent thereto to the computer, the second logic outputted by the computer is inputted. A logical operation method characterized in that the operation result is given to the logical operation means to reset its memory.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62282812A JPH01124026A (en) | 1987-11-09 | 1987-11-09 | Logic operation method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62282812A JPH01124026A (en) | 1987-11-09 | 1987-11-09 | Logic operation method |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01124026A true JPH01124026A (en) | 1989-05-16 |
Family
ID=17657404
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62282812A Pending JPH01124026A (en) | 1987-11-09 | 1987-11-09 | Logic operation method |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01124026A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1304885C (en) * | 2002-04-24 | 2007-03-14 | 信越工程株式会社 | Sticking device for flat panel substrate |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59122127A (en) * | 1982-12-28 | 1984-07-14 | Fujitsu Ltd | Semiconductor integrated circuit |
-
1987
- 1987-11-09 JP JP62282812A patent/JPH01124026A/en active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59122127A (en) * | 1982-12-28 | 1984-07-14 | Fujitsu Ltd | Semiconductor integrated circuit |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1304885C (en) * | 2002-04-24 | 2007-03-14 | 信越工程株式会社 | Sticking device for flat panel substrate |
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