JPH01123472A - バイポーラ型半導体装置およびその製造方法 - Google Patents
バイポーラ型半導体装置およびその製造方法Info
- Publication number
- JPH01123472A JPH01123472A JP28162187A JP28162187A JPH01123472A JP H01123472 A JPH01123472 A JP H01123472A JP 28162187 A JP28162187 A JP 28162187A JP 28162187 A JP28162187 A JP 28162187A JP H01123472 A JPH01123472 A JP H01123472A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- collector
- metal
- insulating film
- film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 39
- 238000004519 manufacturing process Methods 0.000 title claims description 9
- 239000002184 metal Substances 0.000 claims abstract description 48
- 229910052751 metal Inorganic materials 0.000 claims abstract description 48
- 239000000758 substrate Substances 0.000 claims abstract description 42
- 229910021332 silicide Inorganic materials 0.000 claims abstract description 21
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims abstract description 21
- 238000000034 method Methods 0.000 claims abstract description 19
- 239000000463 material Substances 0.000 claims description 14
- 238000005498 polishing Methods 0.000 claims description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 9
- 229910052710 silicon Inorganic materials 0.000 abstract description 9
- 239000010703 silicon Substances 0.000 abstract description 9
- 238000005530 etching Methods 0.000 abstract description 5
- 238000001459 lithography Methods 0.000 abstract description 4
- 238000005229 chemical vapour deposition Methods 0.000 abstract description 2
- 238000000926 separation method Methods 0.000 description 7
- 238000009792 diffusion process Methods 0.000 description 6
- 238000007796 conventional method Methods 0.000 description 5
- 238000005468 ion implantation Methods 0.000 description 5
- 230000003647 oxidation Effects 0.000 description 5
- 238000007254 oxidation reaction Methods 0.000 description 5
- 239000012535 impurity Substances 0.000 description 4
- 238000002955 isolation Methods 0.000 description 4
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- 238000010438 heat treatment Methods 0.000 description 2
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 239000000969 carrier Substances 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Landscapes
- Bipolar Transistors (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[産業上の利用分野]
この発明はバイポーラ型半導体装置に関するものであり
、特に、コレクタ直列抵抗の低い、バイポーラ型半導体
装置に関するものである。
、特に、コレクタ直列抵抗の低い、バイポーラ型半導体
装置に関するものである。
[従来の技術]
第3図は、第1の従来例であり、従来法で形成れた酸化
膜分離(LOGO3:Local 0xidatio
n of 5ilicon)プロセスにより形成さ
れたシリコンバイポーラトランジスタの断面図である。
膜分離(LOGO3:Local 0xidatio
n of 5ilicon)プロセスにより形成さ
れたシリコンバイポーラトランジスタの断面図である。
図において、11は半導体基板であり、2は半導体基板
11上に形成される第1の絶縁膜であり、31は半導体
基板11中に形成される低抵抗拡散層であり、4は低抵
抗拡散層31上に形成されるコレクタ層、5はコレクタ
層4に形成されたベース層、6はベース層5中に形成さ
れたエミッタ層であり、7はコレクタ層4、ベース層5
、エミッタ層6から電極を取出す際の第2の絶縁膜であ
る。801.802.803はそれぞれコレクタ電極、
エミッタ電極、ベース電極である。
11上に形成される第1の絶縁膜であり、31は半導体
基板11中に形成される低抵抗拡散層であり、4は低抵
抗拡散層31上に形成されるコレクタ層、5はコレクタ
層4に形成されたベース層、6はベース層5中に形成さ
れたエミッタ層であり、7はコレクタ層4、ベース層5
、エミッタ層6から電極を取出す際の第2の絶縁膜であ
る。801.802.803はそれぞれコレクタ電極、
エミッタ電極、ベース電極である。
次に、酸化膜分離(LOGO8)法によるバイポーラト
ランジスタの形成方法について説明する。
ランジスタの形成方法について説明する。
第4A図、第4B図、第4C図、第4D図、第4E図、
第4F図、第4G図および第4H図はLocos法によ
るバイポーラトランジスタの形成方法の工程を断面図で
表わしたものである。
第4F図、第4G図および第4H図はLocos法によ
るバイポーラトランジスタの形成方法の工程を断面図で
表わしたものである。
半導体基板11上に、熱酸化膜111を形成する。この
熱酸化膜111は後のイオン注入に対するマスクとなる
(第4A図)。
熱酸化膜111は後のイオン注入に対するマスクとなる
(第4A図)。
次に、リソグラフィ等により、半導体基板11上の所望
の位置にレジストパターン(図示せず)を形成し、熱酸
化膜111を部分的にエツチングする(第4B図)。
の位置にレジストパターン(図示せず)を形成し、熱酸
化膜111を部分的にエツチングする(第4B図)。
さらに、熱酸化膜111をマスクとし、イオン注入によ
り不純物112を導入する(第4C図)。
り不純物112を導入する(第4C図)。
次に、熱処理により、低抵抗拡散層31を形成する。こ
のときに、イオン注入に対するマスクであつた熱酸化膜
111等を除去する(第4D図)。
のときに、イオン注入に対するマスクであつた熱酸化膜
111等を除去する(第4D図)。
次に、半導体基板11上に、単結晶シリコン層4をエピ
タキシャル成長させる。この単結晶シリコン層4は、後
にコレクタ層になる(第4E図)。
タキシャル成長させる。この単結晶シリコン層4は、後
にコレクタ層になる(第4E図)。
続いて、このコレクタ層4上に゛、熱酸化膜401と第
1の窒化シリコン膜402を形成する(第4F図)。こ
の場合、第1の窒化シリコン膜402は、後に行なう第
1の絶縁膜を選択的に形成するための耐酸化性の膜であ
り、また、熱酸化膜401は第1の絶縁膜を選択的に形
成する際に、コレクタ層4にかかるストレスを緩和する
ための層である(第4F図)。
1の窒化シリコン膜402を形成する(第4F図)。こ
の場合、第1の窒化シリコン膜402は、後に行なう第
1の絶縁膜を選択的に形成するための耐酸化性の膜であ
り、また、熱酸化膜401は第1の絶縁膜を選択的に形
成する際に、コレクタ層4にかかるストレスを緩和する
ための層である(第4F図)。
次に、リソグラフィにより、熱酸化膜401と第1の窒
化シリコン膜402を、所定の部分を残すように、部分
的にエツチングし、さらに、コレクタ層4をも一部エッ
チングする。これは、第1の絶縁膜を形成する際、この
方法によれば、熱酸化を用いるために体積膨張が生じ、
段差が発生するためである。また、コレクタ層を一部エ
ッチングすることによって、比較的薄い熱酸化膜により
分離が行なえるためである。さらに、分離を確実に行な
うために、低抵抗拡散層31をイオン注入により形成し
、コレクタ層4と反対型の不純物41′をイオン注入に
より導入する(以上第4G図)続いて、熱酸化により、
第1の絶縁膜2を選択的に形成する。その際、低抵抗拡
散層31やコレクタ層4と反対型の不純物41′は、酸
化の際に拡散してチャンネルカット層113を形成する
(第4H図)。
化シリコン膜402を、所定の部分を残すように、部分
的にエツチングし、さらに、コレクタ層4をも一部エッ
チングする。これは、第1の絶縁膜を形成する際、この
方法によれば、熱酸化を用いるために体積膨張が生じ、
段差が発生するためである。また、コレクタ層を一部エ
ッチングすることによって、比較的薄い熱酸化膜により
分離が行なえるためである。さらに、分離を確実に行な
うために、低抵抗拡散層31をイオン注入により形成し
、コレクタ層4と反対型の不純物41′をイオン注入に
より導入する(以上第4G図)続いて、熱酸化により、
第1の絶縁膜2を選択的に形成する。その際、低抵抗拡
散層31やコレクタ層4と反対型の不純物41′は、酸
化の際に拡散してチャンネルカット層113を形成する
(第4H図)。
続いて、コレクタ層4内に、コレクタと反対型のベース
層5を形成し、またベース層5内にエミッタ層6を形成
し、金属配線との絶縁のために第2の絶縁膜7を形成し
、金属配線を電気的接続をとる箇所のみ第2の絶縁膜7
を開口し、金属によるコレクタ電極801、エミッタ電
極802、ベース電極803を形成する。以上のように
して第3図に示した酸化膜分離プロセスによるシリコン
バイポーラトランジスタが形成される。
層5を形成し、またベース層5内にエミッタ層6を形成
し、金属配線との絶縁のために第2の絶縁膜7を形成し
、金属配線を電気的接続をとる箇所のみ第2の絶縁膜7
を開口し、金属によるコレクタ電極801、エミッタ電
極802、ベース電極803を形成する。以上のように
して第3図に示した酸化膜分離プロセスによるシリコン
バイポーラトランジスタが形成される。
第5図は、第2の従来例であって、従来法で形成された
誘電体分離プロセスによって形成されたバイポーラ型ト
ランジスタを示す断面図である。
誘電体分離プロセスによって形成されたバイポーラ型ト
ランジスタを示す断面図である。
図において、1は基板支持材であり、2は基板支持材1
上に配置される第1の絶縁膜であり、4は第1の絶縁膜
2で囲まれたコレクタ層であり、5はコレクタ層4中に
形成されたベース層であり、6はベース層5内に形成さ
れたエミッタ層であり、7はコレクタ層4、ベース層5
、エミッタ層6からの電極を取出す際に、各々を電気的
に絶縁するための第2の絶縁膜である。
上に配置される第1の絶縁膜であり、4は第1の絶縁膜
2で囲まれたコレクタ層であり、5はコレクタ層4中に
形成されたベース層であり、6はベース層5内に形成さ
れたエミッタ層であり、7はコレクタ層4、ベース層5
、エミッタ層6からの電極を取出す際に、各々を電気的
に絶縁するための第2の絶縁膜である。
次に、誘電体分離によるバイポーラトランジスタの形成
方法について説明する。
方法について説明する。
第6A図、第6B図、第6C図、第6D図および第6E
図は誘電体分離によるバイポーラトランジスタの形成方
法を工程順に断面図で示したものである。
図は誘電体分離によるバイポーラトランジスタの形成方
法を工程順に断面図で示したものである。
まず、シリコン基板4(このプロセスでは、この基板4
がコレクタ層4になる)上に、シリコン酸化膜41を形
成する(第6A図)。
がコレクタ層4になる)上に、シリコン酸化膜41を形
成する(第6A図)。
続いて、リソグラフィにより、後に素子を形成せんとす
る場所にシリコン酸化膜4を残すように、加工する(第
6B図)。
る場所にシリコン酸化膜4を残すように、加工する(第
6B図)。
次に、KOH溶液等によって、シリコン基板4のメサエ
ッチングを行なう(第6C図)。これは、特にウェット
エツチングである必要はなく、ドライエツチングであっ
てもよい。
ッチングを行なう(第6C図)。これは、特にウェット
エツチングである必要はなく、ドライエツチングであっ
てもよい。
さらに、シリコン基板4の表面に第1の絶縁膜2を形成
し、・さらにその上に多結晶シリコン等の基板支持材1
を形成する(第6D図)。この場合、基板支持材1は、
後に基板となるものであるので、特に多結晶シリコンで
ある必要はないが、機械的強度を必要とするので十分厚
く形成しておくことが重要である。
し、・さらにその上に多結晶シリコン等の基板支持材1
を形成する(第6D図)。この場合、基板支持材1は、
後に基板となるものであるので、特に多結晶シリコンで
ある必要はないが、機械的強度を必要とするので十分厚
く形成しておくことが重要である。
続いて、シリコン基板4の方から、シリコン基板4を研
摩によりエツチングし、基板支持材1が露出したところ
でエツチングを終了する。ここで、基板支持材1が素子
等の支持を行なう(第6E図)。なお、この図より以下
、上下を入替えである。
摩によりエツチングし、基板支持材1が露出したところ
でエツチングを終了する。ここで、基板支持材1が素子
等の支持を行なう(第6E図)。なお、この図より以下
、上下を入替えである。
続いて、ベース層5、エミッタ層6を形成し、コレクタ
電極801、エミッタ電極802、ヘース電極803を
形成して、素子は完成する。以上のようにして、第5図
に示した誘電体分離によるバイポーラトランジスタが形
成される。
電極801、エミッタ電極802、ヘース電極803を
形成して、素子は完成する。以上のようにして、第5図
に示した誘電体分離によるバイポーラトランジスタが形
成される。
[発明が解決しようとする問題点]
従来の誘電体分離によるバイポーラトランジスタ(たと
えば第2の従来例)によれば、コレクタ直下が絶縁膜で
あるため、容量は比較的少ないが、コレクタ直列抵抗が
高くなってしまうという問題点があった。また、コレク
タ直列抵抗を下げるために、コレクタ層4の下方に高濃
度層を設ける方法が一般のバイポーラ素子(たとえば第
1の従来例)でとられているが、この場合、高濃度層の
シート抵抗値にも限界があり、かつ、このような方法で
形成するバイポーラトランジスタでは、その高濃度層の
コレクタ層と接する部分の不純物濃度が薄くなっており
、さらにその効果は少なくなっている。さらに、コレク
タ直下に接合が存在するため、誘電体分離法に比べて容
量が大きく、素子の動作速度を低下させるという問題点
があった。
えば第2の従来例)によれば、コレクタ直下が絶縁膜で
あるため、容量は比較的少ないが、コレクタ直列抵抗が
高くなってしまうという問題点があった。また、コレク
タ直列抵抗を下げるために、コレクタ層4の下方に高濃
度層を設ける方法が一般のバイポーラ素子(たとえば第
1の従来例)でとられているが、この場合、高濃度層の
シート抵抗値にも限界があり、かつ、このような方法で
形成するバイポーラトランジスタでは、その高濃度層の
コレクタ層と接する部分の不純物濃度が薄くなっており
、さらにその効果は少なくなっている。さらに、コレク
タ直下に接合が存在するため、誘電体分離法に比べて容
量が大きく、素子の動作速度を低下させるという問題点
があった。
一方、低抵抗層としては、高濃度層よりも金属層や金属
シリサイド膜の方が優れているが、第1の従来例のよう
なバイポーラ素子においては、エピタキシャル成長によ
る単結晶が必要なため、低抵抗層は高濃度層に限られて
いたため、ある程度以上の低抵抗化は望めなかった。
シリサイド膜の方が優れているが、第1の従来例のよう
なバイポーラ素子においては、エピタキシャル成長によ
る単結晶が必要なため、低抵抗層は高濃度層に限られて
いたため、ある程度以上の低抵抗化は望めなかった。
本発明は、上記のような問題点を解決するためになされ
たもので、コレクタ直列抵抗の低い誘電体分離によるバ
イポーラ型半導体装置およびその製造方法を提供するこ
とを目的とする。
たもので、コレクタ直列抵抗の低い誘電体分離によるバ
イポーラ型半導体装置およびその製造方法を提供するこ
とを目的とする。
[問題点を解決するための手段]
特許請求の範囲記載の第1の発明は、後にコレクタ層と
なる半導体基板の一表面に断面略台形形状の段差が設け
られ、その上に絶縁膜が設けられ、さらにその上に基板
支持材が設けられ、上記半導体基板の他方面より研摩す
ることにより露出した上記コレクタ層に、素子領域を形
成してなるバイポーラ型半導体装置に係るものである。
なる半導体基板の一表面に断面略台形形状の段差が設け
られ、その上に絶縁膜が設けられ、さらにその上に基板
支持材が設けられ、上記半導体基板の他方面より研摩す
ることにより露出した上記コレクタ層に、素子領域を形
成してなるバイポーラ型半導体装置に係るものである。
そして、上記コレクタ層と上記絶縁膜の間に金属層また
は金属シリサイド膜を設けたことを特徴とする特許請求
の範囲記載の第2の発明は、上記第1の発明のバイポー
ラ型半導体装置を製造する方法の発明であって、まず、
後にコレクタ層となる半導体基板の一主表面に金属層ま
たは金属シリサイド膜を形成し、 前記金属層または金属シリサイド膜の上に絶縁膜を形成
し、 後に半導体素子を形成する場所に、上記金属層または金
属シリサイド膜と上記絶縁膜を残すように上記半導体基
板を部分的にエツチングし、その後、その上に基板支持
材を形成し、続いて、上記半導体基板の他方面から、該
半導体基板を研摩し、上記コレクタ層を露出させ、前記
露出したコレクタ層にベータ層、エミッタ層を形成する
ものである。
は金属シリサイド膜を設けたことを特徴とする特許請求
の範囲記載の第2の発明は、上記第1の発明のバイポー
ラ型半導体装置を製造する方法の発明であって、まず、
後にコレクタ層となる半導体基板の一主表面に金属層ま
たは金属シリサイド膜を形成し、 前記金属層または金属シリサイド膜の上に絶縁膜を形成
し、 後に半導体素子を形成する場所に、上記金属層または金
属シリサイド膜と上記絶縁膜を残すように上記半導体基
板を部分的にエツチングし、その後、その上に基板支持
材を形成し、続いて、上記半導体基板の他方面から、該
半導体基板を研摩し、上記コレクタ層を露出させ、前記
露出したコレクタ層にベータ層、エミッタ層を形成する
ものである。
[作用コ
本発明においては、コレクタ層直下に金属層を設けたこ
とにより、エミッタから注入されたキャリアがコレクタ
層に達したとき、低抵抗層である金属層または金属シリ
サイド膜を通りコレクタ電極へと抜けるので、コレクタ
直列抵抗は大幅に低減される。
とにより、エミッタから注入されたキャリアがコレクタ
層に達したとき、低抵抗層である金属層または金属シリ
サイド膜を通りコレクタ電極へと抜けるので、コレクタ
直列抵抗は大幅に低減される。
また、トランジスタを誘電体膜上に形成しているため、
コレクタと半導体基板との容量が形成でき、RC(抵抗
・容量積)の時定数の遅延を極めて小さく抑えることが
できる。
コレクタと半導体基板との容量が形成でき、RC(抵抗
・容量積)の時定数の遅延を極めて小さく抑えることが
できる。
[実施例]
以下、この発明の一実施例を図について説明する。第1
図はこの発明の一実施例であるバイポーラ型半導体装置
の断面図である。
図はこの発明の一実施例であるバイポーラ型半導体装置
の断面図である。
図において、1は基板支持材であり、2は基板支持材1
の上に配置された第1の絶縁膜であり、3は金属層また
は金属シリサイド膜であり、4は第1の絶縁膜2に囲ま
れたコレクタ層であり、5はコレクタ層4中に形成され
たベース層であり、6はベース層5中に形成されたエミ
ッタ層であり、7は電極をとる際に、各々の拡散層を電
気的に絶縁するための第2の絶縁膜であり、801はコ
レクタ電極であり、802はエミッタ電極であり、80
3はベース電極である。
の上に配置された第1の絶縁膜であり、3は金属層また
は金属シリサイド膜であり、4は第1の絶縁膜2に囲ま
れたコレクタ層であり、5はコレクタ層4中に形成され
たベース層であり、6はベース層5中に形成されたエミ
ッタ層であり、7は電極をとる際に、各々の拡散層を電
気的に絶縁するための第2の絶縁膜であり、801はコ
レクタ電極であり、802はエミッタ電極であり、80
3はベース電極である。
次に、実施例に係るバイポーラ型半導体装置の製造方法
について説明する。
について説明する。
第2A図、第2B図、第2C図はこの発明に係る製造方
法の要部を工程順に示した断面図である。
法の要部を工程順に示した断面図である。
まず、シリコン基板4(これは、後にコレクタ層4にな
る)上に、金属層または金属シリサイド膜3を形成し、
さらにその上にCVD法等によって、第1の絶縁膜41
を形成する。この場合、後に高温の熱処理工程が入るの
で、高融点金属(Ti、Mo、Wなど)の金属層または
そのシリサイド膜が好ましい(第2A図)。
る)上に、金属層または金属シリサイド膜3を形成し、
さらにその上にCVD法等によって、第1の絶縁膜41
を形成する。この場合、後に高温の熱処理工程が入るの
で、高融点金属(Ti、Mo、Wなど)の金属層または
そのシリサイド膜が好ましい(第2A図)。
続いて、リングラフィとエツチングにより、後にトラン
ジスタを形成する場所に、金属層あるいは金属シリサイ
ド膜3と、マスクの酸化膜41を残す(第2C図)。後
は、従来法(第2の従来例)と同じ工程により、第1図
に示したような、トランジスタが形成される。
ジスタを形成する場所に、金属層あるいは金属シリサイ
ド膜3と、マスクの酸化膜41を残す(第2C図)。後
は、従来法(第2の従来例)と同じ工程により、第1図
に示したような、トランジスタが形成される。
このように、本発明に係る製造方法によれば、エピタキ
シャル成長を使わないので、−容易にトランジスタ直下
に低抵抗である金属層または金属シリサイド膜3を配置
することができる。そして、この金属層または金属シリ
サイド膜3は、高濃度層よりも低抵抗であるため、従来
に比べ、コレクタ直列抵抗の低いバイポーラトランジス
タの形成が可能となる。
シャル成長を使わないので、−容易にトランジスタ直下
に低抵抗である金属層または金属シリサイド膜3を配置
することができる。そして、この金属層または金属シリ
サイド膜3は、高濃度層よりも低抵抗であるため、従来
に比べ、コレクタ直列抵抗の低いバイポーラトランジス
タの形成が可能となる。
[発明の効果コ
以上説明したとおり、この発明によれば、第1の従来例
のように、エピタキシャル成長を用いることなく、素子
を形成できるので、コレクタ層の直下に金属層または金
属シリサイド膜のような低抵抗層を形成することができ
、これにより、バイポーラトランジスタの直列抵抗を大
幅に低くしたバイポーラ型半導体装置を得ることができ
る。
のように、エピタキシャル成長を用いることなく、素子
を形成できるので、コレクタ層の直下に金属層または金
属シリサイド膜のような低抵抗層を形成することができ
、これにより、バイポーラトランジスタの直列抵抗を大
幅に低くしたバイポーラ型半導体装置を得ることができ
る。
第1図は本発明の一実施例によるバイポーラ型半導体装
置を示す断面側面図である。第2A図、第2B図および
第2C図は本発明の一実施例によるバイポーラ型半導体
装置の製造方法の工程の断面図である。第3図はバイポ
ーラ型半導体装置の第1.の従来例の断面側面図である
。第4A図、第4B図、第4C図、第4D図、第4E図
、第4F図、第4G図および第4H図は、第1の従来例
のバイポーラ型半導体装置の製造方法を断面図で表わし
た工程図である。第5図はバイポーラ型半導体装置の第
2の従来例の断面側面図である。第6A図、第6B図、
第6C図、第6.D図および第6E図は第2の従来例の
バイポーラ型半導体装置の製造方法の工程の断面図であ
る。 図において、1は基板支持材、2は第1の絶縁膜、3は
金属層または金属シリサイド膜、4はコレクタ層、5は
ベース層、6はエミッタ層である。 なお、各図中、同一符号は同一または相当部分を示す。
置を示す断面側面図である。第2A図、第2B図および
第2C図は本発明の一実施例によるバイポーラ型半導体
装置の製造方法の工程の断面図である。第3図はバイポ
ーラ型半導体装置の第1.の従来例の断面側面図である
。第4A図、第4B図、第4C図、第4D図、第4E図
、第4F図、第4G図および第4H図は、第1の従来例
のバイポーラ型半導体装置の製造方法を断面図で表わし
た工程図である。第5図はバイポーラ型半導体装置の第
2の従来例の断面側面図である。第6A図、第6B図、
第6C図、第6.D図および第6E図は第2の従来例の
バイポーラ型半導体装置の製造方法の工程の断面図であ
る。 図において、1は基板支持材、2は第1の絶縁膜、3は
金属層または金属シリサイド膜、4はコレクタ層、5は
ベース層、6はエミッタ層である。 なお、各図中、同一符号は同一または相当部分を示す。
Claims (2)
- (1)後にコレクタ層となる半導体基板の一主表面に断
面略台形形状の段差が設けられ、その上に絶縁膜が設け
られ、さらにその上に基板支持材が設けられ、 前記半導体基板の他方面より研摩することにより露出し
た前記コレクタ層に、素子領域を形成してなるバイポー
ラ型半導体装置において、 前記コレクタ層と前記絶縁膜との間に金属層または金属
シリサイド膜を設けたことを特徴とするバイポーラ型半
導体装置。 - (2)後にコレクタ層となる半導体基板の一主表面に金
属層または金属シリサイド膜を形成し、前記金属層の上
に絶縁膜を形成し、 後に半導体素子を形成する場所に、前記金属層と前記絶
縁膜を残すように、前記半導体基板を部分的にエッチン
グし、 その後、その上に基板支持材を形成し、 続いて、前記半導体基板の他方面から、該半導体基板を
研摩し、前記コレクタ層を露出させ、前記露出したコレ
クタ層にベース層、エミッタ層を形成する、バイポーラ
型半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP28162187A JPH01123472A (ja) | 1987-11-06 | 1987-11-06 | バイポーラ型半導体装置およびその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP28162187A JPH01123472A (ja) | 1987-11-06 | 1987-11-06 | バイポーラ型半導体装置およびその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH01123472A true JPH01123472A (ja) | 1989-05-16 |
Family
ID=17641679
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP28162187A Pending JPH01123472A (ja) | 1987-11-06 | 1987-11-06 | バイポーラ型半導体装置およびその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH01123472A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5077594A (en) * | 1990-03-16 | 1991-12-31 | Motorola, Inc. | Integrated high voltage transistors having minimum transistor to transistor crosstalk |
-
1987
- 1987-11-06 JP JP28162187A patent/JPH01123472A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5077594A (en) * | 1990-03-16 | 1991-12-31 | Motorola, Inc. | Integrated high voltage transistors having minimum transistor to transistor crosstalk |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR0139805B1 (ko) | 단일 실리콘 자기-정합 트랜지스터 및 이의 제조 방법 | |
JPH04266047A (ja) | 埋め込み層形成に相当するsoi型半導体装置の製造方法及び半導体装置 | |
JPH0123949B2 (ja) | ||
US4343080A (en) | Method of producing a semiconductor device | |
EP0112773A2 (en) | Buried Schottky clamped transistor | |
JPS6159852A (ja) | 半導体装置の製造方法 | |
JPS6252963A (ja) | バイポ−ラトランジスタの製造方法 | |
JP2587444B2 (ja) | Cmos技術を用いたバイポーラ・トランジスタとその製造方法 | |
JPH07153839A (ja) | 自己整合分離を有する集積回路 | |
JP2654607B2 (ja) | 半導体装置の製造方法 | |
JPH10335344A (ja) | 自己整合型ダブルポリシリコンバイポーラトランジスタ及びその製造方法 | |
JPH01123472A (ja) | バイポーラ型半導体装置およびその製造方法 | |
JPS61172346A (ja) | 半導体集積回路装置 | |
JPH0450747B2 (ja) | ||
JPH10135235A (ja) | 半導体装置の製造方法 | |
JP2002083877A (ja) | 半導体集積回路装置およびその製造方法 | |
JPH05206157A (ja) | バイポーラトランジスタとその製造方法およびバイポーラトランジスタとmosトランジスタとを搭載した半導体装置とその製造方法 | |
JPH07153772A (ja) | バイポーラトランジスタ及びその製造方法 | |
JPS6346582B2 (ja) | ||
JPH0350739A (ja) | 半導体装置の製造方法 | |
JPS6384065A (ja) | 半導体装置の製造方法 | |
JPS6378569A (ja) | 半導体装置の製造方法 | |
JPH0547914A (ja) | 誘電体分離基板及びその製造方法 | |
JPH01112770A (ja) | 半導体装置の製造方法 | |
JPS61269377A (ja) | 半導体装置 |