JPH01123418A - Manufacture of semiconductor device - Google Patents
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に関し、特に半導体基板
の表面金属層と裏面金属層を半導体基板を貫通する孔を
介して電気的に接続させるビアホール構造の製造方法に
関する。[Detailed Description of the Invention] [Industrial Application Field] The present invention relates to a method for manufacturing a semiconductor device, and in particular, a method for electrically connecting a front metal layer and a back metal layer of a semiconductor substrate through a hole penetrating the semiconductor substrate. The present invention relates to a method for manufacturing a via hole structure.
一般に半導体装置では、半導体基板の表面に形成した金
属層と、裏面に形成した金属層とを半導体基板を貫通す
る孔を介して電気的に接続する構造が要求されることが
ある。従来のこの種のビアホール構造の製造方法を第２
図（ａ）乃至第２図（ｇ）の断面図を用いて説明する。In general, semiconductor devices sometimes require a structure in which a metal layer formed on the front surface of a semiconductor substrate and a metal layer formed on the back surface are electrically connected via a hole penetrating the semiconductor substrate. The conventional manufacturing method for this type of via hole structure is the second method.
This will be explained using cross-sectional views of FIG. 2(a) to FIG. 2(g).
先ず、第２図（ａ）は半導体基板２１の表面に金属層２
２を形成し、その一部を絶縁７１２３に設けた窓を通し
て露呈させ、この上に金属層２４゜２５を形成している
ものとする。ここで、金属層２４はＴｉ／Ｐｔ／Ａｕの
多層金属層で構成され、金属層２５はＡｕメツキ層で構
成されている。First, FIG. 2(a) shows a metal layer 2 on the surface of a semiconductor substrate 21.
2 is formed, a part of which is exposed through a window provided in the insulator 7123, and metal layers 24 and 25 are formed thereon. Here, the metal layer 24 is composed of a multilayer metal layer of Ti/Pt/Au, and the metal layer 25 is composed of an Au plating layer.
この半導体基板２１を、第２図（ｂ）のように ′
上下逆に向けた上で、その表面をレジスト２６を用いて
石英板２７に貼りつける。そして、半導体基板２１の裏
面にフォトレジスト層２８を形成し、ビア・ホールの形
成箇所に窓を開口する。This semiconductor substrate 21 is separated as shown in FIG. 2(b).
After turning it upside down, its surface is attached to a quartz plate 27 using a resist 26. A photoresist layer 28 is then formed on the back surface of the semiconductor substrate 21, and a window is opened at the location where the via hole is to be formed.
次に、このフォトレジスト層２８をマスクにして半導体
基板２１の裏面をウェットエツチングし、第２図（Ｃ）
のように、基板の裏面に凹部２９を形成する。この凹部
２９は前記半導体基板２１を貫通し、その表面に設けた
金属層２２に達するように形成する。Next, using this photoresist layer 28 as a mask, the back surface of the semiconductor substrate 21 is wet-etched, as shown in FIG. 2(C).
A recess 29 is formed on the back surface of the substrate as shown in FIG. This recess 29 is formed to penetrate the semiconductor substrate 21 and reach the metal layer 22 provided on the surface thereof.
しかる上で、前記フォトレジスト層２８を除去し、第２
図（ｄ）のようにＴ ｉ ／ Ａ ｕ層等の金属層３０
を被着し、この上にＡｕメツキ等のメツキ層３１を形成
し、を行い裏面金属層を形成する。Then, the photoresist layer 28 is removed and the second photoresist layer 28 is removed.
Metal layer 30 such as Ti/Au layer as shown in figure (d)
A plating layer 31 such as Au plating is formed thereon, and then a back metal layer is formed.
更に、第裏面金属層上にフォトレジスト層３２を形成し
、スクライブライン領域に窓を開設する。Further, a photoresist layer 32 is formed on the backside metal layer, and a window is opened in the scribe line region.
次に、第２図（ｅ）のように、前記フォトレジスト層３
２をマスクにして前記金属層３０．３１等からなる裏面
金属層をエツチングし、このエツチング領域を通して半
導体基板２１を少しだけ残しダイサーで切断する。Next, as shown in FIG. 2(e), the photoresist layer 3
2 as a mask, the back metal layer consisting of the metal layers 30, 31, etc. is etched, and the semiconductor substrate 21 is cut with a dicer through this etched region, leaving only a small portion of the semiconductor substrate 21.
そして、第２図（ｆ）のように半導体基板２１の残りの
厚さ分及び表面の絶縁層２３をエツチングして各半導体
素子に分離し、続いてレジスト２６を除去することによ
り石英板２７から各半導体素子を取が外すことにより、
第２図（ｇ）のようにビアホール構造を有しかつ各素子
に分離された半導体装置を得ることができる。Then, as shown in FIG. 2(f), the remaining thickness of the semiconductor substrate 21 and the insulating layer 23 on the surface are etched to separate each semiconductor element, and then the resist 26 is removed and the quartz plate 27 is etched. By removing each semiconductor element,
As shown in FIG. 2(g), a semiconductor device having a via hole structure and separated into individual elements can be obtained.
上述した従来の半導体装置の製造方法では、ビアホール
構造の形成に際しては、半導体基板の裏面から表面側に
達する凹部を形成し、この凹部を含む領域に裏面金属層
を形成している。このため凹部の段差が大きくなり、裏
面金属層の平坦性が悪くなる。この凹部は例えばＡｕメ
ツキを厚くシても平坦化することは困難である。In the conventional semiconductor device manufacturing method described above, when forming a via hole structure, a recess is formed extending from the back surface of the semiconductor substrate to the front surface, and a back metal layer is formed in a region including the recess. Therefore, the level difference in the recess becomes large, and the flatness of the back metal layer deteriorates. It is difficult to flatten this concave portion, even if the Au plating is thick, for example.
したがって、このビアホール構造を有する半導体装置を
半導体容器の金属板上にＡｕＳｎ等のハード・ソルダー
剤を用いてマウントすると、この凹部に気体が密封され
ボイドが発生することがしばしばある。Therefore, when a semiconductor device having this via hole structure is mounted on a metal plate of a semiconductor container using a hard solder agent such as AuSn, gas is often sealed in the recessed portion and voids are generated.
このようなマウント時のボイドの発生は次のような２つ
の不具合をもたらす。第１に半導体素子の放熱が悪くな
るため、熱抵抗が高くなる。第２にマウント時の熱履歴
によりボイドが体積膨張するため、半導体素子表面電極
金属の変形２表面パッシベーション膜のクランク、そし
て半導体基板のマイクロクラックが誘発される。The occurrence of voids during mounting causes the following two problems. First, heat dissipation of the semiconductor element deteriorates, resulting in an increase in thermal resistance. Second, the void expands in volume due to thermal history during mounting, which induces deformation of the electrode metal on the surface of the semiconductor element, cranks in the surface passivation film, and microcracks in the semiconductor substrate.
このように半導体素子の熱抵抗が高くなると、半導体素
子が通常使用される実働状態において、予想してした以
上に温度が上昇し、半導体素子に熱加速が加わり、寿命
が短くなるという問題がある。また半導体素子表面電極
金属の変形２表面パッシベーション膜のクラック、半導
体基板のマイクロクランクは半導体素子の長期実働状態
において、十分な信頬度が得られなくなる問題が生じる
。When the thermal resistance of a semiconductor element increases in this way, there is a problem in that the temperature rises more than expected in the actual operating state in which the semiconductor element is normally used, applying thermal acceleration to the semiconductor element and shortening its life. . Moreover, cracks in the deformed surface passivation film of the semiconductor element's surface electrode metal and microcranks in the semiconductor substrate cause a problem in which sufficient confidence cannot be obtained in the long-term operating state of the semiconductor element.
本発明は、裏面金属層における平坦性を改善し、ボイド
の発生による種々の問題を解消することが可能な半導体
装置の製造方法を提供することを目的としている。SUMMARY OF THE INVENTION An object of the present invention is to provide a method for manufacturing a semiconductor device that can improve the flatness of a back metal layer and eliminate various problems caused by the generation of voids.
本発明の半導体装置の製造方法は、半導体基板の表面の
少なくともビアホールを形成する領域に凹部を形成する
工程と、この凹部を含む領域の半導体基板表面に表面金
属層を形成する工程と、このビアホール領域に対応する
半Ｒ，体基板の裏面に前記表面金属層に達する凹部を形
成する工程と、この凹部を含む領域の半導体基板裏面に
裏面金属層を形成する工程とを含んでいる。The method for manufacturing a semiconductor device of the present invention includes the steps of forming a recess on the surface of a semiconductor substrate at least in a region where a via hole is to be formed, a step of forming a surface metal layer on the surface of the semiconductor substrate in a region including the recess, and a step of forming a surface metal layer on the surface of the semiconductor substrate in a region including the recess. The method includes the steps of forming a recess reaching the surface metal layer on the back surface of the semiconductor substrate corresponding to the region, and forming a back metal layer on the back surface of the semiconductor substrate in the region including the recess.
この場合、半導体基板の表面及び裏面に形成する凹部を
スクライブライン領域にも形成することが好ましい。In this case, it is preferable that the recesses formed on the front and back surfaces of the semiconductor substrate are also formed in the scribe line region.
次に、本発明を図面を参照して説明する。 Next, the present invention will be explained with reference to the drawings.
第１図（ａ）乃至第１図（ｋ）は本発明の一実施例を製
造工程順に示す断面図である。この実施例では半導体基
板の表面にＷＳｉ層、Ｔｉ／ＰＣ／ Ａ ｕ層及びＡｕ
メツキ層からなる表面金属層を形成し、これをビアホー
ルを介して裏面金属層に導通させる構造の例を示してい
る。FIGS. 1(a) to 1(k) are cross-sectional views showing an embodiment of the present invention in the order of manufacturing steps. In this example, a WSi layer, a Ti/PC/Au layer, and an Au layer are formed on the surface of the semiconductor substrate.
An example of a structure is shown in which a front metal layer made of a plating layer is formed and this is electrically connected to a back metal layer via a via hole.
先ず、第１図（ａ）のように半導体基板工の表面にフォ
トレジスト層２を形成し、かっこのフォトレジスト層２
には後にビア・ホール及びスクライブ領域を形成する領
域に窓を開設する。そして、この窓を通して半導体基Ｆ
ｉ１のウェット・エツチングを行い表面に浅い凹部３を
形成する。First, as shown in FIG. 1(a), a photoresist layer 2 is formed on the surface of a semiconductor substrate, and the photoresist layer 2 in parentheses is
A window is opened in the area where the via hole and scribe area will later be formed. Through this window, the semiconductor substrate F
Wet etching i1 is performed to form shallow recesses 3 on the surface.
次に、第１−図（ｂ）のように前記フォトレジスト層２
を除去した上で、半導体基板１の全面に、ＷＳｉ層４を
スパッタして形成する。そして、新たにフォトレジスト
層５を形成した上で、ビアホールの上部電極になる箇所
だけをフォトレジスト層５で覆う。Next, as shown in FIG. 1(b), the photoresist layer 2 is
After removing the WSi layer 4, a WSi layer 4 is formed on the entire surface of the semiconductor substrate 1 by sputtering. Then, after forming a new photoresist layer 5, only the portion of the via hole that will become the upper electrode is covered with the photoresist layer 5.
そして、このフォトレジスト層５をマスクにして前記Ｗ
Ｓｉ層４をドライエツチングし、これを表面金属層の一
部としてビアホール領域にのみ残させる。次いで、第１
図（Ｃ）のように、シリコン酸化層（ＳｉＯｚ）６を全
面に成長させ、この上にフォトレジスト層７を形成する
。このフォトレジスト層７には第１層配線と接触させる
箇所とスクライブ領域に窓を開設し、この窓を通して５
ｉｎ２層６をエツチングする。Then, using this photoresist layer 5 as a mask, the W
The Si layer 4 is dry etched to leave it as part of the surface metal layer only in the via hole region. Then the first
As shown in Figure (C), a silicon oxide layer (SiOz) 6 is grown over the entire surface, and a photoresist layer 7 is formed thereon. Windows are formed in this photoresist layer 7 at the locations where they will be in contact with the first layer wiring and in the scribe area, and through these windows 5
Etch the in2 layer 6.
次に、第１図（ｄ）のようにＴ ｉ ／ Ｐ ｔ ／
Ａ ｕの多層金属層８をスパッタ形成する。更に、この
上にフォトレジスト層９を形成し、ビアホール箇所に窓
を開設する。そして、この窓を通して前記多層金属層８
にＡｕメツキを施し、フォトレジスト層９を除去するこ
とにより、第１図（ｅ）のように、Ａｕメツキ層１０を
選択的に形成する。Next, as shown in FIG. 1(d), T i / P t /
A multilayer metal layer 8 of Au is sputtered. Furthermore, a photoresist layer 9 is formed on this, and a window is opened at the location of the via hole. Then, through this window, the multilayer metal layer 8
By applying Au plating to the photoresist layer 9 and removing the photoresist layer 9, an Au plating layer 10 is selectively formed as shown in FIG. 1(e).
そして、このように構成された半導体基板１を上下逆向
きにした上で、第１図（ｆ）のように、その表面側をレ
ジスト１１を用いて石英板１２に貼りつける。また、半
導体基板１の裏面は平坦に研磨する。Then, the semiconductor substrate 1 constructed in this way is turned upside down, and its front side is attached to a quartz plate 12 using a resist 11, as shown in FIG. 1(f). Further, the back surface of the semiconductor substrate 1 is polished flat.
次に、半導体基板１の裏面にフォトレジスト層１３を形
成した後、第１図（ｇ）のようにこのフォトレジスト層
１３のビアホール領域及びスクライブ領域に対応する箇
所に窓を開設する。Next, after forming a photoresist layer 13 on the back surface of the semiconductor substrate 1, windows are opened in the photoresist layer 13 at locations corresponding to the via hole regions and scribe regions, as shown in FIG. 1(g).
そして、このフォトレジストＪｉ１３をマスクにして半
導体基板１をウェットエツチングし、第１図（ｈ）のよ
うＧト半導体基板ｌの表面側に設けたＷＳｉ層４まで貫
通する凹部１４を形成する。Then, using this photoresist Ji13 as a mask, the semiconductor substrate 1 is wet-etched to form a recess 14 penetrating to the WSi layer 4 provided on the surface side of the G-shaped semiconductor substrate 1, as shown in FIG. 1(h).
次に、前記フォトレジスト層１３を除去した後、第１図
（ｉ）のように半導体基板ｌの裏面の凹部１４を含む全
面にＴｉ／Ａｕ層１５を層成５タして形成する。更に、
この上にＡｕメツキを施し、Ａｕメツキ層１６を形成す
る。Next, after removing the photoresist layer 13, a Ti/Au layer 15 is formed on the entire surface of the back surface of the semiconductor substrate 1, including the recess 14, as shown in FIG. 1(i). Furthermore,
Au plating is applied thereon to form an Au plating layer 16.
そして、この上にフォトレジスト層１７を形成しスクラ
イブ領域に窓を開設した上で、第１図（ｊ）のように前
記Ａｕメツキ層１６及びＴｉ／Ａｕ層１５を層成５ツチ
ングする。Then, a photoresist layer 17 is formed on this to form a window in the scribe area, and then the Au plating layer 16 and the Ti/Au layer 15 are layered as shown in FIG. 1(j).
しかる上で、前記レジスト１１を除去して半導体基板１
を石英板１２より取り外すことにより、第１図（ｋ）に
示すように、表面側の金属層と裏面側の金属層が導通さ
れたビアホール構造を有し、かつ各半導体素子に分離さ
れた半導体装置が完成できる。After that, the resist 11 is removed and the semiconductor substrate 1 is removed.
By removing the quartz plate 12 from the quartz plate 12, as shown in FIG. 1(k), the semiconductor has a via hole structure in which the metal layer on the front side and the metal layer on the back side are electrically connected, and is separated into each semiconductor element. The device can be completed.
したがって、この製造方法によれば、半導体基板の表面
に凹部を設けてここに表面金属層を形成し、半導体基板
の裏面にはこの表面金属層に対応する位置に凹部を設け
て裏面金属層を形成しているので、特に半導体基板の裏
面凹部の面積及び段差を小さくすることができ、裏面状
態を平坦に近い状態にすることができる。これにより、
完成された半導体装置を半導体容器の金属板上にＡｕＳ
ｎ等のハードソルダー剤を用いてマウントする際に発生
していたボイドを解消でき、ボイドが原因とされた寿命
や信頼性の問題を解消するこが可能となる。Therefore, according to this manufacturing method, a recess is provided on the front surface of the semiconductor substrate and a front metal layer is formed therein, and a recess is provided on the back surface of the semiconductor substrate at a position corresponding to the front metal layer to form a back metal layer. Because of this, it is possible to particularly reduce the area and step of the concave portion on the back surface of the semiconductor substrate, and to make the back surface nearly flat. This results in
The completed semiconductor device is placed on the metal plate of the semiconductor container using AuS.
It is possible to eliminate the voids that occur when mounting using a hard solder agent such as n, and it is possible to eliminate problems in lifespan and reliability caused by voids.
また、同時にスクライブライン領域においても、半導体
基板の表面と裏面から凹部を形成するので、ペレット化
を容易にできる効果もある。Furthermore, since concave portions are simultaneously formed in the scribe line region from the front and back surfaces of the semiconductor substrate, there is also the effect of facilitating pelletization.
なお、この実施例では特定の材料、方法で説明したが、
本発明の基本的者えから明らかなように、特定の材料、
方法に限定されることなく適用されることは言うまでも
ない。Note that although this example was explained using specific materials and methods,
As is clear from the basic concept of the present invention, certain materials,
Needless to say, the invention is applicable without being limited to any method.
以上説明したように本発明は、半導体基板の表面の少な
くともビアホールを形成する領域に凹部を形成してここ
に表面金属層を形成するとともに、このビアホール領域
に対応する半導体基板の裏面に表面金属層に達する凹部
を形成してここに裏面金属層を形成することによりビア
ホールを形成しているので、半導体基板裏面凹部の面積
及び段差を小さくして裏面の平坦化を進めることができ
、これにより半導体装置をマウントする際のボイドの発
生を解消でき、半導体装置の寿命及び信頼性の向上を達
成できる効果がある。As explained above, the present invention forms a recess in at least a region where a via hole is to be formed on the surface of a semiconductor substrate to form a surface metal layer therein, and a surface metal layer is formed on the back surface of the semiconductor substrate corresponding to the via hole region. A via hole is formed by forming a recess that reaches up to 100 mm and then forming a back metal layer there. Therefore, the area and level difference of the recess on the back surface of the semiconductor substrate can be reduced and the back surface can be flattened. This has the effect of eliminating the occurrence of voids when mounting the device, and improving the life and reliability of the semiconductor device.
第１図（ａ）乃至第１図（ｋ）は本発明の半導体装置の
製造方法を工程順に示す断面図、第２図（ａ）乃至第２
図（ｇ）は従来の半導体装置の製造方法を工程順に示す
断面図である。
１・・・半導体基板、２・・・フォトレジスト層、３・
・・凹部、４・・・ＷＳｉ層（表面金属層）、５・・・
フォトレジスト層、６・・・ＳｉＯ□膜、７・・・フォ
トレジスト層、８・・・多層金属層（表面金属層）、９
・・・フォトレジスト層、１０・・・Ａｕメツキ層（表
面金属層）、１１・・・レジスト、１２・・・石英板、
１３・・・フォトレジスト層、１４・・・凹部、１５・
・・Ｔ ｉ ／ Ａ ｕ層（裏面金属層）、１６・・・
Ａｕメツキ層（裏面金属層）、２１・・・半導体基板、
２２・・・表面金属層、２３・・・絶縁層、２４．２５
・・・表面金属層、２６・・・レジスト、２７・・・石
英板、２８・・・フォトレジスト層、２９・・・凹部、
３０・・・裏面金属層、３１・・・メツキ層、３２・・
・フォトレジスト層。
第１図
第１図
第１図
第２図
第２図1(a) to 1(k) are cross-sectional views showing the method of manufacturing a semiconductor device according to the present invention in the order of steps, and FIG.
Figure (g) is a cross-sectional view showing the conventional method for manufacturing a semiconductor device in the order of steps. DESCRIPTION OF SYMBOLS 1... Semiconductor substrate, 2... Photoresist layer, 3...
... Concave portion, 4... WSi layer (surface metal layer), 5...
Photoresist layer, 6... SiO□ film, 7... Photoresist layer, 8... Multilayer metal layer (surface metal layer), 9
... Photoresist layer, 10 ... Au plating layer (surface metal layer), 11 ... Resist, 12 ... Quartz plate,
13... Photoresist layer, 14... Concavity, 15.
...T i / A u layer (back metal layer), 16...
Au plating layer (back metal layer), 21... semiconductor substrate,
22... Surface metal layer, 23... Insulating layer, 24.25
...Surface metal layer, 26...Resist, 27...Quartz plate, 28...Photoresist layer, 29...Concave portion,
30... Back metal layer, 31... Plating layer, 32...
- Photoresist layer. Figure 1 Figure 1 Figure 1 Figure 2 Figure 2
Claims (1)
する領域に凹部を形成する工程と、この凹部を含む領域
の半導体基板表面に表面金属層を形成する工程と、この
ビアホール領域に対応する半導体基板の裏面に前記表面
金属層に達する凹部を形成する工程と、この凹部を含む
領域の半導体基板裏面に裏面金属層を形成する工程とを
含むことを特徴とする半導体装置の製造方法。(1) A step of forming a recess on the surface of a semiconductor substrate at least in a region where a via hole is to be formed, a step of forming a surface metal layer on the surface of the semiconductor substrate in a region including the recess, and a step of forming a recess on the surface of the semiconductor substrate corresponding to the region of the via hole. A method for manufacturing a semiconductor device, comprising the steps of: forming a recess on the back surface that reaches the front metal layer; and forming a back metal layer on the back surface of the semiconductor substrate in a region including the recess.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28097687A JPH01123418A (en) | 1987-11-09 | 1987-11-09 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
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| JP28097687A JPH01123418A (en) | 1987-11-09 | 1987-11-09 | Manufacture of semiconductor device |
Publications (1)
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|---|---|
| JPH01123418A true JPH01123418A (en) | 1989-05-16 |
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Family Applications (1)
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|---|---|---|---|
| JP28097687A Pending JPH01123418A (en) | 1987-11-09 | 1987-11-09 | Manufacture of semiconductor device |
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| JP (1) | JPH01123418A (en) |
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