JPH01117528A - Spread spectrum receiver - Google Patents
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Abstract
Description
【発明の詳細な説明】
[産業上の利用分野]
本発明はスペクトラム拡散受信機に係り、特に該受信機
においで復調データのスタートタイミングを検知するた
めの改良に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a spread spectrum receiver, and particularly to an improvement for detecting the start timing of demodulated data in the receiver.
[発明の概要] 受信信号に含まれる受信擬似雑音符号(P 5eud。[Summary of the invention] Received pseudo-noise code (P5eud) included in the received signal.
N oise Code以下PN符号と称する)と受信
側で発生される基準PN符号との相関をとる相関器を備
え、復調データを整合フィルタのようなパターン判定手
段に与えて所定の判定パターンと一致した時の出力パル
スから上記情報データのスタートタイミングを検知する
ようになっているスペクトラム拡散受信機。It is equipped with a correlator that takes a correlation between the Noise Code (hereinafter referred to as PN code) and a reference PN code generated on the receiving side, and the demodulated data is fed to a pattern judgment means such as a matched filter to determine whether it matches a predetermined judgment pattern. A spread spectrum receiver that detects the start timing of the above information data from the output pulse at the time.
[従来の技術]
スペクトラム拡散通信では、第9図(a)に示すように
、データで2進符号の−っである擬似雑音符号を変調し
、変調されたPN符号で搬送波を変調して送信する0図
中31はデータ、32は変調器、33はPN符号発生器
、34は搬送波発生器、35は変調器、36はアンテナ
を意味する。[Prior Art] In spread spectrum communication, as shown in Fig. 9(a), a pseudo-noise code, which is a binary code, is modulated with data, a carrier wave is modulated with the modulated PN code, and the signal is transmitted. In the figure, 31 is data, 32 is a modulator, 33 is a PN code generator, 34 is a carrier wave generator, 35 is a modulator, and 36 is an antenna.
受信側では、第9図(b)に示すように、その信号を受
信し、整合フィルタにおいて、基準となるPN符号との
相関をとり1両符号が一致した時及びその近傍に現われ
る相対的に大きな振幅の自己相関波形(以下本明細書に
おいては、相関スパイク波形と称する)を処理してデー
タを復元する。On the receiving side, as shown in Fig. 9(b), the signal is received, and a matched filter correlates it with the reference PN code, and calculates the relative value that appears when the two codes match and in the vicinity. A large amplitude autocorrelation waveform (hereinafter referred to as a correlation spike waveform) is processed to restore data.
図中37はアンテナ、38は相関優、39は基準PN符
号発生器、40はデータ復調器、41はデータを表わす
。In the figure, 37 is an antenna, 38 is a correlation generator, 39 is a reference PN code generator, 40 is a data demodulator, and 41 is data.
整合フィルタの一つとしてコンボルバがある。A convolver is one type of matched filter.
コンボルバは畳込み積分を行う機能素子であるが。A convolver is a functional element that performs convolution integration.
基準となる2進符号(以下本明細書においては、基準符
号と称する)が受信符号と時間反転した関係にあれば、
相関演算を行う整合フィルタとなる。If the reference binary code (hereinafter referred to as reference code) is in a time-reversed relationship with the received code,
It becomes a matched filter that performs correlation calculations.
コンボルバの一例として、SAWコンボルバがある。S
AWコンボルバには、構造的に(1)圧電体とシリコン
の間に空隙を設けたもの、(2)圧電体とシリコンを酸
化膜を介して一体化したもの、(3)圧電体のみのもの
1等がありいずれも非線形特性を利用して、2信号の相
互作用によって積演算を行い、その結果を相互作用領域
上に設けられたゲートと呼ばれる電極において積分する
。An example of a convolver is a SAW convolver. S
AW convolvers have the following structural features: (1) those with a gap between the piezoelectric material and silicon, (2) those in which the piezoelectric material and silicon are integrated via an oxide film, and (3) those with only piezoelectric material. 1, etc., and all use nonlinear characteristics to perform a product operation by the interaction of two signals, and integrate the result at an electrode called a gate provided on the interaction region.
第10図はSAWコンボルバの構造を示す例で、図中4
2,43はトランスデユーサ、44は圧電体、45は酸
化膜、46はシリコン、47はゲート電極を示す、トラ
ンスデユーサ42より入力した信号5(t)は図の右方
向へ、トランスデユーサ43より入力した信号は左方向
へ伝播する。圧電体−酸化ミーシリコン構造が有する非
線形特性により5(t)とr(t)の間に相互作用が生
じ、積演算が行われ、その結果がゲート電極47により
積分される。Figure 10 shows an example of the structure of a SAW convolver.
2 and 43 are transducers, 44 is a piezoelectric material, 45 is an oxide film, 46 is silicon, and 47 is a gate electrode.The signal 5(t) inputted from the transducer 42 is directed to the right in the figure. The signal input from the user 43 propagates to the left. Due to the nonlinear characteristics of the piezoelectric-oxidized silicon structure, an interaction occurs between 5(t) and r(t), a product operation is performed, and the result is integrated by the gate electrode 47.
ゲート電極47から出力される信号c(t)は、次式で
表わされる。The signal c(t) output from the gate electrode 47 is expressed by the following equation.
但し、Aは定数、Tはゲート電極下を音波が通過するに
要する時間(以下本明細書においてはゲート内遅延時間
と称する)、xは5(t)の伝播方向に測った距離、■
は音速である。However, A is a constant, T is the time required for the sound wave to pass under the gate electrode (hereinafter referred to as in-gate delay time), x is the distance measured in the propagation direction of 5(t),
is the speed of sound.
一般にPN符号は一定の周期を有している。送信側の作
り出す波形において、PN符号の1周期とデータ1ビツ
トの長さにある関係を持たせることが多い、ここでは説
明の容易さから、PN符号1周期と1データ・ビットの
長さが等しい場合を例にとる。Generally, a PN code has a constant period. In the waveform created by the transmitting side, there is often a certain relationship between one period of the PN code and the length of one data bit.Here, for ease of explanation, we will use the relationship between one period of the PN code and the length of one data bit. Take the case of equality as an example.
一方、ゲート内遅延時間とPN符号の関係も適宜選択で
きる。すなわちPN符号1周期に対して、ゲート内遅延
時間を短くする、等しくする、あるいは長くすることが
できる。ゲート内遅延時間は。On the other hand, the relationship between the in-gate delay time and the PN code can also be selected as appropriate. That is, the in-gate delay time can be made shorter, equal, or longer for one period of the PN code. What is the in-gate delay time?
相関演算において、積分区間を意味している。PN符号
の相関特性上、積分区間がちょうど1周期に亘るのが好
ましい、そこで、本説明においては、ゲート内遅延時間
とPN符号1周期が等しい場合を例にとることにする。In correlation calculations, it means an integral interval. Due to the correlation characteristics of the PN code, it is preferable that the integration interval spans exactly one cycle. Therefore, in this explanation, we will take as an example the case where the in-gate delay time is equal to one cycle of the PN code.
以上の関係を第11図(a)、(b)及び(c)に示す
、(a)はデータ、(b)はPN符号の配列を表わし1
以上の例においては1データ・ビットの長さとPN符号
1周期は同じで、Ωに等しい、(C)はコンボルバの図
式的な断面図で、ゲート電極の長さL内の遅延時間はQ
に等しい0以上は説明のための例であって、1データ・
ビットとPN符号1周期とゲート内遅延時間の関係は適
宜選択できる。The above relationships are shown in Figures 11 (a), (b) and (c), where (a) represents the data and (b) represents the PN code arrangement.
In the above example, the length of one data bit and one period of the PN code are the same and equal to Ω. (C) is a schematic cross-sectional view of the convolver, and the delay time within the length L of the gate electrode is Q
0 or more is an example for explanation, and 1 data
The relationship between the bits, one cycle of the PN code, and the in-gate delay time can be selected as appropriate.
さて、実際の通信においては、受信側ではいつ送信され
た信号を受信するか不明であるから、−方のトランスデ
ユーサに基準信号を入力して信号の受信を待機している
。信号が受信されると、他方のトランスデユーサより、
コンボルバに供給される。受信信号と基準信号に含まれ
るそれぞれのPN符号が一致すると、コンボルバのゲー
ト電極より相関スパイク波形が得られる。しかし、両符
号がどのような位置で一致しているかは全く不明である
0両符号の一致する位置が正しく設定されなければ、デ
ータを正しく復元することはできない0例えば、第12
図(a)のような形で1両符号が一致した場合、受信符
号の半分にはデータ・ビットAが、残りの半分にはデー
タ・ビットBがのっている0図は上からデータ・ビット
、受信PN符号及び基準PNの配列を表わし、Lで示し
た領域はゲート電極下の相互作用領域を表わす、PNN
符号はPNN符号を時間反転したものである。Now, in actual communication, since it is unknown when the receiving side will receive the transmitted signal, it inputs the reference signal to the - side transducer and waits for reception of the signal. When the signal is received, the other transducer
Supplied to the convolver. When the respective PN codes included in the received signal and the reference signal match, a correlated spike waveform is obtained from the gate electrode of the convolver. However, it is completely unknown at what position the two codes match. 0 If the matching position of both codes is not set correctly, the data cannot be restored correctly. 0 For example, the 12th
When both codes match as shown in figure (a), half of the received code has data bit A, and the other half has data bit B. The PNN represents the array of bits, the received PN code and the reference PN, and the area marked L represents the interaction area under the gate electrode.
The code is a time-reversed version of the PNN code.
以上説明したように、受信符号と基準符号が。As explained above, the received code and the reference code.
最初にどの位置で一致しようとも、最終的には第12図
(b)のような位置で一致するように、何らかの手段を
講じなくてはならない、このように。No matter where they initially match, some means must be taken so that they will eventually match at the position shown in FIG. 12(b).
信号を受信してから符号同志が第12図(b)の位置で
一致するまでを初期同期と呼ぶことにする。The period from when a signal is received until the codes match at the position shown in FIG. 12(b) is called initial synchronization.
初期同期が成立し、第12図(b)のような配置になっ
た後、受信RN符号のクロック周波数と基準PN符号の
クロック周波数に差がある場合には、第12図(b)の
配置から徐々に一致する位置がずれていく。そのずれは
、受信PN符号と基準PN符号の先頭が出会うたびに、
と表わされる。但し、式中frは基準PN符号のクロッ
ク周波数、ftは受信PN符号のクロック周波数、Nは
PN符号1周期を構成するチップ数である。After initial synchronization is established and the arrangement is as shown in FIG. 12(b), if there is a difference between the clock frequency of the received RN code and the clock frequency of the reference PN code, the arrangement is as shown in FIG. 12(b). The matching position gradually shifts from The deviation is expressed as follows whenever the beginnings of the received PN code and the reference PN code meet. However, in the formula, fr is the clock frequency of the reference PN code, ft is the clock frequency of the received PN code, and N is the number of chips constituting one period of the PN code.
すなわち、初期同期が成立しても、符号のクロック周波
数が異なると、一致する位置は正しい位置から徐々にず
れて、データが復調できなくなってしまう。このことは
″ずれ″を無くすためには、送信側と受信側に全く同一
のクロック周波数を用意しなくてはならないことを意味
する。クロック発振器としては、水晶発振器を基準とす
るのが一般的であるが、全く同一の周波数で発振する水
晶を複数個製造することは極めて困難であるばかりでな
く、温度や湿度等の環境を極めて正確に制御しなければ
ならない等の欠点がある。That is, even if initial synchronization is established, if the clock frequencies of the codes are different, the matching position will gradually shift from the correct position, making it impossible to demodulate the data. This means that in order to eliminate "misalignment," it is necessary to provide exactly the same clock frequency on the transmitting and receiving sides. A crystal oscillator is generally used as a clock oscillator, but it is not only extremely difficult to manufacture multiple crystals that oscillate at exactly the same frequency, but also extremely difficult to manufacture in environments such as temperature and humidity. There are drawbacks such as the need for accurate control.
このため上記欠点を改良すべく、前記相関スパイクを信
号処理してパルス(以下相関パルスと称する)を生成し
、この相関パルスによって基準PN符号を初期化(リセ
ット)することにより両PN符号の一周期におけるパタ
ーンを相関器上で一致させて前記初期同期を行う方法も
、例えば特願昭59−77789号に提案されている。Therefore, in order to improve the above drawback, the correlation spike is signal-processed to generate a pulse (hereinafter referred to as a correlation pulse), and the reference PN code is initialized (reset) by this correlation pulse, thereby unifying both PN codes. A method of performing the initial synchronization by matching patterns in the period on a correlator is also proposed, for example, in Japanese Patent Application No. 77789/1989.
[発明が解決しようとする問題点]
上記方法により初期同期がとられてから、次に上記両符
号間の符号クロック周波数誤差による両符号のパターン
の位相誤差を補正する、即ち同期保持する必要があり、
上記方法によると、位相誤差は両符号が相関器上で一致
する毎に得られる相関パルスを所望のタイミングでゲー
トパルスにより抽出し、基準PN符号を初期化すること
によって同期保持を行っている。[Problems to be Solved by the Invention] After initial synchronization is achieved by the above method, it is then necessary to correct the phase error in the patterns of both codes due to the code clock frequency error between the above two codes, that is, to maintain synchronization. can be,
According to the above method, the phase error is maintained by extracting the correlation pulse obtained every time the two codes match on the correlator using a gate pulse at a desired timing and initializing the reference PN code.
しかしかかる従来の方法では、復調データに含まれる情
報データのスタートタイミングの検知方法が確立してお
らず問題であった。従って本発明の目的はスペクトラム
拡散受信機において復調データに含まれる情報データの
スタートタイミングを外部回路において容易に検知しう
る手段を提供するにある。However, in such conventional methods, a method for detecting the start timing of information data included in demodulated data has not been established, which is a problem. Therefore, an object of the present invention is to provide a means for easily detecting the start timing of information data included in demodulated data in a spread spectrum receiver using an external circuit.
[問題点を解決するための手段]
本発明は上記目的を達成するため、受信信号に含まれる
受信PN符号と、受信側で発生される基準信号に含まれ
る基準PN符号との相関をとる相関器により、所望のデ
ータを復調するスペクトラム拡散受信機において、復調
されたデータを情報データのスタートタイミング判定手
段に入力し、所定の判定パふ−ンと一致した時の出力を
外部回路に与えて、上記情報データのスタートタイミン
グを検知せしめるように構成したことを特徴とする。[Means for Solving the Problems] In order to achieve the above object, the present invention provides a correlation method that takes the correlation between the received PN code included in the received signal and the reference PN code included in the reference signal generated on the receiving side. In a spread spectrum receiver that demodulates desired data using a device, the demodulated data is input to an information data start timing determination means, and an output when the data matches a predetermined determination pattern is given to an external circuit, The present invention is characterized in that it is configured to detect the start timing of the information data.
[作用]
スタートタイミング判定手段は、例えば整合フィルタか
ら成り、復調データが入力されて1判定パターンと一致
すると、パルスが出力されこのパルスにより情報データ
のスタートタイミングを容易に知ることができる。[Operation] The start timing determining means is composed of, for example, a matched filter, and when the demodulated data is input and matches one determination pattern, a pulse is output, and the start timing of the information data can be easily determined from this pulse.
[実施例]
以下図面に示す実施例を参照して本発明を説明すると、
第1図は本発明によるスペクトラム拡散受信機の一実施
例で、1は相関器、2は2値化回路、3は第1の整合フ
ィルタ、4はアップダウンカウンタ、5は基準PN符号
発生器、6はサンプリングパルス及びウィンドパルス発
生器、7はディジタル位相ロックループ回路、8はPN
符号位相制御パルス生成回路、9は2値データ復調回路
、10は第2の整合フィルタである。[Examples] The present invention will be described below with reference to examples shown in the drawings.
FIG. 1 shows an embodiment of a spread spectrum receiver according to the present invention, in which 1 is a correlator, 2 is a binarization circuit, 3 is a first matched filter, 4 is an up/down counter, and 5 is a reference PN code generator. , 6 is a sampling pulse and wind pulse generator, 7 is a digital phase-locked loop circuit, 8 is a PN
A code phase control pulse generation circuit, 9 a binary data demodulation circuit, and 10 a second matched filter.
第1図において、2値化回路2は受信PN符号と基準P
N符号(チ)が相関器1において一致した時及びその近
傍に現われる相関スパイク(ニ)を、その極性の正側及
び負側に分離した相関パルス(ホ)を生成する。第1の
整合フィルタ3は2値化回路2から出力される相関パル
ス(ホ)のパターンが所定の判定パターンに一致した時
、パルス(へ)(初期同期検出信号)を出力する。In FIG. 1, the binarization circuit 2 converts the received PN code and the reference P
Correlation pulses (E) are generated by separating the correlation spikes (D) that appear when and near the N codes (H) in the correlator 1 into positive and negative polarities. The first matched filter 3 outputs a pulse (E) (initial synchronization detection signal) when the pattern of the correlation pulse (E) output from the binarization circuit 2 matches a predetermined determination pattern.
アップダウンカウンタ4は基準PN符号発生器5から出
力されるストローブパルスによって初期化され1例えば
マイクロプロセッサ等の外部回路から設定されるオフセ
ット値(イ)よりアップカウントを行うが、第1の整合
フィルタ3からパルス(へ)が出力されると、これによ
りトリガされてダウンカウントを行いボローパルス(ト
)を発生する。The up/down counter 4 is initialized by a strobe pulse output from the reference PN code generator 5 and counts up from an offset value (a) set from an external circuit such as a microprocessor. When a pulse (to) is output from 3, this triggers a down count and generates a borrow pulse (to).
基準PN符号発生器5は外部回路から設定される基準P
N符号の初期情報(ハ)に基づいて基準PN符号(チ)
及びその先頭ビットを示すストローブパルス(す)を出
力する。The reference PN code generator 5 uses a reference P set from an external circuit.
Based on the initial information (c) of the N code, create the standard PN code (c)
and outputs a strobe pulse (su) indicating the first bit.
サンプリング及びウィンドパルス発生器6は2値化回路
2から出力される相関パルス(ホ)をサンプリングしか
つ抽出するためのパルスを出力するサンプリングパルス
(ヌ)及びウィンドパルス(ル)を発生する。ディジタ
ル位相ロックループ回路7は相関器1に入力される受信
信号(ロ)に含まれる受信PN符号と基準信号に含まれ
る基準PN符号(チ)の同期保持を行う。The sampling and wind pulse generator 6 generates a sampling pulse (nu) and a wind pulse (ru) that output pulses for sampling and extracting the correlation pulse (e) output from the binarization circuit 2. The digital phase lock loop circuit 7 maintains synchronization between the received PN code included in the received signal (b) input to the correlator 1 and the reference PN code (h) included in the reference signal.
PN符号位相制御パルス生成回路8はアップダウンカウ
ンタ4及びディジタル位相ロックループ7から出力され
るパルス(ト)及び(ヲ)によりトリガされて、基準P
N符号(チ)の位相制御パルス(ヨ)を出力する。2値
データ復調回路9は2値化回路2から出力される相関パ
ルス(ホ)及びサンプリング及びウィンドパルス発生器
6から出力されるウィンドパルス(ル)によって2値デ
ータの復調を行う、第2の一合フィルタ10は2値デー
タ復調回路9から出力される2値データ(ヌ)が所定の
パターンに一致した時にパルス(し)を出力する。The PN code phase control pulse generation circuit 8 is triggered by the pulses (T) and (W) output from the up/down counter 4 and the digital phase lock loop 7, and generates the reference P.
Outputs a phase control pulse (Y) of N code (J). The binary data demodulation circuit 9 demodulates binary data using the correlation pulse (e) output from the binarization circuit 2 and the wind pulse (ru) output from the sampling and wind pulse generator 6. The matching filter 10 outputs a pulse (shi) when the binary data (nu) outputted from the binary data demodulation circuit 9 matches a predetermined pattern.
なお上記各回路は図示していない外部回路から出力され
る受信動作起動パルスによりトリガされてそれぞれの動
作を開始する。Note that each of the above-mentioned circuits is triggered by a reception operation starting pulse outputted from an external circuit (not shown) to start its respective operation.
次に上述した本発明の実施例の動作をより詳細に説明す
るが、その説明を容易にするため、PN符号の1周期と
データ・ビットの長さが等しく、相関器1による積分区
間とPN符号1周期が等しい場合を例にとる。Next, the operation of the embodiment of the present invention described above will be explained in more detail, but in order to facilitate the explanation, it is assumed that one period of the PN code and the length of the data bit are equal, and the integration interval by the correlator 1 and the length of the PN code are equal. Let us take as an example the case where the codes have the same period.
外部回路から受信動作起動パルスが出力されると、基準
PN符号発生器5は外部回路により設定されたPN符号
の初期情報(ハ)に基づいて基準信号に含まれる基準P
N符号(チ)を相関器1に与える。スペクトラム拡散信
号が受信されると、受信信号(ロ)に含まれる受信PN
符号と基準PN符号(チ)が一致すると、相関器1から
相関スパイク(ニ)が2値化回路2に出力される。2値
化回路2は第2図に示すように相関スパイク(ニ)を正
側と負側に分離し相関パルス(ホ)を生成し、第1の整
合フィルタ3、ディジタル位相ロックループ7及び2値
データ復調回路9に与える。When the reception operation activation pulse is output from the external circuit, the reference PN code generator 5 generates the reference P included in the reference signal based on the initial information (c) of the PN code set by the external circuit.
The N code (chi) is given to the correlator 1. When a spread spectrum signal is received, the received PN included in the received signal (b)
When the code and the reference PN code (H) match, a correlation spike (D) is output from the correlator 1 to the binarization circuit 2. As shown in FIG. 2, the binarization circuit 2 separates the correlation spike (D) into a positive side and a negative side to generate a correlation pulse (E), and connects a first matched filter 3, a digital phase lock loop 7 and a The value data is given to the demodulation circuit 9.
さて、前述したように相関器1において前記両PN符号
がどのような位置で一致しているか不明であり、両符号
の一致する位置が正しく設定されなければ受信データを
正しく復調することができないので、最終的には第12
図(b)に示すような位置で一致するように初期同期を
行う必要があり、本発明では下記のようにしてこの初期
同期の動作を行う。Now, as mentioned above, it is unknown at what position in the correlator 1 the two PN codes match, and unless the matching position of both codes is set correctly, the received data cannot be demodulated correctly. , eventually the 12th
It is necessary to perform initial synchronization so that the positions match as shown in FIG.
送信されてくるデータは第14図(a)に示すように情
報データとプリアンプルデータから成り、更に該プリア
ンプルデータは同図(b)に示す如く初期同期用パター
ン及び情報データスタートタイミング用パターンが含ま
れており、2値化回路2から出力される相関パルス(ホ
)は第1の整合フィルタ3に入力される。第1の整合フ
ィルタ3は相関パルス(ホ)のパターンが設定されてい
る所定のパターンに一致した時パルス(へ)をアップダ
ウンカウンタ4に出力する。The transmitted data consists of information data and preamble data as shown in FIG. 14(a), and the preamble data further includes an initial synchronization pattern and an information data start timing pattern as shown in FIG. 14(b). The correlation pulse (e) output from the binarization circuit 2 is input to the first matched filter 3. The first matched filter 3 outputs a pulse (E) to the up/down counter 4 when the pattern of the correlation pulse (E) matches a predetermined pattern.
アップダウンカウンタ4は第3図に示すように第1の整
合フィルタ3からパルス(へ)が出力されるまで、基準
PN符号発生器5から出力される基準PN符号(チ)の
先頭ビットを示すストローブパルス(す)によって初期
化され、外部回路から設定されるオフセット値(イ)よ
りアップカウントを繰り返す。第1の整合フィルタ3か
らパルス(へ)が出力されると、アップダウンカウンタ
4は該パルスのタイミングでアップカウントからダウン
カウントに切り換り、カウンタ4のカウント値がOにな
った時、ボローパルス(ト)をPN符号位相制御パルス
生成回路8に出力する。As shown in FIG. 3, the up/down counter 4 indicates the leading bit of the reference PN code (J) output from the reference PN code generator 5 until the pulse (J) is output from the first matched filter 3. It is initialized by a strobe pulse (S) and repeatedly counts up from an offset value (A) set from an external circuit. When a pulse (to) is output from the first matched filter 3, the up/down counter 4 switches from up counting to down counting at the timing of the pulse, and when the count value of the counter 4 reaches O, a borrow pulse is generated. (g) is output to the PN code phase control pulse generation circuit 8.
PN符号位相制御パルス生成回路8は上記ボローパルス
によりトリガされて基準PN符号(チ)の位相制御パル
ス(ヨ)を基準PN符号発生器5、サンプリングパルス
及びウィンドパルス発生器6及びディジタル位相ロック
ループ回路に出力する。The PN code phase control pulse generation circuit 8 is triggered by the borrow pulse and generates the phase control pulse (Y) of the reference PN code (J) to the reference PN code generator 5, the sampling pulse and wind pulse generator 6, and the digital phase lock loop circuit. Output to.
上述した一連の動作により受信PN符号と基準PN符号
(チ)が一致するに至る。Through the above-described series of operations, the received PN code and the reference PN code (chi) come to match.
第4図、第S図及び第6図は第1の整合フィルタ3の一
構成例を示す。FIG. 4, FIG. S, and FIG. 6 show an example of the configuration of the first matched filter 3. In FIG.
第4図において、11はシフトレジスタ、12はパルス
計数器、13は比較器である。In FIG. 4, 11 is a shift register, 12 is a pulse counter, and 13 is a comparator.
シフトレジスタ1は第5図に示すように複数のシフトレ
ジスタSR1〜Sunが直列に接続されており、各々は
符号クロックにより駆動され、一定の長さ毎に出力端子
が設定されており、それぞれの出力はパルス計数器12
に与えられる。The shift register 1 has a plurality of shift registers SR1 to Sun connected in series as shown in FIG. The output is pulse counter 12
given to.
パルス計数器12は各シフトレジスタから並列に出力さ
れるパルスの総数をカウントし、そのカウントを23f
!!データに変換して比較器13に出力する。このパル
ス計数器12は例えば、第6図に示すように複数の半加
算器14及び全加算器15から成る。The pulse counter 12 counts the total number of pulses output in parallel from each shift register, and converts the count to 23f.
! ! It is converted into data and output to the comparator 13. The pulse counter 12 includes, for example, a plurality of half adders 14 and a full adder 15, as shown in FIG.
上記各シフトレジスタの並列出力は2個1組として各半
加算器14に入力され、半加算が行われる。その結果得
られた加算出力は2′位に、またキャリー出力は2′位
に割り当てることにより2進データに変換する。The parallel outputs of the shift registers are input into each half adder 14 as a set of two, and half addition is performed. The resulting addition output is assigned to the 2' position, and the carry output is assigned to the 2' position, thereby converting it into binary data.
更に2進データに変換した各々を全加算器15に入力し
て加算する。このようにしてシフトレジスタ11から並
列に出力されたパルスの総数は2進データに変換される
。Furthermore, each of the converted binary data is input to a full adder 15 and added. In this way, the total number of pulses output in parallel from the shift register 11 is converted into binary data.
比較器13はパルス計数器12から出力される2進デー
タと外部回路により設定される閾値とを比較し、2進デ
ータが閾値に達した時にパルスを出力する。The comparator 13 compares the binary data output from the pulse counter 12 with a threshold value set by an external circuit, and outputs a pulse when the binary data reaches the threshold value.
上述した構成の第1の整合フィルタ3において、例えば
送信されてくる初期同期のためのデータのパターンが全
て′1”の場合、第12図(a)に示す場合であっても
相関スパイクは発生する。すなわち正側の相関スパイク
は相関器1の積分区間に相当する時間(以下遅延時間と
称する)Tの172の周期で発生し、負側の相関スパイ
クは発生しない。従って2値化回路2によって相関スパ
イクと同一周期で正側の相関スパイクが生成されるが。In the first matched filter 3 having the above-mentioned configuration, for example, if the transmitted data pattern for initial synchronization is all '1', a correlation spike will occur even in the case shown in FIG. 12(a). In other words, the positive side correlation spike occurs in 172 cycles of time T (hereinafter referred to as delay time) corresponding to the integration interval of the correlator 1, and the negative side correlation spike does not occur. However, a positive correlation spike is generated at the same period as the correlation spike.
負側の相関パルスは生成されない。No negative correlation pulse is generated.
この相関パルスはシフトレジスタ11に入力されるが、
このシフトレジスタ11には第5図に示すように遅延時
間Tの1/2毎に出力端子が設定されている。従って正
常に信号が受信されているなら、シフトレジスタ11か
ら遅延時間Tの1/2毎にパルスが増加しながら並列に
出力されて行き、パルス計数器12によって前述の如く
2進データに変換され、その後比較器13に外部回路か
ら設定された閾値に達すると、比較器13はパルスを出
力する。This correlation pulse is input to the shift register 11,
As shown in FIG. 5, this shift register 11 has output terminals set every 1/2 of the delay time T. Therefore, if a signal is received normally, the pulses are output in parallel from the shift register 11 while increasing every 1/2 of the delay time T, and are converted into binary data by the pulse counter 12 as described above. Then, when the threshold value set in the comparator 13 from an external circuit is reached, the comparator 13 outputs a pulse.
第1の整合フィルタ3の上述した構成によれば、雑音等
により相関器1の出力に異常が生じても正常な相関パル
スのみに整合をとることが可能である。According to the above-described configuration of the first matched filter 3, even if an abnormality occurs in the output of the correlator 1 due to noise or the like, it is possible to match only normal correlation pulses.
なおシフトレジスタ11を構成する複数のシフトレジス
タSR1〜SRnに設定する出力端子の間隔は送信され
てくる初期同期のためのデータのパターンに対応して変
形される。Note that the intervals between the output terminals set in the plurality of shift registers SR1 to SRn constituting the shift register 11 are modified in accordance with the pattern of data for initial synchronization that is transmitted.
第7図及び第8図は第2の整合フィルタ1oの一構成例
を示す。第7図において、21はシフトレジスタ、22
はパルス計数器、23は比較器である。FIGS. 7 and 8 show an example of the configuration of the second matched filter 1o. In FIG. 7, 21 is a shift register, 22
is a pulse counter, and 23 is a comparator.
シフトレジスタ21は第8図に示すように、複数のシフ
トレジスタS R’、〜SR’nが直列に接続されて成
り、1データビツトの長さに等しい周期のクロックによ
り駆動され、各シフトレジスタには出力端子が設定され
ている。As shown in FIG. 8, the shift register 21 is made up of a plurality of shift registers SR' to SR'n connected in series, and is driven by a clock having a period equal to the length of one data bit. An output terminal is set for .
シフトレジスタ21には復調データが入力され。Demodulated data is input to the shift register 21.
第14図(b)に示すようにプリアンプルデータに含ま
れている情報データのスタートタイミングを検出するた
めに設定されたパターンに上記復調データが一致した時
、全てのシフトレジスタS R’1〜SR’nからパル
スが出力されるように、各シフトレジスタの出力にはイ
ンバータINVが適宜接続されるようになっており、各
シフトレジスタの出力はパルス計数器22に出力される
。As shown in FIG. 14(b), when the demodulated data matches the pattern set for detecting the start timing of the information data included in the preamble data, all shift registers SR'1 to SR An inverter INV is appropriately connected to the output of each shift register so that a pulse is output from 'n, and the output of each shift register is output to a pulse counter 22.
・パルス計数器22及び比較器23は前記のものと同様
に構成されており、パルス計数器22はシフトレジスタ
21から出力されるパルスの総数をカウントして2進デ
ータに変換し比較器23に出力する。比較器23はこの
2進データと外部回路から設定される閾値との比較を行
い、該2進データが閾値に達した時にパルスを出力する
。- The pulse counter 22 and the comparator 23 are configured in the same manner as described above, and the pulse counter 22 counts the total number of pulses output from the shift register 21, converts it into binary data, and sends it to the comparator 23. Output. The comparator 23 compares this binary data with a threshold value set from an external circuit, and outputs a pulse when the binary data reaches the threshold value.
さて、上述のようにして初期同期が成立し、第12図(
b)に示すような同符号間の配置関係になる。Now, initial synchronization is established as described above, and FIG. 12 (
The arrangement relationship between the same codes is as shown in b).
しかし同符号間の符号クロック周波数に誤差がある場合
には上記配置関係から徐々に両符号が一致する位置がず
れていく、即ち、初期同期が成立しても同符号間の符号
クロック周波数が異なると、両符号が一致する位置は正
常な位置から徐々にずれてしまう。However, if there is an error in the code clock frequency between the same codes, the position where both codes match will gradually shift from the above arrangement relationship, that is, even if initial synchronization is established, the code clock frequencies between the same codes will differ. Then, the position where both codes match gradually deviates from the normal position.
このため本発明においては、上記ずれ、即ち位相誤差を
補正して同期保持を行うべく下記の手段がとられている
。Therefore, in the present invention, the following measures are taken to correct the above-mentioned deviation, that is, phase error, and maintain synchronization.
PN符号位相制御パルス生成回路8から出力された基準
PN符号(チ)の位相制御パルス(ヨ)によってサンプ
リングパルス及びウィンドパルス発生器6及びディジタ
ル位相ロックループ回路7は初期化される。The sampling pulse and wind pulse generator 6 and the digital phase lock loop circuit 7 are initialized by the phase control pulse (Y) of the reference PN code (J) outputted from the PN code phase control pulse generation circuit 8.
上記回路6は第13図に示すように、第12図(b)に
示すような正常な位置関係で得られる相関パルス(ホ)
に対しその時間的に前後にサンプリングパルスS、、S
、を発生し、上記回路7に出力する。該回路7はサンプ
リングパルスS1. S2によって相関パルス(ホ)を
常時サンプリングし。As shown in FIG. 13, the circuit 6 generates a correlation pulse (H) obtained in the normal positional relationship as shown in FIG. 12(b).
The sampling pulses S, , S before and after that in time
, is generated and output to the circuit 7 described above. The circuit 7 receives sampling pulses S1. The correlation pulse (e) is constantly sampled by S2.
該相関パルスのずれ方向をモニターする。The direction of shift of the correlation pulse is monitored.
上記回路7はサンプリングが行われる毎に、内部のカウ
ンタによってその回数をカウントし、両サンプリングパ
ルスによるサンプリング回数の差があると、この差が所
定値に達した時に進みあるいは遅れのずれ量を示すパル
ス(ヲ)を前記回路8に出力する。Each time sampling is performed, the circuit 7 counts the number of times using an internal counter, and if there is a difference in the number of samplings between the two sampling pulses, when this difference reaches a predetermined value, it indicates the amount of advance or delay. A pulse (wo) is output to the circuit 8.
該回路8は上記パルス(ヲ)でトリガされ1両サンプリ
ングパルスによる相関パルスのずれ検出量に対応する基
準PN符号(チ)の位相制御パルスを基準PN符号発生
器5に与え、その位相を制御する。これにより同符号間
の位相誤差は補正され、同期を保持することができる。The circuit 8 is triggered by the pulse (w) and gives a phase control pulse of the reference PN code (h) corresponding to the detected amount of deviation of the correlation pulse by the two sampling pulses to the reference PN code generator 5 to control its phase. do. As a result, the phase error between the same codes is corrected, and synchronization can be maintained.
以上説明したようにして受信PN符号及び基準PN符号
の相関器1における初期同期及びその同期保持が行われ
ることにより、2進データ復調回路9により下記のよう
にして正確なデータ復調を行うことができる。By performing the initial synchronization of the received PN code and the reference PN code in the correlator 1 and maintaining the synchronization as described above, accurate data demodulation can be performed by the binary data demodulation circuit 9 as described below. can.
第13図に示すように相関パルス(ホ)とサンプリング
パルスS1.S、の位置関係は常時保持される。As shown in FIG. 13, the correlation pulse (e) and the sampling pulse S1. The positional relationship of S is always maintained.
サンプリングパルス及びウィンドパルス発生器6は第1
3図に示す如くサンプリングパルスS1の立上りエツジ
からサンプリングパルスS、の立ち下がりエツジまでの
間隔に等しい幅を有゛するウィンドパルス(ル)を発生
し、上記回路9に出力する。該回路9はウィンドパルス
(ル)により相関パルス(ホ)を抽出し正確なデータ復
調を行う。The sampling pulse and wind pulse generator 6 is the first
As shown in FIG. 3, a wind pulse having a width equal to the interval from the rising edge of the sampling pulse S1 to the falling edge of the sampling pulse S is generated and output to the circuit 9. The circuit 9 extracts a correlation pulse (E) using a wind pulse (R) and performs accurate data demodulation.
次にこのように復調されたデータを外部回路によって処
理するには、初期同期成立後の情報データのスタートタ
イミングを検出する必要がある。Next, in order to process the data demodulated in this way by an external circuit, it is necessary to detect the start timing of the information data after initial synchronization is established.
このため送信されてくるデータにはそのスタートタイミ
ングを検出するために設定された第2のパターンが前記
初期同期のために設定されたパターン(第1のパターン
)の後に含まれている。また第2の整合回路10は上記
第2のパターンに対応して重み付けされている。Therefore, the transmitted data includes a second pattern set for detecting the start timing after the pattern (first pattern) set for the initial synchronization. Further, the second matching circuit 10 is weighted in accordance with the second pattern.
前記復調されたデータ(り)は第2の整合回路10に与
えられ、第2のパターンとの一致の有無を判定されて、
一致した時パルス(し)が第2の整合回路10から出力
され、このパルスにより外部回路は復調データのスター
トタイミングを検知することができる。The demodulated data (ri) is given to the second matching circuit 10, and it is determined whether or not it matches the second pattern.
When they match, a pulse (shi) is output from the second matching circuit 10, and this pulse allows the external circuit to detect the start timing of demodulated data.
而してこの場合、第2のパターンとして例えばバーカー
符号(BARKER)のパターンを用いると、特に好敵
である。なおバーカー符号については、例えば昭和56
年6月30日株式会社昭晃堂発行の符号理論(コンピュ
ータ基礎講座18)を参照されたい。In this case, it is particularly advantageous to use a Barker code pattern as the second pattern. Regarding the Barker code, for example,
Please refer to Coding Theory (Computer Fundamentals Course 18) published by Shokodo Co., Ltd. on June 30, 2015.
[発明の効果]
以上説明した所から明らかなように、本発明によれば復
調データに含まれる情報データのスタートタイミングを
容易かつ正確に検知することができ、実用上の効果は顕
著である。[Effects of the Invention] As is clear from the above explanation, according to the present invention, the start timing of information data included in demodulated data can be easily and accurately detected, and the practical effects are remarkable.
第1図は本発明の一実施例を示すブロック図、第2図は
上記実施例における2値化回路の動作説明用タイミング
チャート、第3図は上記実施例の初期同期動作説明用タ
イミングチャート、第4図。
第5図及び第6図は上記実施例における第1の整合フィ
ルタの一構成例を示すブロック図、第7図及び第8図は
上記実施例における第2の整合フィルタの一構成例を示
すブロック図、第9図は従来のスペクトラム拡散送信機
(a)及び受信機(b)の構成を示すブロック図、第1
0図はコンボルバの構造の一例を示す断面図、第11図
はデータ・ビット及びPN符号の配列とゲート電極の関
係を示す図、第12図(a)及び(b)は受信PN符号
と基準PN符号との正しい配列が必要であることを示す
図及び第13図は上記実施例の同期保持動作及びデータ
復調説明用の波形図、第14図は送信データの構成を示
す図である。
1・・・・・・・・・相関器、2・・・・・・・・・2
値化回路、3・・・・・・・・・第1の整合フィルタ、
4・・・・・・・・・アップダウンカウンタ、5・・・
・・・・・・基準PN符号発生器、6・・・・・・・・
・サンプリングパルス及びウィンドパルス発生器、7・
・・・・・・・・ディジタル位相ロックループ回路、8
・・・・・・・・・PN符号位相制御パルス生成回路、
9・・・・・・・・・2値データ復調回路、10・・・
・・・・・・第2の整合フィルタ。
第4図
第512
?56I2I
第7図
第8図
フ1
第9i2!
第1051
第1112
第12図
第13図
■
第14図
(a)
(b)
手続補正書
昭和63年2月70日FIG. 1 is a block diagram showing an embodiment of the present invention, FIG. 2 is a timing chart for explaining the operation of the binarization circuit in the above embodiment, FIG. 3 is a timing chart for explaining the initial synchronization operation of the above embodiment, Figure 4. 5 and 6 are block diagrams showing an example of the structure of the first matched filter in the above embodiment, and FIGS. 7 and 8 are block diagrams showing an example of the structure of the second matched filter in the above embodiment. 9 is a block diagram showing the configuration of a conventional spread spectrum transmitter (a) and a receiver (b).
Figure 0 is a cross-sectional view showing an example of the convolver structure, Figure 11 is a diagram showing the relationship between the data bit and PN code arrangement and the gate electrode, and Figures 12 (a) and (b) are the received PN code and the reference. FIG. 13 is a waveform diagram for explaining the synchronization holding operation and data demodulation of the above embodiment, and FIG. 14 is a diagram showing the structure of transmission data. 1... Correlator, 2......2
Value conversion circuit, 3...First matched filter,
4... Up/down counter, 5...
...Reference PN code generator, 6...
・Sampling pulse and wind pulse generator, 7・
......Digital phase-locked loop circuit, 8
......PN code phase control pulse generation circuit,
9...Binary data demodulation circuit, 10...
...Second matched filter. Figure 4 512? 56I2I Figure 7 Figure 8 F1 9i2! 1051 1112 Figure 12 Figure 13 ■ Figure 14 (a) (b) Procedural amendment February 70, 1988
Claims (2)
生される基準信号に含まれる基準PN符号との相関をと
る相関器により、所望のデータを復調するスペクトラム
拡散受信機において、復調されたデータを情報データの
スタートタイミング判定手段に入力し、所定の判定パタ
ーンと一致した時の出力を外部回路に与えて、上記情報
データのスタートタイミングを検知せしめるように構成
したことを特徴とするスペクトラム拡散受信機。(1) A spread spectrum receiver demodulates desired data using a correlator that correlates the received PN code included in the received signal with the reference PN code included in the reference signal generated on the receiving side. The spread spectrum reception is characterized in that the data is input to a start timing determination means for information data, and the output when the data matches a predetermined determination pattern is given to an external circuit to detect the start timing of the information data. Machine.
は上記判定パターンに対応して重み付けされていること
を特徴とする特許請求の範囲第1項記載のスペクトラム
拡散受信機。(2) The spread spectrum receiver according to claim 1, wherein the determination means includes a matched filter, and the filter is weighted in accordance with the determination pattern.
Priority Applications (6)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62275073A JPH0787398B2 (en) | 1987-10-30 | 1987-10-30 | Spread spectrum receiver |
US07/256,394 US4943975A (en) | 1987-10-09 | 1988-10-07 | Spread spectrum communication receiver |
GB8823641A GB2211053B (en) | 1987-10-09 | 1988-10-07 | Spread spectrum communication receiver |
DE3834457A DE3834457C2 (en) | 1987-10-09 | 1988-10-10 | Spread spectrum receiver |
GB9107842A GB2243980A (en) | 1987-10-09 | 1991-04-11 | Spread spectrum communication receiver. |
GB9107841A GB2243979B (en) | 1987-10-09 | 1991-04-11 | Spread spectrum communication receiver |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62275073A JPH0787398B2 (en) | 1987-10-30 | 1987-10-30 | Spread spectrum receiver |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH01117528A true JPH01117528A (en) | 1989-05-10 |
JPH0787398B2 JPH0787398B2 (en) | 1995-09-20 |
Family
ID=17550455
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP62275073A Expired - Fee Related JPH0787398B2 (en) | 1987-10-09 | 1987-10-30 | Spread spectrum receiver |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0787398B2 (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
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JPS5530288A (en) * | 1978-08-26 | 1980-03-04 | Hitachi Denshi Ltd | Bit-synchronous control system |
JPS60216648A (en) * | 1984-04-12 | 1985-10-30 | Ricoh Co Ltd | Signal synchronizing system |
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- 1987-10-30 JP JP62275073A patent/JPH0787398B2/en not_active Expired - Fee Related
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Also Published As
Publication number | Publication date |
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JPH0787398B2 (en) | 1995-09-20 |
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