JPH01114241A

JPH01114241A - 復調回路

Info

Publication number: JPH01114241A
Application number: JP62272132A
Authority: JP
Inventors: Motoyoshi Morifuji; 森藤　素良; Katsuto Koyama; 克人小山; Junji Fukuzawa; 福澤　淳二; Matsuaki Terada; 寺田　松昭
Original assignee: Hitachi Ltd; Yagi Antenna Co Ltd
Current assignee: Hitachi Ltd; Yagi Antenna Co Ltd
Priority date: 1987-10-28
Filing date: 1987-10-28
Publication date: 1989-05-02

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の技術分野］本発明は、データ信号の１ビット時間内にＮ周期または
Ｎ／２周期でＦＳＫ変調された受信信号を復調する復調
回路に関する。

［従来技術と欠点］近年データ機器の増加に伴い、それらの相互間でデータ
の交換を行う要求が高まって来ている。

そこで、各データ機器のデータ信号の伝送形態も一本の
同軸線路を利用し、バースト波状にデータ信号を搬送波
で変調し送出することにより線路を有効に利用する必要
がある。また、データの構成もパケット化することが一
般に行なわれている。

さらに、データ信号の形態もｒＯＪ　　ｒ、ＩＪの２種
類の信号のみでな、り、データの開始、終、了などをよ
り明確にする目的で特殊なデータ信号の／ＩＰり−／を
利用する事も行なわれて来た。

Ｍ４図は、従来の復調回路の構成例を示すものである。

同図で端子１ノから入力する変調されたデータ信号は、
第５図（ａ）に示すようにデータ信号がｒＯＪの場合は
１ビット時間内で２周期の電圧変化をし、「１」の場合
は１周期の電圧変化をする。これを受信する受信回路１
２では、変調されたデータ信号を規定の値の電圧になる
よう増幅し、内部のコンパレータで第５図［ｂ）に示す
ようにパルス信号に整形する。この・やルス信号の立上
りエソデまたは立下りニップで発生するトリが信号によ
り同期信号発生回路１３でクロックパルスを発生する。

このクロックパルスの周期を安定に保つため、同期信号
発生回路１３には水晶振動子１４が接続されている。こ
の振動子１４の発振周波数を内部カウンタにより分周し
、前記トリが信号でこの内部カウンタをリセットし、初
期化して同期させるようにしている。このようにして得
られるクロック／２ルスは、シフトレジスタ１５に加え
られ、前記第５図（ｂ）で示したパルス信号は、データ
信号１ビツト時間の捧時間分だけ遅延されてエクスクル
−シブオア回路（以下「ＥＸオア回路」と称す）１６の
入力端子へ与えられる。この時の波形を第５図（ｃ）に
示す。ＥＸオア回路１６の他の入力端子には、上記第５
図（ｂ）で示したパルス信号が加えられている。ＥＸオ
ア回路１６は前記２つの入力レベルが不一致の時にＩ”
ｌ　レベル信号を出力するためその出力波形は第５図（
ｄ）に示すようになり、端子１７へ復調データ信号とし
て出力される。

しかし、このような復調回路では、扱えるデータ信号が
ｒｏＪ　　ｒｌＪの２種類であり、その他の特殊な意味
を持つデータ信号は復調不可能である。

したがって、上記特殊なデータ信号に代わって、このｌ
”ＯＪ　　ｒｌＪの２種類のデータ信号の組合せで例え
ばＩＱ　１１１　１１１０Ｊなど通常のデータ信号で用
いないピッ）　ｉ４ターンを作成する必要があり、扱え
るデータ信号を制限することとなる。また、多数のデー
タフレームで構成したパケット形式でデータ信号を伝送
する場合には、ビットエラーが起った際に各データ信号
のフレームを分離するためのフレーム同期信号を得るの
が困難であった。

［発明の目的］この発明は上記のような実情に鑑みてなされたもので、
デジタルデータ信号のｒＯＪ　　ｒｌＪにより１ビット
時間内で娘送波がＮ周期またはＮ／２Ｒ期で切替ること
により変調された信号を受信する復調回路において、１
ビット時間内で上記２つの周期の切替時間の組合せ形態
を変えた特殊な変調波をも復調可能とする復調回路を提
供することを目的とする。

［発明の要点］この発明は、受信回路の出力パルスを直接第１のシフト
レジスタに直接保持させると共に、反転して第２のシフ
トレジスタに保持させ、これらシフトレジスタの出力す
るデータ信号のｒＯＪ　ｒｌＪをマトリクス回路で検出
し、ゲート回路、ラッチ回路を介して、データ信号の１
ビツト周期内で種種変化する受信回路の出力パルスに対
応したデータ信号ｒＯＪ　　ｒｌＪその他特殊データ信
号に復調するようにしたものである。

［発明の実施例］以下図面を参照して本発明の一実施例を説明する。

第１図はその回路構成を示すものである。同図で２１は
変調された信号が入力される端子、２２はこの端子２ノ
から入力された信号を受信する受信回路、２３はこの受
信回路２２の出力したパルス（ｉ号をシフト保持する第
１のシフトレジスタ、２４は水晶振動子、２５は水晶振
動子２４によって同期／４′ルスを発生する同期信号発
生回路、２６はインバータ、２７はこのインバータ２６
で反転された受信回路２２の出力／４’ルス信号をシフ
ト保持する第２のシフトレジスタ、２８はマトリクス回
路、２９はゲート回路、３０はラッチ回路、３１〜３３
＃′ｉそれぞれり。〜Ｄ２を出力する出力端子、３４は
ビット同期発生回路である。

上記端子２）には、第２図ｆａ）　、　（ｂ）に示すよ
うな波形の変調波が入力される。この変調波は、ｒＯＪ
ｒｌＪ及び特殊なデータパターンを組合ワせてバースト
波状に送られてくるパケット構成のものを６一示し、「Ｓ」は無信号の状態であるサイレンスの時間を
、ｒｐＪは受信側で同期信号を確定させるためのプリア
ンプル時間を示す。この第３図（ａ）。

価）では、プリアンプリの信号形態が［０１０１Ｊ　で
ある場合を示すものとする。また同図中、「ＳＤ」はデ
ータの開始を示すスタートデリミタ、「Ｄ」は有効なデ
ータ、「ＥＤ」はデータの終了を示すエンドプリξりを
示す。上記第２図（ａ）　、　（ｂ）に示す波形の変調
波が端子２１に入力され、受信回路２２に送られると、
受信回路２２はこれを増幅、波形整形して第２図（ｃ）
に示すような波形の信号とし、出力する。

ここで、受信回路２２で受信されるデータ信号の波形が
第３図に示す如く「Ｏ」　「１」　「ＮＮ」「Ｓ」の４
種類あるものとする。例えば、同図中データ信号「０」
は、１ビット時間内ではＴＨ，Ｔ。

が「Ｈ」レベル、Ｔ、、Ｔ、が「Ｌ」レベルの２周期の
変化を示す。同様に、データ信号「１」は、１ビット時
間内ではＴＨ９Ｔｏが「Ｈ」レベル、Ｔ、、ＴＩ。

が［、Ｊレベルとなり、１周期の変化を示す。データ信
号１’−ＮＮＪは、ノンデータペアを示す特殊なデータ
であり、’ｒＨｅ’ｒ、、’ｒつ、１゛８がｒＨＪレベ
ル、ＴｏＩＴＤＩＴ、　、’ｒ、が「Ｌ」レベルの２ビ
ット時間で構成される。さらに、無信号時のデータ信号
「Ｓ」は、ＴＩＩ−ＴＡがすべてｒＬＪレベルとなる。

さて、受信回路２２で増幅、波形整形された変調波は、
第２図（ｃ）に示すような波形となる。この信号が同期
信号発生回路２５に送られると、同期信号発生回路２５
は、そのパルスの立上りまたは立下りエッヂにより、デ
ータ信号の１ビット時間内を分割した周期、ここでは４
分割した周期の同期パルスを発生する。この同期パルス
は、その周期を安定に保つ目的で、水晶振動子２４によ
り制御される。

同期信号発生回路２５から出力された同期ノ臂ルスによ
り、第１のシフトレジスタ２３が受信回路２２の出力す
る信号を順次保持、シフトする。この第１のシフトレジ
スタ２３の保持内容は、そのまま出力ＱＡ−ＱＨとして
、マトリクス回路２８に送られる。また、一方、上記受
信回路２２の出、力する、信号はインバータ２６で反転
された後、第２のシフトレジスタ２７へも送られる。こ
の第２のシフトレジスタ２７も、上記同期信号発生回路
２５からの同期パルスが入力される毎に受信回路２２か
らの信号を保持、シフトする。この第２のシフトレジス
タ２７の保持内容が、出力ＱＡ−ＱＨとして、やはりマ
トリクス回路２８に送られる。上記インバータ２６の出
力の代わりに、受信回路２２内のコン／やレータの反転
出力を用いても良い。上記のような構成の結果、マトリ
クス回路２８に入力される第１のシフトレジスタ２３の
出力ＱＡ〜ＱＨと第２のシフトレジスタ２７の出力ＱＡ
〜Ｑ！ｌとは、極性が反転したものとなる。

なお、上記した２つのシフトレジスタ２３．２７は、多
段構成の段数を「８」としているが、データ信号の１ビ
ツト内の分割数やデータの種類をいくつにするかにより
任意に決定することができるこのような２つのシフトレ
ジスタ２３．２７の構成にすることにより、データ信号
の伝送速度が高速の場合、あるいはデータ信号の１ビッ
ト時間内の分割数を多くした場合、第２図（ｃ）に示す
１ビット時間内の受信波形の・臂ルス幅が狭くなっても
、シフトレジスタ２３．２７の出力ＱＡ〜ＱＨ１ＱＡ〜
魅の相互間の時間関係は、同期信号発生回路２５からの
同期パルスに同期しているので、時間差を少なくするこ
とができる。

もし、第２のシフトレジスタ２７を用いず、第１のシフ
トレジスタ２３の出力を反転させるためのインバータを
各段に介して反転出力させた場合、そのインバータで時
間遅れが生じ、高速のデＴ、り転送に対応できなくなる
ので、不利となる。

マトリクス回路２８は、受信する波形が第３図で「Ｈ」
レベルである際に第１のシフトレジスタ２３側の出力Ｑ
Ａ−ＱＨを選択するように、また、受信する波形が第３
図で「Ｌ」レベルである際には第２のシフトレジスタ２
７側の出力ＱＡ〜９Ｈを選択するようにダイオード２Ｂ
＆〜、？　ｇ　ｎ　を設Ｑる。例えば、データの種類が
「０」の場合、ＱＨＩＱ、　、Ｑ、　、Ｑ、を選択する
ようにダイオード２８１〜２８ｎを設けることにより、
第３図のＴＨ−ｗ　Ｔ、のパターンがｒｌ　Ｏ１０Ｊで
データの種類「０」に対応した検出パルス出力を？−ト
回路２９に与えることができる。この出力のタイミング
は受信信号ＴＨが第１のシフトレジスタ２３のＱＨに致
達した場合にのみ出力される。他のデータの種類につい
ても前記と同様の手法で、ダイオード２８ｈ〜２８ｎを
選択するように設定しておくことにより、データの種類
に相当する検出パルス出力をゲート回路２９へ与えるこ
とができる。

ビット同期発生回路３４は、データ信号の１ビット時間
に対応した同期信号を発生するもので、前記同期信号発
生回路２５からの同期・々ルスを分周するカウンタで構
成される。このカウンタは、データ信号の到来時、すな
わち、ＱＨ，ＱＧ、Ｑ、　、Ｑ、が「Ｈ」レベルの時、
第３図のデータ「Ｂ」の位ｔにリセットされ、以後、各
１ビット時間の先頭でビット同期ノ４ルスを出力する。

このときの出力波形を第２図ｆｇｌに示す。ゲート回路
２９は、第３図に示したデータの種類ｒｏＪ　　ｒｘＪ
　　ｒＮＮＪｒｓＪに相当する検出パルスの相互干渉を
なくすため、前記ビット同期パルスと図示しないＡＮＤ
回路を介してラッチ回路３０へ出力する。

ラッチ回路３０は、ビット同期発生回路３４からの上記
第２図（ｇ）に示したビット同期パルスでゲート回路２
９からの検出パルスを保持することにより、データ信号
の種類に相当した出力、すなわち、復調信号を端子３１
〜３３から信号り。−Ｄ２として出力する。この時の信
号波形は、第２図（ｄ）〜（ｆ）に示すようになる。こ
こで信号り。はデータ信号のｒＯＪ　　ｒｌＪを表わし
、データ信号が「０」の時は「Ｌ」レベル、データ信号
「１」の時は「Ｈ」レベルとなる。また、信号Ｄ１Ｖｉ
、データ信号の到来を示すもので、無信号時、すなわち
データ信号が「Ｓ」のときに「Ｈ」レベル、その他のと
きは「Ｌ」レベルとなる。さらに、信号Ｄ１の変化を信
号Ｄ２のノンデータベア「ＮＮＪの立上り時間まで保持
し、第２図（ｅ）に示す波形の破線部のようにする場合
は、ゲート回路２９の構成を変えることで容易に実行可
能となる。この場合は、データ信号とプリアンプル「Ｐ
」の部分との区別がより明確になるという利点がある。

信号Ｄ２は、特殊なデータであるノンデータペア「ＮＮ
」を示すもので、この「ＮＮＪまたはｒｓＪの時のみｒ
ｌレベルとなる。

以上に述べた如く、ここでは取扱うデータの種類として
「０」　「１」　「ＮＮ」　「Ｓ」の４つとしたが、こ
れに限るものではなく、データの種類やデータ信号の１
ビツト内の分割数を変えることや、ビット数を増してデ
ータ信号の種類に特殊なデータ構成のものを加えること
も可能である。

［発明の効果］以上詳記したようにこの発明によれば、受信回路の出力
／’Ｐルスを直接第１のシフトレジスタに保持させると
共に、反転して第２のシフトレジスタにも保持させ、こ
れらシフトレジスタの出力するデータ信号のｒＯＪ　　
ｒｌＪをマトリクス回路で検出し、ゲート回路、ラッチ
回路を介して、データ信号の１ビット周期内で種々変化
する受信回路の出力パルスに対応したｒＯＪ　　ｒｌＪ
その他特殊データ信号に復調するようにしたのでデータ
信号の伝送フォーマット内にこの特殊なデータを含ませ
ることにより、必要なデータと、データの開始、終了を
示すデリミタやプリアンプル等を容易に区別することが
でき、データ伝送時におけるデータ内容の信頼性が向上
すると共に、２つのシフトレジスタによって受信した変
調波形の極性の対となったものを得るため、レジスタへ
の入力が高速であっても、両レジスタの出力に時間差を
生じることがなく、高速のデータ復調が可能となる復調
回路を提供することができる。

【図面の簡単な説明】

第１図乃至第３図はこの発明の一実施例を示すもので、
第１図は回路構成を示すブロック図、第２図は第１図各
部での信号波形を示す図、第３図はデータ種類とその受
信波形及び出力状態を示す図、第４図は従来の復調回路
の構成を示すブロック図、第５図は第４図番部での信号
波形を示す図である。１１、’２１・・・入力端子、１２．２２・・・受信回
路、１３．２５・・・同期信号発生回路、１４．２４・
・・水晶振動子、１５・・・シフトレジスタ、１７．３
１〜３３・・・出力端子、２３・・・第１のシフトレジ
スタ、２６・・・インバータ、２７・・・第２のシフト
レジスタ、２８・・・マトリクス回路、２９・・・ゲー
ト回路、３０・・・ラッチ回路、３４・・・ビット同期
発生回路。出願人代理人　　弁理士　鈴　江　武　彦第５図手続補正書昭和　　年２．１慴セ２日

Claims

【特許請求の範囲】デジタルのデータ信号の「０」「１」により１ビット時
間内で搬送波がＮ周期またはＮ／２周期で切替ることに
より変調された信号を受信する復調回路において、変調された受信信号に同期する同期信号から得られる２
Ｎ周期のクロック信号を用いて前記受信信号を多段の第
１のシフトレジスタに取込む一方、反転した受信信号を
多段の第２のシフトレジスタに取込む取込手段と、この取込手段の第１のシフトレジスタ及び第２のシフト
レジスタの各段の出力からデータ信号の「０」「１」を
検出する、マトリクス回路からなる検出手段と、１ビット時間内でＮ周期及びＮ／２周期以外の特殊な周
期で転送される特殊データを検出する一方、１ビット時
間のビット同期信号を発生させ、データ信号を「０」「
１」及び特殊データに分離するゲート回路と、このゲート回路の出力を保持する保持手段とを具備した
ことを特徴とする復調回路。