JPH01110275A - 試験重畳回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 この発明は、走査入力及び走査出力方法を用いた回路基
板試験に用いる試験重畳回路に関する。

従来の技術とその問題点 これまで、走査経路方法は回路基板素子の試験を支援す
るために用いられてきた。試験パターンを回路素子に適
用できるようにするためには、外部的にアクセス可能な
ノードを設けることが必要である。離散的な［釘のベツ
ド（Ｂｅｄ　ｏｆ　Ｎａ１ｌ　）　Ｊを作動させる方法
がしばしば用いられるが、この方法では多数のノードが
、これらのノードの駆動及び監視に係わる機構を直列化
する・一連のチップに対して、アクセス可能にされる。

このような方法により、試験可能な回路素子数を増加し
ていた。

これらの技術は回路素子の「逆駆動」と呼ばれるものの
限界を克服して、適当な試験経路を確立することができ
ない。他の従来例では、全てのＤ型フリップ・７０ツブ
を特殊な試験回路により置換して限定的な走査経路の素
子試験をエネーブルすることが必要であった。この解決
方法は同期しているこれらの回路部分にアクセスするこ
とができるだけである。

第１図は従来の論理回路のブロック図を示しており、こ
れには論理ブロック１０が含まれている。

論理ブロック１０は、それぞれバッファ素子１１によっ
てそれぞれバッファリングされ、次いで第２の論理ブロ
ック１２の各入力に供給される複数の出力を有する。

論理ブロック１０又はブロック１２の各回路素子を試験
するときは、外部からアクセス可能な異常に大きな数の
ノードが必要とされる。

発明の要約 本発明は、前記の限界及び欠点を最小化し、又は解決す
る試験重畳回路を提供することを目的とする。

本発明によれば、回路の論理ブロック間のバッファとし
て働き、かつ第１の論理ブロックに関連したデータ入力
ポートから第２の論理ブロワに関連したデータ出力ポー
トへ行くバッファリングされたデータ経路が得られるよ
うにした試験重畳回路が提供される。さらに、前記試験
重畳回路は走査入力ポート及び走査出力ポートと、デー
タをクロック入力又は出力することができるレジスタと
、前記データ経路、前記データ入力ポートから前記レジ
スタへ行く経路、前記レジスタから前記データ出力ポー
トへ行く経路、及び前記レジスタから前記走査出力ポー
トへ行く経路を制御可能に変更する複数のマルチプレク
サとを備えている。

実施例 添付する第２図及び第３図を参照して実施例により更に
詳細に説明する。

第２図に示すように、通常、論理ブロック１０と論理ブ
ロック１２との間に通常、設けられている従来のバッフ
ァ素子１１は本発明により同期試験重畳回路１４により
置換される。

同期試験重畳回路１４は、通常の動作においては通常の
バッファとして動作し、走査イン（入力）１６、走査ア
ウト（出力）１８及び制御人力２０を備えている。制御
入力２０を介する適当な制御により、種々の走査経路を
確立することができる。

論理ブロック１ｏと前の論理ブロック（図示なし）との
間、及び論理ブロック１２と次の論理ブロック（図示な
し）との間には、同じような試験重畳回路が設けられて
いるのが理解される。走査入力１６と走査出力１８は、
設けられている全ての試験重畳回路に共通させることが
でき、特定のものを、制御入力２０の適当な制御信号に
より動作させることができる。これによって外部からア
クセス可能な位置数が最小化される。

第３図を参照すると、本発明による同期試験重畳回路の
１段が示されている。バッファ素子１１の各バッファ要
素が第３図に示す段のうちの一つにより置換されること
が理解されるであろう。通常の動作では、各段が論理ブ
ロック１ｏがら次の論理ブロック１２へ行く経路のうち
の一つのデータをバッファリングするように構築される
。このような通常動作の経路は、データ入力ポート２１
、マルチプレクサ２８、経路２３、マルチプレクサ３３
を介してデータ出力ポート２２に行く。通常、このよう
な経路２３には、図示のような、インバータ３４が含ま
れる。走査入力ポート２４及び走査出力ポート３１は走
査人力１６及び走査出力１８にそれぞれ対応し、以上で
説明したようにこれらを、設けられている全ての試験重
畳回路に共通にしてもよい。

データ入力ポート２１から、マルチプレクサ２８、マル
チプレクサ２９及びシフト・レジスタ２５を介して走査
出力ポート３１へ行く経路が設けられている。

走査入力ポート２４からマルチプレクサ３０、マルチプ
レクサ２９、シフト・レジスタ２５、シフト・レジスタ
２７、経路２６及びマルチプレクサ３３を介してデータ
出力ポート２２へ行く経路が設けられる。

データ出力ポート２２からマルチプレクサ３０へ戻る経
路３２が設けられる。

シフト・レジスタ２５にはクロックφ１が入力され、ま
たシフト・レジスタ２７にはクロックφ２が入力されて
いる。マルチプレクサ２８，２９．３ｏ及び３３が、制
御入力２０（第２図）を介して供給される信号の制御に
より、動作することは理解されるであろう。

本発明の同期試験重畳回路は、以下のような種種のモー
ドで動作することができる。

［モードＪＪ　ＯＨ（通常動作）１ 以上で説明したように、通常動作では、動作データが論
理ブロック１０（第２図）からデータ入力ポート２１、
インバータ３４、マルチプレクサ２８、経路２３、マル
チプレクサ３３、インバータ３５を介してデータ出力ポ
ート２２にわずかな遅延又は遅延なしで供給される。従
って、同期試験重畳回路はバッファとして動作する。同
時に、試験のために、クロック信号φ１を印加すること
により、試験パターンを走査入力ポート２４からマルチ
プレクサ３０及び２９を介してシフト・レジスタ２５に
クロック入力することができる。マルチプレクサ３０及
び２９の制御により、試験パターンが同一のときは同時
に、試験パターンをロードするときは逐次的に、複数段
のシフト・レジスタ２５にロードすることができる。

［モードＩＴ　Ｉ　ＩＴ　］ このモード“１“では、マルチプレクサ３３は経路２６
を選択して経路２３をディセーブルする。

シフトやレジスタ２５に前にロードされたデータ（試験
パターン）をクロック信号φ２により、シフト◆レジス
タ２７に入力することができ、またデータ出力ポート２
２を介して試験されるべき次の論理ブロック素子の回路
に出力することができる。モード“１“においても、ク
ロック信号φ１によりマルチプレクサ２８及び２９を動
作させてデータ入力（論理ブロック１０の回路からの試
験パターン）がデータ入力ポート２１からシフト・レジ
スタ２５に転送される。

［モードＩｔ　２　ＩＴ　］ モード“２″において、マルチプレクサ３０及び２９は
走査入力ポート２４を選択して、経路２３をディセーブ
ルさせ、かつ経路２６をエネーブルさせる。シフト・レ
ジスタ２７のデータ（試験パターン）は未だデータ出力
ポート２２に出力されている。クロック信号φ１を印加
することにより、前にサンプリングされたシフト・レジ
スタ２５内のデータを走査出力ポート３１にシフトさせ
て分析させる。新しい試験パターンが走査入力ポート２
４に同時に入力されたときは、この試験パターンもシフ
ト・レジスタ２５に同時にロードされる。従って、この
モードｎ　２　Ｎでは、試験パターンがシフト・レジス
タ２７から論理ブロック１２の回路素子に入力されてお
り、また論理ブロック１ｏの回路素子に前に印加された
試験パターンの試験結果がシフト・レジスタ２５から取
り出され、かつ新しい試験パターンがシフト・レジスタ
２５にａ−ドされ、次に論理ブロック１２の回路素子の
試験、又は自己試験において用いられる。

これらの動作は同時に実行可能である。

［モード“３″コ このモード“３“は「自己試験」モードであり、当該段
そのものを試験するのに用いられる。経路３２は経路３
２を試験するのに用いられる。クロック信号φ１により
シフト・レジスタ２５から試験パターンが出力され、マ
ルチプレクサ２８、経路２３、マルチプレクサ３３及び
インバータ３５を介してデータ出力ポート２２に、更に
線３２を介してマルチブレク・す３０及び２９に戻され
てシフト・レジスタ２５に行き、以下モード″２“でサ
ンプリング可能となる。

論理ブロック１０の前段、及び論理ブロック１２の次の
同じような同期試験重畳回路と連係して、この同期試験
重畳回路が論理ブロックの回路素子を試験できることは
、明らかである。

制御回路の適当な動作により、外部的にアクセス可能な
ノードの必要性が最小化されるので、更に多くの回路素
子の試験が可能になる。

モードＩＩ　２　′１の動作に関連して説明したように
、試験パターンの同時に入力し、供給し、かつサンプリ
ングすることは、回路試験を促進させるものである。

本発明は以上の実施例に詳細に限定されるものではなく
、複数の変形が可能である。例えば、同期試験重畳回路
の複数段を、次段の走査入力ポートを構成する１段の走
査出力ポートと直列に配置すると共に、制御信号を共通
にしてもよい。次に、走査出力ポートは、データがこれ
に供給されているか、又はこれより読み出されているか
に従って動作する。クロック信号φ１及びφ２は同一ク
ロックの逆相又は別の位相であってもよい。他の変形も
本発明の範囲内で可能である。

【図面の簡単な説明】

第１図は従来の論理回路のブロック図、第２図は本発明
による同期試験重畳回路を含む論理回路のブロック図、 第３図は第１図に示す試験重畳回路の１段のブロック図
である。 １６・・・走査入力、 １８・・・走査出力、 ２１・・・データ入力信号ポート、 ２２・・・データ出力ポート、 ２３．２６．３２・・・経路、 ２４・・・走査入力ポート、 ２５．２７・・・シフト・レジスタ、 ２８．２９．３０．３３・・・マルチプレクサ、３１・
・・走査出力ポート。

Claims (11)

【特許請求の範囲】
1. （１）ある回路の論理ブロック間におけるバッファとし
   て動作するようにされ、かつ第１の論理ブロックに接続
   されているデータ入力ポートから第２の論理ブロックに
   接続されているデータ出力ポートへ行くバッファリング
   されたデータ経路となるようにした試験重畳回路におい
   て、 前記試験重畳回路は走査入力ポート及び走査出力ポート
   と、データをクロックにより入出力可能なレジスタと、
   前記データ経路を制御可能に定める複数のマルチプレク
   サと、前記データ入力ポートから前記レジスタへの経路
   と、前記レジスタから前記データ出力ポートへの経路と
   、前記レジスタから前記走査出力ポートへの経路とを備
   えていることを特徴とする試験重畳回路。
2. （２）請求項１記載の試験重畳回路において、更に第１
   のレジスタと前記データ出力ポートとの間の経路に配置
   された第２のレジスタを有することを特徴とする試験重
   畳回路。
3. （３）請求項１又は２記載の試験重畳回路において、更
   に前記レジスタ又は第１のレジスタから前記データ経路
   を制御するマルチプレクサへの経路を含むことを特徴と
   する試験重畳回路。
4. （４）請求項１、２又は３記載の試験重畳回路において
   、更に前記データ出力ポートからマルチプレクサへ行く
   経路を有し、前記マルチプレクサにより前記走査入力ポ
   ートから前記レジスタへ、又は前記第１のレジスタへ行
   く経路を制御することを特徴とする試験重畳回路。
5. （５）請求項２、又は前記いずれかの項記載の試験重畳
   回路において、前記第１及び第２のレジスタはシフト・
   レジスタであることを特徴とする試験重畳回路。
6. （６）請求項５記載の試験重畳回路において、更にそれ
   ぞれのクロック信号を前記第１及び第２のレジスタに印
   加する手段を有することを特徴とする試験重畳回路。
7. （７）複数のモードにより動作するようにされた前記い
   ずれかの請求項記載の試験重畳回路において、第１のモ
   ードの前記試験重畳回路は、データをデータ入力ポート
   からデータ出力ポートへ供給するようにされ、同時にデ
   ータ（試験パターン）を前記走査入力ポートから前記レ
   ジスタに供給するようにされたことを特徴とする試験重
   畳回路。
8. （８）第２のモードにより動作するようにされた請求項
   ７記載の試験重畳回路において、 データ（試験パターン）はデータ入力ポートから前記レ
   ジスタに供給され、同時に試験パターンが前記レジスタ
   から第２のレジスタに供給されることを特徴とする試験
   重畳回路。
9. （９）請求項７記載の試験重畳回路において、第２のモ
   ードの試験パターンは同時に前記第２のレジスタから前
   記データ出力ポートに供給するように形成されたことを
   特徴とする試験重畳回路。
10. （１０）請求項１０記載の試験重畳回路において、更に
    、前記データ出力ポートから、マルチプレクサを介して
    前記第１のレジスタへ行く経路を有することを特徴とす
    る試験重畳回路。
11. （１１）請求項１０記載の試験重畳回路において、更に
    、前記第１のレジスタから、前記データ入力ポートを制
    御するマルチプレクサを介して前記データ出力ポートへ
    行く経路を有することを特徴とする試験重畳回路。