JPH01109810A - リミッタ増幅器 - Google Patents
リミッタ増幅器Info
- Publication number
- JPH01109810A JPH01109810A JP26734387A JP26734387A JPH01109810A JP H01109810 A JPH01109810 A JP H01109810A JP 26734387 A JP26734387 A JP 26734387A JP 26734387 A JP26734387 A JP 26734387A JP H01109810 A JPH01109810 A JP H01109810A
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- JP
- Japan
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- voltage
- mos
- gate
- output
- mos transistor
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Links
- 238000000034 method Methods 0.000 abstract description 10
- 238000010586 diagram Methods 0.000 description 10
- 230000000694 effects Effects 0.000 description 9
- 230000000295 complement effect Effects 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 230000000087 stabilizing effect Effects 0.000 description 1
Landscapes
- Tone Control, Compression And Expansion, Limiting Amplitude (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は電子装置分野に利用される。
本発明はリミッタ増幅器に関し、特にＣＭＯＳ（相補型
ＭＯ３トランジスタ）プロセスを用いることのできるリ
ミッタ増幅器に関する。
ＭＯ３トランジスタ）プロセスを用いることのできるリ
ミッタ増幅器に関する。
本発明は、演算増幅器と、この演算増幅器の利得を定め
るための帰還抵抗網と、この帰還抵抗網中の抵抗を短絡
し入出力特性の傾斜を変える短絡手段とを備えたリミッ
タ増幅器において、前記短絡手段を、それぞれゲートに
参照電圧が印加された少なくとも一対の第一および第二
極性のＭＯＳトランジスタを含んで構成することにより
、 ＣＭＯＳプロセスを用いて特性の優れた＋Ｊ ミッタ増
幅器を実現できるようにしたものである。
るための帰還抵抗網と、この帰還抵抗網中の抵抗を短絡
し入出力特性の傾斜を変える短絡手段とを備えたリミッ
タ増幅器において、前記短絡手段を、それぞれゲートに
参照電圧が印加された少なくとも一対の第一および第二
極性のＭＯＳトランジスタを含んで構成することにより
、 ＣＭＯＳプロセスを用いて特性の優れた＋Ｊ ミッタ増
幅器を実現できるようにしたものである。
従来のリミッタ増幅器を第８図にその入出力特性を第９
図に示す。１は入力端子、２は出力端子、３は演算増幅
器、Ｒ＋ 、Ｒ２およびＲ３は利得を決めるための帰還
抵抗網用の抵抗、Ｄ＋およびＤ２は抵抗Ｒ３の両端の電
圧を順方向電圧±０．７Ｖにクランプするダイオードで
短絡手段４を構成する。
図に示す。１は入力端子、２は出力端子、３は演算増幅
器、Ｒ＋ 、Ｒ２およびＲ３は利得を決めるための帰還
抵抗網用の抵抗、Ｄ＋およびＤ２は抵抗Ｒ３の両端の電
圧を順方向電圧±０．７Ｖにクランプするダイオードで
短絡手段４を構成する。
入力電圧ＶｊＮを変化させると、入力端子ＶＩＮが小さ
い場合は人出力特性の傾きは第９図に示すように、 （Ｒ２＋Ｒ３） Ｉ であるが、出力電圧ＶＯＵＴがＶＯＰまたはＶＯＮを越
えるとダイオードＤ＋ またはＤ２がオンし、傾きは となる。ＶＯＰとＶ ＯＮは次式で表される。
い場合は人出力特性の傾きは第９図に示すように、 （Ｒ２＋Ｒ３） Ｉ であるが、出力電圧ＶＯＵＴがＶＯＰまたはＶＯＮを越
えるとダイオードＤ＋ またはＤ２がオンし、傾きは となる。ＶＯＰとＶ ＯＮは次式で表される。
Ｖ ＯＰ ＝ −Ｖ ＯＮ ・（１
）ただしＶＦはダイオードＤ１およびＤ２の順方向電圧
である。
）ただしＶＦはダイオードＤ１およびＤ２の順方向電圧
である。
かくしてＶＯＰまたはＶＯＮの出力電圧を境に傾きを緩
やかにし、出力電圧ＶＯＵＴにリミットをかけていた。
やかにし、出力電圧ＶＯＵＴにリミットをかけていた。
前述した従来のリミッタ増幅器は、ＰＮ接合ダイオード
を使っているので、ＣＭＯＳプロセスでは実現できない
問題点があった。すなわち、ＣＭＯＳプロセスでは容易
にラッチアップが起こるのでＰＮ接合をオンするダイオ
ードが利用できないためである。
を使っているので、ＣＭＯＳプロセスでは実現できない
問題点があった。すなわち、ＣＭＯＳプロセスでは容易
にラッチアップが起こるのでＰＮ接合をオンするダイオ
ードが利用できないためである。
かりにＭＯＳトランジスタのゲート端子とドレイン端子
とを短絡したＭＯＳダイオードを、第８図のＰＮ接合の
ダイオードＤＩおよびＤ２の代替に使ったとしても、次
の問題点があった。すなわち、ＭＯＳトランジスタのス
レッショルド電圧が約０．７Ｖ±０．２Ｖと大きくばら
つくことと、ＰチャネルおよびＮチャネルＭＯＳトラン
ジスタの一方はバックゲート効果により前記スレッショ
ルド電圧０．７Ｖより太き（ずれること等のため、リミ
ッタ増幅器実現は困難であった。
とを短絡したＭＯＳダイオードを、第８図のＰＮ接合の
ダイオードＤＩおよびＤ２の代替に使ったとしても、次
の問題点があった。すなわち、ＭＯＳトランジスタのス
レッショルド電圧が約０．７Ｖ±０．２Ｖと大きくばら
つくことと、ＰチャネルおよびＮチャネルＭＯＳトラン
ジスタの一方はバックゲート効果により前記スレッショ
ルド電圧０．７Ｖより太き（ずれること等のため、リミ
ッタ増幅器実現は困難であった。
本発明の目的は、前述の問題点を解消することによ、す
、ＣＭＯＳプロセスで実現できる精度の良いリミッタ増
幅器を提供することにある。
、ＣＭＯＳプロセスで実現できる精度の良いリミッタ増
幅器を提供することにある。
本発明は、演算増幅器と、この演算増幅器の利得を定め
る複数の抵抗からなる帰還抵抗網と、少なくとも一つの
前記抵抗の両端を入力端子または出力電圧が所定の値に
達したときに短絡する短絡手段とを備えたリミッタ増幅
器において、前記短絡手段は、それぞれゲートに参照電
圧が印加された少なくとも一対の第一および第二極性の
ＭＯＳトランジスタを含むことを特徴とする。
る複数の抵抗からなる帰還抵抗網と、少なくとも一つの
前記抵抗の両端を入力端子または出力電圧が所定の値に
達したときに短絡する短絡手段とを備えたリミッタ増幅
器において、前記短絡手段は、それぞれゲートに参照電
圧が印加された少なくとも一対の第一および第二極性の
ＭＯＳトランジスタを含むことを特徴とする。
短絡手段は、それぞれゲートに参照電圧が印加された少
なくとも一対のＮチャネルおよびＰチャネルトランジス
タを含んで構成され、それぞれのＭＯＳトランジスタの
ソース・ドレイン間に加わる電圧が、前記参照電圧とそ
のスレッショルド電圧との和になったときにそれぞれの
ＭＯＳトランジスタが導通し、帰還抵抗網中の所定の抵
抗を短絡する。
なくとも一対のＮチャネルおよびＰチャネルトランジス
タを含んで構成され、それぞれのＭＯＳトランジスタの
ソース・ドレイン間に加わる電圧が、前記参照電圧とそ
のスレッショルド電圧との和になったときにそれぞれの
ＭＯＳトランジスタが導通し、帰還抵抗網中の所定の抵
抗を短絡する。
従って、従来のようにＰＮ接合のダイオードを用いるこ
とがないので、ＣＭＯＳプロセスを用いて回路を構成で
きる。さらに、それぞれ参照電圧を安定化することによ
りＭＯＳトランジスタのスレッショルド電圧、バックゲ
ート効果のばらつきにも左右されない優れたリミッタ特
性を得ることが可能となる。
とがないので、ＣＭＯＳプロセスを用いて回路を構成で
きる。さらに、それぞれ参照電圧を安定化することによ
りＭＯＳトランジスタのスレッショルド電圧、バックゲ
ート効果のばらつきにも左右されない優れたリミッタ特
性を得ることが可能となる。
以下、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の第一実施例を示す回路図で、本発明の
基本的な回路構成を示す。本第−実施例は、入力端子１
と、入力端子１に一端が接続された抵抗Ｒ３と、負の入
力端子が抵抗Ｒ＋の他端に正の入力端子が接地された演
算増幅器３と、一端が演算増幅器３の負の入力端に接続
された抵抗Ｒ２と、ドレインが抵抗Ｒ２の他端にソース
が演算増幅器３の出力端にそれぞれ接続されたＮチャネ
ル型のＭＯＳトランジスタＭＮ、およびＰチャネル型の
ＭＯＳトランジスタＭＰ、と、一端が抵抗Ｒ２の他端に
他端が演算増幅器３の出力端にそれぞれ接続された抵抗
Ｒ３と、負極がＭＯＳトランジスタＭＮ、のゲートに接
続され正極が接地された第一の参照電源ＶＮ、と、正極
がＭＯＳトランジスタＭＰ、のゲートに接続され負極が
接地された第二の参照電源ＶＰ、と、演算増幅器３の出
力端に接続された出力端子２とを含んでいる。そして入
力端子１と接地間に入力電圧ＶＩＮが入力される。
基本的な回路構成を示す。本第−実施例は、入力端子１
と、入力端子１に一端が接続された抵抗Ｒ３と、負の入
力端子が抵抗Ｒ＋の他端に正の入力端子が接地された演
算増幅器３と、一端が演算増幅器３の負の入力端に接続
された抵抗Ｒ２と、ドレインが抵抗Ｒ２の他端にソース
が演算増幅器３の出力端にそれぞれ接続されたＮチャネ
ル型のＭＯＳトランジスタＭＮ、およびＰチャネル型の
ＭＯＳトランジスタＭＰ、と、一端が抵抗Ｒ２の他端に
他端が演算増幅器３の出力端にそれぞれ接続された抵抗
Ｒ３と、負極がＭＯＳトランジスタＭＮ、のゲートに接
続され正極が接地された第一の参照電源ＶＮ、と、正極
がＭＯＳトランジスタＭＰ、のゲートに接続され負極が
接地された第二の参照電源ＶＰ、と、演算増幅器３の出
力端に接続された出力端子２とを含んでいる。そして入
力端子１と接地間に入力電圧ＶＩＮが入力される。
ここで、ＭＯＳトランジスタＭＮ ｌおよびＭ Ｐ ＋
と、参照電圧ＶＮ、 右よびＶＰ、とで短絡手段４ａを
構成する。
と、参照電圧ＶＮ、 右よびＶＰ、とで短絡手段４ａを
構成する。
第２図は本第−実施例の特性図である。出力電圧ＶＯＵ
Ｔが小さい間は、ＭＯＳトランジスタＭＮ、およびＭＰ
、は、ともにゲート・ソース間バイアス電圧は小さくそ
れぞれオフするように参照電源ＶＮ、およびＶ Ｐ Ｉ
の電圧が設定されている。
Ｔが小さい間は、ＭＯＳトランジスタＭＮ、およびＭＰ
、は、ともにゲート・ソース間バイアス電圧は小さくそ
れぞれオフするように参照電源ＶＮ、およびＶ Ｐ Ｉ
の電圧が設定されている。
この領域での傾きは、
Ｒ２＋Ｒ３
Ｒ２
である。出力電圧ＶＯＵＴがｖｏｐ、またはＶＯＮｌを
超えるとそれぞれＭＯＳトランジスタＭ Ｐ ＋および
ＭＮ Ｉがオンし出力の傾きは、と緩やかになる。ＶＯ
Ｐ、、ＶＯＮ、は次のように表される。
超えるとそれぞれＭＯＳトランジスタＭ Ｐ ＋および
ＭＮ Ｉがオンし出力の傾きは、と緩やかになる。ＶＯ
Ｐ、、ＶＯＮ、は次のように表される。
ＶＯＰ、＝ ＶＰ、＋ＶＴＰ、 ・・・ （
３）ＶＯＮＩ ＝ ＶＮＩ −ＶＴＮＩ ・
・・ （４）ここでＶ Ｔ Ｐ ｒ はＭＯＳトランジ
スタＭＰ、のスレッショルド電圧、ｖＴＮ＋ はＭＯＳ
トランジスタＭＮ、のスレッショルド電圧である。−各
々の基盤電位によりバックゲート電圧効果が現れるがそ
の分はあらかじめ参照電圧ＶＮ、およびＶ Ｐ ＋を補
正しておけばよい。
３）ＶＯＮＩ ＝ ＶＮＩ −ＶＴＮＩ ・
・・ （４）ここでＶ Ｔ Ｐ ｒ はＭＯＳトランジ
スタＭＰ、のスレッショルド電圧、ｖＴＮ＋ はＭＯＳ
トランジスタＭＮ、のスレッショルド電圧である。−各
々の基盤電位によりバックゲート電圧効果が現れるがそ
の分はあらかじめ参照電圧ＶＮ、およびＶ Ｐ ＋を補
正しておけばよい。
入力電圧がさらに大きくなるとともに出力電圧ＶＯＵＴ
は大きくなり、ＭＯＳトランジスタＭＮｌまたはＭＰｒ
のゲート・ソース間バイアス電圧は深くなり、抵抗ＲＩ
およびＲ２を流れる電流はＭＯＳトランジスタＭＮ、ま
たはＭＰ Ｉによりバイパスされる。参照電圧ＶＮ、お
よびＶＰ、の電圧を変えれば、リミットがかかる出力電
圧ＶＯＵＴは任意に変えられる。すなわち、従来のよう
に最小リミット電圧はダイオード１ケ分（約０．７ Ｖ
）に制限されることはない。
は大きくなり、ＭＯＳトランジスタＭＮｌまたはＭＰｒ
のゲート・ソース間バイアス電圧は深くなり、抵抗ＲＩ
およびＲ２を流れる電流はＭＯＳトランジスタＭＮ、ま
たはＭＰ Ｉによりバイパスされる。参照電圧ＶＮ、お
よびＶＰ、の電圧を変えれば、リミットがかかる出力電
圧ＶＯＵＴは任意に変えられる。すなわち、従来のよう
に最小リミット電圧はダイオード１ケ分（約０．７ Ｖ
）に制限されることはない。
本第−実施例は、なおバックゲート電圧効果およびスレ
ッショルド電圧のばらつきと、それらの温度特性とがリ
ミット電圧値に影響を与えるので、用途によっては不十
分である。そこでこれらエラー要素を補正することがで
きる参照電圧発生器を備えたリミッタ増幅器を第二実施
例として第３図に示す。本第二実施例は、第１図の第一
実施例の回路において、参照電圧ＶＮ、と直列にＭＯＳ
トランジスタＭＮＩ と同極性のダイオード接続のＭＯ
ＳトランジスタＭＮ ３と定電流源ＩＮとが最高電圧Ｖ
“間に接続され、ＭＯＳトランジスタＭ Ｎ ｓのドレ
インゲート端子がＭＯＳ）ランジスクＭ Ｎ ｌのゲー
トに接続される。ＭＯＳトランジスタＭ Ｎ ｒとＭＮ
３との整合性が保たれているのでＭＯＳトランジスタ
ＭＮｔ は、出力電圧ＶＯＵＴが参照電圧ＶＮ、より負
に下がるとオンし始める。温度、プロセスパラメータ、
電源変動に応じてＭＯＳトランジスタＭＮ、のゲート電
圧がＭＯＳトランジスタＭＮ、のダイオード電圧の変化
として現れるので、リミッタが働く電圧は参照電圧ＶＮ
、と一定である。
ッショルド電圧のばらつきと、それらの温度特性とがリ
ミット電圧値に影響を与えるので、用途によっては不十
分である。そこでこれらエラー要素を補正することがで
きる参照電圧発生器を備えたリミッタ増幅器を第二実施
例として第３図に示す。本第二実施例は、第１図の第一
実施例の回路において、参照電圧ＶＮ、と直列にＭＯＳ
トランジスタＭＮＩ と同極性のダイオード接続のＭＯ
ＳトランジスタＭＮ ３と定電流源ＩＮとが最高電圧Ｖ
“間に接続され、ＭＯＳトランジスタＭ Ｎ ｓのドレ
インゲート端子がＭＯＳ）ランジスクＭ Ｎ ｌのゲー
トに接続される。ＭＯＳトランジスタＭ Ｎ ｒとＭＮ
３との整合性が保たれているのでＭＯＳトランジスタ
ＭＮｔ は、出力電圧ＶＯＵＴが参照電圧ＶＮ、より負
に下がるとオンし始める。温度、プロセスパラメータ、
電源変動に応じてＭＯＳトランジスタＭＮ、のゲート電
圧がＭＯＳトランジスタＭＮ、のダイオード電圧の変化
として現れるので、リミッタが働く電圧は参照電圧ＶＮ
、と一定である。
第４図に入出力特性を示す。傾きは第２図と同、じであ
る。一方ＭＯ３トランジスタＭＰＩ のゲート電圧に関
しても同様に、参照電圧Ｖ Ｐ ＋ と直列にＭＯＳト
ランジスタＭＰ、と同極性のダイオード接続のＭＯＳト
ランジスタＭＰ、および定電流源ＩＰが最低電圧Ｖ−間
に接続される。パラメータ変動補償効果は前述と同様で
ある。定電流源ＩＮおよびＩＰの電流値を同一にすれば
、出力電圧ＶＯＵＴの正負の対称性も優れたものとなる
。
る。一方ＭＯ３トランジスタＭＰＩ のゲート電圧に関
しても同様に、参照電圧Ｖ Ｐ ＋ と直列にＭＯＳト
ランジスタＭＰ、と同極性のダイオード接続のＭＯＳト
ランジスタＭＰ、および定電流源ＩＰが最低電圧Ｖ−間
に接続される。パラメータ変動補償効果は前述と同様で
ある。定電流源ＩＮおよびＩＰの電流値を同一にすれば
、出力電圧ＶＯＵＴの正負の対称性も優れたものとなる
。
なお、第３図において、ＭＯＳトランジスタＭＮ ｒ
、Ｍ Ｎｓ 、Ｍ Ｐ ｒ右よびＭＰ３と、参照電圧Ｖ
Ｎ、およびＶＰ、と、定電流源ＩＮおよびＩＰと、最大
電圧Ｖ＋と、最低電圧Ｖ−は短絡手段４ｂを構成し、こ
れらのうち、ＭＯＳトランジスタＭＮ、およびＭＰ、以
外のものは参照電圧発生器を構成する。
、Ｍ Ｎｓ 、Ｍ Ｐ ｒ右よびＭＰ３と、参照電圧Ｖ
Ｎ、およびＶＰ、と、定電流源ＩＮおよびＩＰと、最大
電圧Ｖ＋と、最低電圧Ｖ−は短絡手段４ｂを構成し、こ
れらのうち、ＭＯＳトランジスタＭＮ、およびＭＰ、以
外のものは参照電圧発生器を構成する。
第５図は本発明の第三実施例を示す回路図である。本第
三実施例は第１図の第一実施例において、第三および第
四の参照電圧ＶＮ、およびＭＰ２と、ＭＯＳトランジス
タＭＮ２およびＭＰ２ と、抵抗Ｒ１とを付加したもの
である。そして、ＭＯＳトランジスタＭＮ２およびＭＰ
、のドレインと抵抗Ｒ２の一端は抵抗Ｒ２の他端に接続
され、抵抗Ｒ６の他端は抵抗Ｒ５の一端に接続される。
三実施例は第１図の第一実施例において、第三および第
四の参照電圧ＶＮ、およびＭＰ２と、ＭＯＳトランジス
タＭＮ２およびＭＰ２ と、抵抗Ｒ１とを付加したもの
である。そして、ＭＯＳトランジスタＭＮ２およびＭＰ
、のドレインと抵抗Ｒ２の一端は抵抗Ｒ２の他端に接続
され、抵抗Ｒ６の他端は抵抗Ｒ５の一端に接続される。
またＭＯＳトランジスタＭＮ２およびＭＰ２のソースは
演算増幅器３の出力端に共通接続され、ＭＯＳトランジ
スタＭＮ２のゲートは参照電圧ＶＮ２を介して接地され
、ＭＯＳトランジスタＭＰ２のケートは参照電圧ＶＰ、
を介して接地される。
演算増幅器３の出力端に共通接続され、ＭＯＳトランジ
スタＭＮ２のゲートは参照電圧ＶＮ２を介して接地され
、ＭＯＳトランジスタＭＰ２のケートは参照電圧ＶＰ、
を介して接地される。
第６図は本第三実施例の入出力特性図である。
出力電圧ＶＯＵＴが増加し、ＶＯＮ、またはＶＯＰｌを
越すとＭＯＳトランジスタＭＮ、またはＭＰ、がオンし
始め、傾きは、 Ｒ２＋ Ｒ３＋ Ｒ４ Ｉ から Ｒ２＋Ｒ４ に移り、さらに出力電圧ＶＯＵＴが増加すると、ＭＯＳ
トランジスタＭＮ、またはＭＰ２がオンし始め、傾きは
、 になる。第６図においてＶＯＰ＋ 、ＶＯＰ２ 、ＶＯ
Ｎ、およびＶＯＮ２は、 ＶＯＰ、＝ ＶＰＩ ＋ＶＴＰ＋ ・・・ （
５）Ｖ ＯＰ ２ ＝ Ｖ Ｐ ２ ＋ Ｖ Ｔ Ｐ
２ ・・・ （６）ＶＯＮＩ ＝ ＶＮＩ
−ＶＴＮ、 ・・・ （７）Ｖ ＯＮ２ ＝
Ｖ Ｎ２ Ｖ Ｔ Ｎ２ ・・・ （８）ここ
でＶＴＰ＋ 、ＶＴＰ２ 、ＶＴＮ＋およびＶＴＮ２は
各々ＭＯ３トランジスタＭＰ＋ 、ＭＰ２、ＭＮ、およ
びＭＮ２のスレッショルド電圧である。
越すとＭＯＳトランジスタＭＮ、またはＭＰ、がオンし
始め、傾きは、 Ｒ２＋ Ｒ３＋ Ｒ４ Ｉ から Ｒ２＋Ｒ４ に移り、さらに出力電圧ＶＯＵＴが増加すると、ＭＯＳ
トランジスタＭＮ、またはＭＰ２がオンし始め、傾きは
、 になる。第６図においてＶＯＰ＋ 、ＶＯＰ２ 、ＶＯ
Ｎ、およびＶＯＮ２は、 ＶＯＰ、＝ ＶＰＩ ＋ＶＴＰ＋ ・・・ （
５）Ｖ ＯＰ ２ ＝ Ｖ Ｐ ２ ＋ Ｖ Ｔ Ｐ
２ ・・・ （６）ＶＯＮＩ ＝ ＶＮＩ
−ＶＴＮ、 ・・・ （７）Ｖ ＯＮ２ ＝
Ｖ Ｎ２ Ｖ Ｔ Ｎ２ ・・・ （８）ここ
でＶＴＰ＋ 、ＶＴＰ２ 、ＶＴＮ＋およびＶＴＮ２は
各々ＭＯ３トランジスタＭＰ＋ 、ＭＰ２、ＭＮ、およ
びＭＮ２のスレッショルド電圧である。
なお、第５図において、ＭＯＳトランジスタＭＮ、 、
ＭＮ２ 、ＭＰＩおよびＭＰ２と、参照電圧ＶＮ、 、
ＶＮ２ 、ＶＰＩおよびＭＰ２とは短絡手段４Ｃを構成
する。
ＭＮ２ 、ＭＰＩおよびＭＰ２と、参照電圧ＶＮ、 、
ＶＮ２ 、ＶＰＩおよびＭＰ２とは短絡手段４Ｃを構成
する。
本第三実施例を発展させれば、さらに多点でり ・ミ
ツトを働かすことが可能である。
ツトを働かすことが可能である。
また、本第三実施例に前述した第３図の第二実施例の補
償電圧発生器を適用することができる。
償電圧発生器を適用することができる。
第７図は本発明の第四実施例を示す回路図である。本第
四実施例は第１図の第一実施例と同様な短絡手段４ｄを
入力側の抵抗Ｒ１側に設定したものである。本第四実施
例においては入力端子ＶＩＮが特定の値になったときに
、抵抗Ｒ１が短絡し、入出力特性の傾きが小から大へと
変化する。
四実施例は第１図の第一実施例と同様な短絡手段４ｄを
入力側の抵抗Ｒ１側に設定したものである。本第四実施
例においては入力端子ＶＩＮが特定の値になったときに
、抵抗Ｒ１が短絡し、入出力特性の傾きが小から大へと
変化する。
なお、入出力特性の傾きを小から大へと変化させるには
、第一ないし第三実施例において、出力電圧が増加する
に従ってＭＯＳトランジスタがオンからオフになるよう
に設定してもよい。
、第一ないし第三実施例において、出力電圧が増加する
に従ってＭＯＳトランジスタがオンからオフになるよう
に設定してもよい。
本発明の特徴は、前述したように、第１図、第３図、第
５図および第７図において、それぞれ短絡手段４ａ 、
４ｂ 、４ｃおよび４ｄを設けたことにある。
５図および第７図において、それぞれ短絡手段４ａ 、
４ｂ 、４ｃおよび４ｄを設けたことにある。
以上説明したように、本発明は、短絡手段としてそれぞ
れゲートに最適にバイアスされた参照電圧が印加された
少なくとも一対の第一および第二の極性のＭＯＳトラン
ジスタを備えることにより、はぼ任意のリミッタ特性を
有するリミッタ増幅器をＣＭＯＳプロセスで実現できる
効果がある。また出力電圧または入力端子の検出をＭＯ
Ｓトランジスタ対のみで行うので、信号パスが短く高速
なリミッタ特性とさらにプロセス変動を吸収して高精度
なリミッタ特性とを実現できる効果がある。
れゲートに最適にバイアスされた参照電圧が印加された
少なくとも一対の第一および第二の極性のＭＯＳトラン
ジスタを備えることにより、はぼ任意のリミッタ特性を
有するリミッタ増幅器をＣＭＯＳプロセスで実現できる
効果がある。また出力電圧または入力端子の検出をＭＯ
Ｓトランジスタ対のみで行うので、信号パスが短く高速
なリミッタ特性とさらにプロセス変動を吸収して高精度
なリミッタ特性とを実現できる効果がある。
第１図は本発明の第一実施例を示す回路図。
第２図はその入出力特性図。
第３図は本発明の第二実施例を示す回路図。
第４図はその入出力特性図。
第５図は本発明の第三実施例を示す回路図。
第６図はその入出力特性図。
第７図は本発明の第四実施例を示す回路図。
第８図は従来例を示す回路図。
第９図はその入出力特性図。
１・・・入力端子、２・・・出力端子、３・・・演算増
幅器、４．４ａ〜４ｄ・・・短絡手段、Ｄ＋ 、Ｄ２・
・・ダイオード、ＩＮ、ＩＰ・・・定電流源、ＭＮ、〜
ＭＮ！、ＭＰ、〜ＭＰ３・・・ＭＯＳトランジスタ、Ｒ
１−Ｒ４・・・抵抗、Ｖ゛・・・最高電圧、■−・・・
最低電圧、ＶＩＮ・・・入力電圧、ＶＮ、〜ＶＮ、 、
ＶＰ、〜ＶＰ３・・・参照電圧、ＶＯＵＴ・・・出力電
圧。 特許出願人 日本電気株式会社、、＋１ ’７−４ ゛
＼ 代理人 弁理士 井 出 直 孝 ζ１ Ｍ １ 図 扇 ２ 図 、ｊ雫ｆ’ｉ４［Ｂ アテへ＝＊屓５汐りの３宇シイ
≦し。 箔 ５ 口 尾三夾廁例の構凰 箔 ６ 口 菖二大交例の杵イ生 肩四失■便ｊの槍入 Ｍ ７ 図 従来例のａ八 ′Ｍ ８ 図 従来り１」のａ柱 Ｍ ９ 回
幅器、４．４ａ〜４ｄ・・・短絡手段、Ｄ＋ 、Ｄ２・
・・ダイオード、ＩＮ、ＩＰ・・・定電流源、ＭＮ、〜
ＭＮ！、ＭＰ、〜ＭＰ３・・・ＭＯＳトランジスタ、Ｒ
１−Ｒ４・・・抵抗、Ｖ゛・・・最高電圧、■−・・・
最低電圧、ＶＩＮ・・・入力電圧、ＶＮ、〜ＶＮ、 、
ＶＰ、〜ＶＰ３・・・参照電圧、ＶＯＵＴ・・・出力電
圧。 特許出願人 日本電気株式会社、、＋１ ’７−４ ゛
＼ 代理人 弁理士 井 出 直 孝 ζ１ Ｍ １ 図 扇 ２ 図 、ｊ雫ｆ’ｉ４［Ｂ アテへ＝＊屓５汐りの３宇シイ
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Claims (1)
- （１）演算増幅器（３）と、この演算増幅器の利得を定
める複数の抵抗からなる帰還抵抗網と、少なくとも一つ
の前記抵抗の両端を入力電圧または出力電圧が所定の値
に達したときに短絡する短絡手段とを備えたリミッタ増
幅器において、 前記短絡手段（４ａ、４ｂ、４ｃ）は、それぞれゲート
に参照電圧が印加された少なくとも一対の第一および第
二極性のＭＯＳトランジスタを含む ことを特徴とするリミッタ増幅器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26734387A JPH01109810A (ja) | 1987-10-22 | 1987-10-22 | リミッタ増幅器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26734387A JPH01109810A (ja) | 1987-10-22 | 1987-10-22 | リミッタ増幅器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01109810A true JPH01109810A (ja) | 1989-04-26 |
Family
ID=17443502
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26734387A Pending JPH01109810A (ja) | 1987-10-22 | 1987-10-22 | リミッタ増幅器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01109810A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0522062A (ja) * | 1991-07-11 | 1993-01-29 | Matsushita Electric Ind Co Ltd | マイク音声増幅回路 |
| EP0621686A2 (en) * | 1993-04-19 | 1994-10-26 | Nippon Telegraph And Telephone Corporation | Amplifier |
| WO2019207928A1 (ja) * | 2018-04-26 | 2019-10-31 | ソニーセミコンダクタソリューションズ株式会社 | 制限回路および電子装置 |
-
1987
- 1987-10-22 JP JP26734387A patent/JPH01109810A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0522062A (ja) * | 1991-07-11 | 1993-01-29 | Matsushita Electric Ind Co Ltd | マイク音声増幅回路 |
| EP0621686A2 (en) * | 1993-04-19 | 1994-10-26 | Nippon Telegraph And Telephone Corporation | Amplifier |
| EP0621686A3 (en) * | 1993-04-19 | 1995-10-18 | Nippon Telegraph & Telephone | Amplifier. |
| WO2019207928A1 (ja) * | 2018-04-26 | 2019-10-31 | ソニーセミコンダクタソリューションズ株式会社 | 制限回路および電子装置 |
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