JPH01109810A - Limiter amplifier - Google Patents
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- JPH01109810A JPH01109810A JP26734387A JP26734387A JPH01109810A JP H01109810 A JPH01109810 A JP H01109810A JP 26734387 A JP26734387 A JP 26734387A JP 26734387 A JP26734387 A JP 26734387A JP H01109810 A JPH01109810 A JP H01109810A
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- Tone Control, Compression And Expansion, Limiting Amplitude (AREA)
Abstract
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は電子装置分野に利用される。[Detailed description of the invention] [Industrial application field] INDUSTRIAL APPLICABILITY The present invention is utilized in the field of electronic devices.
本発明はリミッタ増幅器に関し、特にＣＭＯＳ（相補型
ＭＯ３トランジスタ）プロセスを用いることのできるリ
ミッタ増幅器に関する。The present invention relates to a limiter amplifier, and more particularly to a limiter amplifier that can use a CMOS (complementary MO3 transistor) process.
本発明は、演算増幅器と、この演算増幅器の利得を定め
るための帰還抵抗網と、この帰還抵抗網中の抵抗を短絡
し入出力特性の傾斜を変える短絡手段とを備えたリミッ
タ増幅器において、前記短絡手段を、それぞれゲートに
参照電圧が印加された少なくとも一対の第一および第二
極性のＭＯＳトランジスタを含んで構成することにより
、
ＣＭＯＳプロセスを用いて特性の優れた＋Ｊ ミッタ増
幅器を実現できるようにしたものである。The present invention provides a limiter amplifier comprising an operational amplifier, a feedback resistance network for determining the gain of the operational amplifier, and shorting means for shorting the resistance in the feedback resistance network to change the slope of input/output characteristics. By configuring the shorting means to include at least a pair of first and second polarity MOS transistors, each of which has a reference voltage applied to its gate, it is possible to realize a +J mitter amplifier with excellent characteristics using a CMOS process. This is what I did.
従来のリミッタ増幅器を第８図にその入出力特性を第９
図に示す。１は入力端子、２は出力端子、３は演算増幅
器、Ｒ＋ 、Ｒ２およびＲ３は利得を決めるための帰還
抵抗網用の抵抗、Ｄ＋およびＤ２は抵抗Ｒ３の両端の電
圧を順方向電圧±０．７Ｖにクランプするダイオードで
短絡手段４を構成する。A conventional limiter amplifier is shown in Figure 8, and its input/output characteristics are shown in Figure 9.
As shown in the figure. 1 is an input terminal, 2 is an output terminal, 3 is an operational amplifier, R+, R2 and R3 are resistors for a feedback resistor network to determine the gain, and D+ and D2 are voltages across the resistor R3, which are forward voltage ±0. The shorting means 4 is constituted by a diode that clamps to 7V.
入力電圧ＶｊＮを変化させると、入力端子ＶＩＮが小さ
い場合は人出力特性の傾きは第９図に示すように、
（Ｒ２＋Ｒ３）
Ｉ
であるが、出力電圧ＶＯＵＴがＶＯＰまたはＶＯＮを越
えるとダイオードＤ＋ またはＤ２がオンし、傾きは
となる。ＶＯＰとＶ ＯＮは次式で表される。When the input voltage VjN is changed, when the input terminal VIN is small, the slope of the human output characteristic is (R2+R3) I as shown in Figure 9, but when the output voltage VOUT exceeds VOP or VON, the slope of the human output characteristic is D2 is turned on and the slope becomes . VOP and VON are expressed by the following equations.
Ｖ ＯＰ ＝ −Ｖ ＯＮ ・（１
）ただしＶＦはダイオードＤ１およびＤ２の順方向電圧
である。V OP = −V ON ・(1
) However, VF is the forward voltage of diodes D1 and D2.
かくしてＶＯＰまたはＶＯＮの出力電圧を境に傾きを緩
やかにし、出力電圧ＶＯＵＴにリミットをかけていた。In this way, the slope is made gentler at the output voltage of VOP or VON, and a limit is placed on the output voltage VOUT.
前述した従来のリミッタ増幅器は、ＰＮ接合ダイオード
を使っているので、ＣＭＯＳプロセスでは実現できない
問題点があった。すなわち、ＣＭＯＳプロセスでは容易
にラッチアップが起こるのでＰＮ接合をオンするダイオ
ードが利用できないためである。Since the conventional limiter amplifier mentioned above uses a PN junction diode, there is a problem that it cannot be realized using a CMOS process. That is, in the CMOS process, latch-up easily occurs, so a diode that turns on the PN junction cannot be used.
かりにＭＯＳトランジスタのゲート端子とドレイン端子
とを短絡したＭＯＳダイオードを、第８図のＰＮ接合の
ダイオードＤＩおよびＤ２の代替に使ったとしても、次
の問題点があった。すなわち、ＭＯＳトランジスタのス
レッショルド電圧が約０．７Ｖ±０．２Ｖと大きくばら
つくことと、ＰチャネルおよびＮチャネルＭＯＳトラン
ジスタの一方はバックゲート効果により前記スレッショ
ルド電圧０．７Ｖより太き（ずれること等のため、リミ
ッタ増幅器実現は困難であった。Even if a MOS diode in which the gate terminal and drain terminal of a MOS transistor were short-circuited was used in place of the PN junction diodes DI and D2 in FIG. 8, the following problem occurred. In other words, the threshold voltage of the MOS transistor varies greatly, approximately 0.7V±0.2V, and one of the P-channel and N-channel MOS transistors has a threshold voltage larger than 0.7V due to the back gate effect. Therefore, it was difficult to realize a limiter amplifier.
本発明の目的は、前述の問題点を解消することによ、す
、ＣＭＯＳプロセスで実現できる精度の良いリミッタ増
幅器を提供することにある。An object of the present invention is to provide a highly accurate limiter amplifier that can be realized using a CMOS process by solving the above-mentioned problems.
本発明は、演算増幅器と、この演算増幅器の利得を定め
る複数の抵抗からなる帰還抵抗網と、少なくとも一つの
前記抵抗の両端を入力端子または出力電圧が所定の値に
達したときに短絡する短絡手段とを備えたリミッタ増幅
器において、前記短絡手段は、それぞれゲートに参照電
圧が印加された少なくとも一対の第一および第二極性の
ＭＯＳトランジスタを含むことを特徴とする。The present invention provides an operational amplifier, a feedback resistor network consisting of a plurality of resistors that determines the gain of the operational amplifier, and a short circuit that shorts both ends of at least one of the resistors when an input terminal or an output voltage reaches a predetermined value. The short circuit means includes at least a pair of first and second polarity MOS transistors, each of which has a reference voltage applied to its gate.
短絡手段は、それぞれゲートに参照電圧が印加された少
なくとも一対のＮチャネルおよびＰチャネルトランジス
タを含んで構成され、それぞれのＭＯＳトランジスタの
ソース・ドレイン間に加わる電圧が、前記参照電圧とそ
のスレッショルド電圧との和になったときにそれぞれの
ＭＯＳトランジスタが導通し、帰還抵抗網中の所定の抵
抗を短絡する。The shorting means includes at least a pair of N-channel and P-channel transistors each having a reference voltage applied to its gate, and the voltage applied between the source and drain of each MOS transistor is equal to the reference voltage and its threshold voltage. , each MOS transistor becomes conductive, shorting a predetermined resistor in the feedback resistor network.
従って、従来のようにＰＮ接合のダイオードを用いるこ
とがないので、ＣＭＯＳプロセスを用いて回路を構成で
きる。さらに、それぞれ参照電圧を安定化することによ
りＭＯＳトランジスタのスレッショルド電圧、バックゲ
ート効果のばらつきにも左右されない優れたリミッタ特
性を得ることが可能となる。Therefore, since a PN junction diode is not used as in the conventional case, the circuit can be constructed using a CMOS process. Furthermore, by stabilizing each reference voltage, it is possible to obtain excellent limiter characteristics that are not affected by variations in the threshold voltage of the MOS transistor and the back gate effect.
以下、本発明の実施例について図面を参照して説明する
。Embodiments of the present invention will be described below with reference to the drawings.
第１図は本発明の第一実施例を示す回路図で、本発明の
基本的な回路構成を示す。本第−実施例は、入力端子１
と、入力端子１に一端が接続された抵抗Ｒ３と、負の入
力端子が抵抗Ｒ＋の他端に正の入力端子が接地された演
算増幅器３と、一端が演算増幅器３の負の入力端に接続
された抵抗Ｒ２と、ドレインが抵抗Ｒ２の他端にソース
が演算増幅器３の出力端にそれぞれ接続されたＮチャネ
ル型のＭＯＳトランジスタＭＮ、およびＰチャネル型の
ＭＯＳトランジスタＭＰ、と、一端が抵抗Ｒ２の他端に
他端が演算増幅器３の出力端にそれぞれ接続された抵抗
Ｒ３と、負極がＭＯＳトランジスタＭＮ、のゲートに接
続され正極が接地された第一の参照電源ＶＮ、と、正極
がＭＯＳトランジスタＭＰ、のゲートに接続され負極が
接地された第二の参照電源ＶＰ、と、演算増幅器３の出
力端に接続された出力端子２とを含んでいる。そして入
力端子１と接地間に入力電圧ＶＩＮが入力される。FIG. 1 is a circuit diagram showing a first embodiment of the present invention, showing the basic circuit configuration of the present invention. In the present embodiment, input terminal 1
, a resistor R3 whose one end is connected to the input terminal 1, an operational amplifier 3 whose negative input terminal is connected to the resistor R+ and whose positive input terminal is grounded, and one end connected to the negative input terminal of the operational amplifier 3. A connected resistor R2, an N-channel MOS transistor MN whose drain is connected to the other end of the resistor R2, and whose source is connected to the output terminal of the operational amplifier 3, and a P-channel MOS transistor MP, and one end of which is connected to the resistor R2. A resistor R3 whose other end is connected to the output terminal of the operational amplifier 3 is connected to the other end of R2, a first reference power supply VN whose negative pole is connected to the gate of the MOS transistor MN and whose positive pole is grounded; It includes a second reference power supply VP connected to the gate of the MOS transistor MP and whose negative pole is grounded, and an output terminal 2 connected to the output terminal of the operational amplifier 3. Then, an input voltage VIN is input between input terminal 1 and ground.
ここで、ＭＯＳトランジスタＭＮ ｌおよびＭ Ｐ ＋
と、参照電圧ＶＮ、 右よびＶＰ、とで短絡手段４ａを
構成する。Here, MOS transistors MN l and M P +
, and the reference voltage VN, right and VP constitute a short-circuiting means 4a.
第２図は本第−実施例の特性図である。出力電圧ＶＯＵ
Ｔが小さい間は、ＭＯＳトランジスタＭＮ、およびＭＰ
、は、ともにゲート・ソース間バイアス電圧は小さくそ
れぞれオフするように参照電源ＶＮ、およびＶ Ｐ Ｉ
の電圧が設定されている。FIG. 2 is a characteristic diagram of the present embodiment. Output voltage VOU
While T is small, MOS transistors MN and MP
, are both reference power supplies VN and V P I so that the gate-source bias voltage is small and each is turned off.
voltage is set.
この領域での傾きは、
Ｒ２＋Ｒ３
Ｒ２
である。出力電圧ＶＯＵＴがｖｏｐ、またはＶＯＮｌを
超えるとそれぞれＭＯＳトランジスタＭ Ｐ ＋および
ＭＮ Ｉがオンし出力の傾きは、と緩やかになる。ＶＯ
Ｐ、、ＶＯＮ、は次のように表される。The slope in this region is R2+R3 R2. When the output voltage VOUT exceeds vop or VONl, the MOS transistors M P + and MN I are turned on, and the slope of the output becomes gentle. V.O.
P,,VON,is expressed as follows.
ＶＯＰ、＝ ＶＰ、＋ＶＴＰ、 ・・・ （
３）ＶＯＮＩ ＝ ＶＮＩ −ＶＴＮＩ ・
・・ （４）ここでＶ Ｔ Ｐ ｒ はＭＯＳトランジ
スタＭＰ、のスレッショルド電圧、ｖＴＮ＋ はＭＯＳ
トランジスタＭＮ、のスレッショルド電圧である。−各
々の基盤電位によりバックゲート電圧効果が現れるがそ
の分はあらかじめ参照電圧ＶＮ、およびＶ Ｐ ＋を補
正しておけばよい。VOP, = VP, +VTP, ... (
3) VONI = VNI − VTNI ・
... (4) Here, V T P r is the threshold voltage of the MOS transistor MP, and vTN+ is the MOS transistor MP.
is the threshold voltage of transistor MN. - Although a back gate voltage effect appears due to each base potential, the reference voltage VN and V P + may be corrected in advance to compensate for this effect.
入力電圧がさらに大きくなるとともに出力電圧ＶＯＵＴ
は大きくなり、ＭＯＳトランジスタＭＮｌまたはＭＰｒ
のゲート・ソース間バイアス電圧は深くなり、抵抗ＲＩ
およびＲ２を流れる電流はＭＯＳトランジスタＭＮ、ま
たはＭＰ Ｉによりバイパスされる。参照電圧ＶＮ、お
よびＶＰ、の電圧を変えれば、リミットがかかる出力電
圧ＶＯＵＴは任意に変えられる。すなわち、従来のよう
に最小リミット電圧はダイオード１ケ分（約０．７ Ｖ
）に制限されることはない。As the input voltage increases further, the output voltage VOUT
becomes large, and MOS transistor MNl or MPr
The gate-source bias voltage of resistor RI becomes deeper.
The current flowing through R2 and R2 is bypassed by MOS transistor MN or MPI. By changing the voltages of the reference voltages VN and VP, the output voltage VOUT to which the limit is applied can be changed arbitrarily. In other words, as in the past, the minimum limit voltage is one diode (approximately 0.7 V).
) is not limited to.
本第−実施例は、なおバックゲート電圧効果およびスレ
ッショルド電圧のばらつきと、それらの温度特性とがリ
ミット電圧値に影響を与えるので、用途によっては不十
分である。そこでこれらエラー要素を補正することがで
きる参照電圧発生器を備えたリミッタ増幅器を第二実施
例として第３図に示す。本第二実施例は、第１図の第一
実施例の回路において、参照電圧ＶＮ、と直列にＭＯＳ
トランジスタＭＮＩ と同極性のダイオード接続のＭＯ
ＳトランジスタＭＮ ３と定電流源ＩＮとが最高電圧Ｖ
“間に接続され、ＭＯＳトランジスタＭ Ｎ ｓのドレ
インゲート端子がＭＯＳ）ランジスクＭ Ｎ ｌのゲー
トに接続される。ＭＯＳトランジスタＭ Ｎ ｒとＭＮ
３との整合性が保たれているのでＭＯＳトランジスタ
ＭＮｔ は、出力電圧ＶＯＵＴが参照電圧ＶＮ、より負
に下がるとオンし始める。温度、プロセスパラメータ、
電源変動に応じてＭＯＳトランジスタＭＮ、のゲート電
圧がＭＯＳトランジスタＭＮ、のダイオード電圧の変化
として現れるので、リミッタが働く電圧は参照電圧ＶＮ
、と一定である。The present embodiment is still insufficient for some applications because back gate voltage effects, variations in threshold voltage, and their temperature characteristics affect the limit voltage value. Therefore, a limiter amplifier equipped with a reference voltage generator capable of correcting these error elements is shown in FIG. 3 as a second embodiment. The second embodiment has a MOS connected in series with the reference voltage VN in the circuit of the first embodiment shown in FIG.
Diode-connected MO with the same polarity as transistor MNI
S transistor MN3 and constant current source IN are at the highest voltage V
The drain gate terminal of the MOS transistor M N s is connected to the gate of the MOS transistor M N l.
3, the MOS transistor MNt starts to turn on when the output voltage VOUT becomes more negative than the reference voltage VN. temperature, process parameters,
Since the gate voltage of the MOS transistor MN appears as a change in the diode voltage of the MOS transistor MN in response to power supply fluctuations, the voltage at which the limiter operates is the reference voltage VN.
, is constant.
第４図に入出力特性を示す。傾きは第２図と同、じであ
る。一方ＭＯ３トランジスタＭＰＩ のゲート電圧に関
しても同様に、参照電圧Ｖ Ｐ ＋ と直列にＭＯＳト
ランジスタＭＰ、と同極性のダイオード接続のＭＯＳト
ランジスタＭＰ、および定電流源ＩＰが最低電圧Ｖ−間
に接続される。パラメータ変動補償効果は前述と同様で
ある。定電流源ＩＮおよびＩＰの電流値を同一にすれば
、出力電圧ＶＯＵＴの正負の対称性も優れたものとなる
。Figure 4 shows the input/output characteristics. The slope is the same as in Figure 2. On the other hand, regarding the gate voltage of the MO3 transistor MPI, the MOS transistor MP is connected in series with the reference voltage V P + , the diode-connected MOS transistor MP of the same polarity, and the constant current source IP are connected between the lowest voltage V-. . The parameter variation compensation effect is the same as described above. If the current values of the constant current sources IN and IP are made the same, the positive and negative symmetry of the output voltage VOUT will also be excellent.
なお、第３図において、ＭＯＳトランジスタＭＮ ｒ
、Ｍ Ｎｓ 、Ｍ Ｐ ｒ右よびＭＰ３と、参照電圧Ｖ
Ｎ、およびＶＰ、と、定電流源ＩＮおよびＩＰと、最大
電圧Ｖ＋と、最低電圧Ｖ−は短絡手段４ｂを構成し、こ
れらのうち、ＭＯＳトランジスタＭＮ、およびＭＰ、以
外のものは参照電圧発生器を構成する。In addition, in FIG. 3, the MOS transistor MN r
, M Ns , M P rright and MP3, and the reference voltage V
N, and VP, constant current sources IN and IP, maximum voltage V+, and minimum voltage V- constitute short-circuiting means 4b, and of these, those other than MOS transistors MN and MP generate a reference voltage. Configure the vessel.
第５図は本発明の第三実施例を示す回路図である。本第
三実施例は第１図の第一実施例において、第三および第
四の参照電圧ＶＮ、およびＭＰ２と、ＭＯＳトランジス
タＭＮ２およびＭＰ２ と、抵抗Ｒ１とを付加したもの
である。そして、ＭＯＳトランジスタＭＮ２およびＭＰ
、のドレインと抵抗Ｒ２の一端は抵抗Ｒ２の他端に接続
され、抵抗Ｒ６の他端は抵抗Ｒ５の一端に接続される。FIG. 5 is a circuit diagram showing a third embodiment of the present invention. The third embodiment is the same as the first embodiment shown in FIG. 1 by adding third and fourth reference voltages VN and MP2, MOS transistors MN2 and MP2, and a resistor R1. And MOS transistors MN2 and MP
, and one end of the resistor R2 are connected to the other end of the resistor R2, and the other end of the resistor R6 is connected to one end of the resistor R5.
またＭＯＳトランジスタＭＮ２およびＭＰ２のソースは
演算増幅器３の出力端に共通接続され、ＭＯＳトランジ
スタＭＮ２のゲートは参照電圧ＶＮ２を介して接地され
、ＭＯＳトランジスタＭＰ２のケートは参照電圧ＶＰ、
を介して接地される。Further, the sources of the MOS transistors MN2 and MP2 are commonly connected to the output terminal of the operational amplifier 3, the gate of the MOS transistor MN2 is grounded via the reference voltage VN2, and the gate of the MOS transistor MP2 is connected to the reference voltage VP,
grounded through.
第６図は本第三実施例の入出力特性図である。FIG. 6 is an input/output characteristic diagram of the third embodiment.
出力電圧ＶＯＵＴが増加し、ＶＯＮ、またはＶＯＰｌを
越すとＭＯＳトランジスタＭＮ、またはＭＰ、がオンし
始め、傾きは、
Ｒ２＋ Ｒ３＋ Ｒ４
Ｉ
から
Ｒ２＋Ｒ４
に移り、さらに出力電圧ＶＯＵＴが増加すると、ＭＯＳ
トランジスタＭＮ、またはＭＰ２がオンし始め、傾きは
、
になる。第６図においてＶＯＰ＋ 、ＶＯＰ２ 、ＶＯ
Ｎ、およびＶＯＮ２は、
ＶＯＰ、＝ ＶＰＩ ＋ＶＴＰ＋ ・・・ （
５）Ｖ ＯＰ ２ ＝ Ｖ Ｐ ２ ＋ Ｖ Ｔ Ｐ
２ ・・・ （６）ＶＯＮＩ ＝ ＶＮＩ
−ＶＴＮ、 ・・・ （７）Ｖ ＯＮ２ ＝
Ｖ Ｎ２ Ｖ Ｔ Ｎ２ ・・・ （８）ここ
でＶＴＰ＋ 、ＶＴＰ２ 、ＶＴＮ＋およびＶＴＮ２は
各々ＭＯ３トランジスタＭＰ＋ 、ＭＰ２、ＭＮ、およ
びＭＮ２のスレッショルド電圧である。When the output voltage VOUT increases and exceeds VON or VOPl, the MOS transistor MN or MP starts to turn on, and the slope shifts from R2+R3+R4 I to R2+R4. When the output voltage VOUT further increases, the MOS transistor MN or MP starts to turn on.
Transistor MN or MP2 starts to turn on, and the slope becomes. In Figure 6, VOP+, VOP2, VO
N, and VON2 are VOP, = VPI +VTP+... (
5) VOP2 = VP2 + VTP
2... (6) VONI = VNI
-VTN, ... (7)VON2=
V N2 V T N2 (8) where VTP+, VTP2, VTN+ and VTN2 are the threshold voltages of MO3 transistors MP+, MP2, MN and MN2, respectively.
なお、第５図において、ＭＯＳトランジスタＭＮ、 、
ＭＮ２ 、ＭＰＩおよびＭＰ２と、参照電圧ＶＮ、 、
ＶＮ２ 、ＶＰＩおよびＭＰ２とは短絡手段４Ｃを構成
する。In addition, in FIG. 5, MOS transistors MN, ,
MN2, MPI and MP2, and reference voltage VN, ,
VN2, VPI and MP2 constitute short circuit means 4C.
本第三実施例を発展させれば、さらに多点でり ・ミ
ツトを働かすことが可能である。If this third embodiment is developed, it will be possible to make even more points and utilize the power.
また、本第三実施例に前述した第３図の第二実施例の補
償電圧発生器を適用することができる。Further, the compensation voltage generator of the second embodiment shown in FIG. 3 described above can be applied to the third embodiment.
第７図は本発明の第四実施例を示す回路図である。本第
四実施例は第１図の第一実施例と同様な短絡手段４ｄを
入力側の抵抗Ｒ１側に設定したものである。本第四実施
例においては入力端子ＶＩＮが特定の値になったときに
、抵抗Ｒ１が短絡し、入出力特性の傾きが小から大へと
変化する。FIG. 7 is a circuit diagram showing a fourth embodiment of the present invention. In the fourth embodiment, a shorting means 4d similar to that of the first embodiment shown in FIG. 1 is provided on the input side resistor R1. In the fourth embodiment, when the input terminal VIN reaches a specific value, the resistor R1 is short-circuited, and the slope of the input/output characteristic changes from small to large.
なお、入出力特性の傾きを小から大へと変化させるには
、第一ないし第三実施例において、出力電圧が増加する
に従ってＭＯＳトランジスタがオンからオフになるよう
に設定してもよい。In order to change the slope of the input/output characteristic from small to large, in the first to third embodiments, the MOS transistor may be set to turn from on to off as the output voltage increases.
本発明の特徴は、前述したように、第１図、第３図、第
５図および第７図において、それぞれ短絡手段４ａ 、
４ｂ 、４ｃおよび４ｄを設けたことにある。As mentioned above, the features of the present invention are that in FIGS. 1, 3, 5, and 7, the short circuit means 4a,
4b, 4c and 4d are provided.
以上説明したように、本発明は、短絡手段としてそれぞ
れゲートに最適にバイアスされた参照電圧が印加された
少なくとも一対の第一および第二の極性のＭＯＳトラン
ジスタを備えることにより、はぼ任意のリミッタ特性を
有するリミッタ増幅器をＣＭＯＳプロセスで実現できる
効果がある。また出力電圧または入力端子の検出をＭＯ
Ｓトランジスタ対のみで行うので、信号パスが短く高速
なリミッタ特性とさらにプロセス変動を吸収して高精度
なリミッタ特性とを実現できる効果がある。As described above, the present invention provides a short-circuiting means that can be used as a short-circuiting means for any limiter, by providing at least a pair of first and second polarity MOS transistors, each of which has an optimally biased reference voltage applied to its gate. This has the effect of realizing a limiter amplifier with characteristics using a CMOS process. Also, the detection of output voltage or input terminal is
Since this is performed using only the S transistor pair, it is possible to achieve high-speed limiter characteristics with a short signal path, as well as high-precision limiter characteristics by absorbing process fluctuations.
第１図は本発明の第一実施例を示す回路図。
第２図はその入出力特性図。
第３図は本発明の第二実施例を示す回路図。
第４図はその入出力特性図。
第５図は本発明の第三実施例を示す回路図。
第６図はその入出力特性図。
第７図は本発明の第四実施例を示す回路図。
第８図は従来例を示す回路図。
第９図はその入出力特性図。
１・・・入力端子、２・・・出力端子、３・・・演算増
幅器、４．４ａ〜４ｄ・・・短絡手段、Ｄ＋ 、Ｄ２・
・・ダイオード、ＩＮ、ＩＰ・・・定電流源、ＭＮ、〜
ＭＮ！、ＭＰ、〜ＭＰ３・・・ＭＯＳトランジスタ、Ｒ
１−Ｒ４・・・抵抗、Ｖ゛・・・最高電圧、■−・・・
最低電圧、ＶＩＮ・・・入力電圧、ＶＮ、〜ＶＮ、 、
ＶＰ、〜ＶＰ３・・・参照電圧、ＶＯＵＴ・・・出力電
圧。
特許出願人 日本電気株式会社、、＋１ ’７−４ ゛
＼
代理人 弁理士 井 出 直 孝
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Ｍ １ 図
扇 ２ 図
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箔 ５ 口 尾三夾廁例の構凰
箔 ６ 口 菖二大交例の杵イ生
肩四失■便ｊの槍入
Ｍ ７ 図
従来例のａ八
′Ｍ ８ 図
従来り１」のａ柱
Ｍ ９ 回FIG. 1 is a circuit diagram showing a first embodiment of the present invention. Figure 2 shows its input/output characteristics. FIG. 3 is a circuit diagram showing a second embodiment of the present invention. Figure 4 shows its input/output characteristics. FIG. 5 is a circuit diagram showing a third embodiment of the present invention. Figure 6 shows its input/output characteristics. FIG. 7 is a circuit diagram showing a fourth embodiment of the present invention. FIG. 8 is a circuit diagram showing a conventional example. Figure 9 shows its input/output characteristics. DESCRIPTION OF SYMBOLS 1... Input terminal, 2... Output terminal, 3... Operational amplifier, 4.4a-4d... Short circuit means, D+, D2.
...Diode, IN, IP... Constant current source, MN, ~
MN! , MP, ~MP3...MOS transistor, R
1-R4...Resistance, V゛...Maximum voltage, ■-...
Minimum voltage, VIN...Input voltage, VN, ~VN, ,
VP, ~VP3...Reference voltage, VOUT...Output voltage. Patent applicant NEC Corporation, +1 '7-4 ゛ \ Agent Patent attorney Nao Ide Takashi Sh≦shi. Haku 5 Mouth: Structured leaf of the example of Osanjo 6 Mouth: The pestle of the Shoji Dai-kou example ■ Yari-iri of the stool j M 7 Fig. A8'M of the conventional example 8 Fig. A of the conventional example 1 Pillar M 9 times
Claims (1)
める複数の抵抗からなる帰還抵抗網と、少なくとも一つ
の前記抵抗の両端を入力電圧または出力電圧が所定の値
に達したときに短絡する短絡手段とを備えたリミッタ増
幅器において、 前記短絡手段（４ａ、４ｂ、４ｃ）は、それぞれゲート
に参照電圧が印加された少なくとも一対の第一および第
二極性のＭＯＳトランジスタを含む ことを特徴とするリミッタ増幅器。(1) An operational amplifier (3), a feedback resistor network consisting of a plurality of resistors that determines the gain of this operational amplifier, and a short-circuit between both ends of at least one of the resistors when the input voltage or output voltage reaches a predetermined value. In the limiter amplifier, the shorting means (4a, 4b, 4c) include at least a pair of first and second polarity MOS transistors, each of which has a reference voltage applied to its gate. limiter amplifier.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26734387A JPH01109810A (en) | 1987-10-22 | 1987-10-22 | Limiter amplifier |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26734387A JPH01109810A (en) | 1987-10-22 | 1987-10-22 | Limiter amplifier |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01109810A true JPH01109810A (en) | 1989-04-26 |
Family
ID=17443502
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26734387A Pending JPH01109810A (en) | 1987-10-22 | 1987-10-22 | Limiter amplifier |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01109810A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0522062A (en) * | 1991-07-11 | 1993-01-29 | Matsushita Electric Ind Co Ltd | Microphone voice amplifier circuit |
| EP0621686A2 (en) * | 1993-04-19 | 1994-10-26 | Nippon Telegraph And Telephone Corporation | Amplifier |
| WO2019207928A1 (en) * | 2018-04-26 | 2019-10-31 | ソニーセミコンダクタソリューションズ株式会社 | Limiting circuit and electronic device |
-
1987
- 1987-10-22 JP JP26734387A patent/JPH01109810A/en active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0522062A (en) * | 1991-07-11 | 1993-01-29 | Matsushita Electric Ind Co Ltd | Microphone voice amplifier circuit |
| EP0621686A2 (en) * | 1993-04-19 | 1994-10-26 | Nippon Telegraph And Telephone Corporation | Amplifier |
| EP0621686A3 (en) * | 1993-04-19 | 1995-10-18 | Nippon Telegraph & Telephone | Amplifier. |
| WO2019207928A1 (en) * | 2018-04-26 | 2019-10-31 | ソニーセミコンダクタソリューションズ株式会社 | Limiting circuit and electronic device |
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