JPH0110936Y2 - - Google Patents
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- JPH0110936Y2 JPH0110936Y2 JP1981171836U JP17183681U JPH0110936Y2 JP H0110936 Y2 JPH0110936 Y2 JP H0110936Y2 JP 1981171836 U JP1981171836 U JP 1981171836U JP 17183681 U JP17183681 U JP 17183681U JP H0110936 Y2 JPH0110936 Y2 JP H0110936Y2
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- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Logic Circuits (AREA)
Description
【考案の詳細な説明】
本考案は半導体集積回路に関し、特にMOS−
FETを用いた半導体集積回路に関する。[Detailed description of the invention] The present invention relates to semiconductor integrated circuits, especially MOS-
Concerning semiconductor integrated circuits using FETs.
従来、MOS−FETを使用する論理回路を内蔵
する半導体集積回路においては外部リード端子と
内部回路との間に入力回路を使用している。この
入力回路を半導体ウエーハに配置するときの配置
の仕方によつて配線の占める面積、配線容量、消
費電力、動作速度が変わるので入力回路の配置が
大きな問題となる。 Conventionally, in a semiconductor integrated circuit incorporating a logic circuit using MOS-FET, an input circuit is used between an external lead terminal and an internal circuit. The layout of the input circuit is a major problem because the area occupied by the wiring, wiring capacity, power consumption, and operating speed vary depending on how the input circuit is placed on the semiconductor wafer.
第１図は従来のMOS型半導体集積回路の入力
回路の一例の回路図である。 FIG. 1 is a circuit diagram of an example of an input circuit of a conventional MOS type semiconductor integrated circuit.
第１図において、１は外部リード端子と半導体
チツプとを接続するためのボンデイング・パツ
ド、２はMOS−FETの絶縁破壊を防ぐ入力保護
回路、３はTTL電圧レベルをMOS電圧レベルに
変換する入力バツフア、４はMOS電圧レベルで
動作する内部論理ゲート回路である。 In Figure 1, 1 is a bonding pad for connecting the external lead terminal and the semiconductor chip, 2 is an input protection circuit to prevent insulation breakdown of the MOS-FET, and 3 is an input that converts the TTL voltage level to the MOS voltage level. Buffer 4 is an internal logic gate circuit that operates at the MOS voltage level.
外部からのTTL電圧レベルの信号がボンデイ
ング・パツド１に印加され、入力保護回路２によ
り電圧制限されて入力バツフア３へ伝達される。
この入力バツフア３によつてTTL電圧レベルか
らMOS電圧レベルに変換されて内部論理ゲート
４へ伝達される。このようなボンデイング・パツ
ド、入力保護回路及び入力バツフアは通常、
MOSチツプの最外周に配置する。 A TTL voltage level signal from the outside is applied to bonding pad 1, voltage limited by input protection circuit 2, and transmitted to input buffer 3.
This input buffer 3 converts the TTL voltage level to a MOS voltage level and transmits it to the internal logic gate 4. Such bonding pads, input protection circuits and input buffers are typically
Place it on the outermost periphery of the MOS chip.
第２図は第１図に示す入力回路を半導体ウエー
ハに実現したときの配置の一例を示す平面図であ
る。 FIG. 2 is a plan view showing an example of the layout when the input circuit shown in FIG. 1 is implemented on a semiconductor wafer.
所定の入力ボンデイング・パツド１の隣に入力
保護回路２をその隣に、あるいは周辺に入力バツ
フア３を配置し、所定の入力ボンデイング・パツ
ド１の入力保護回路２と入力バツフア３はボンデ
イング・パツド１と隣のボンデイング・パツド１
０１の間に配置する。より詳しく説明すると、ボ
ンデイング・パツド１，１０１がそれぞれ隣の入
力保護回路２，１０２に接続し入力保護回路の出
力配線２３，１２３はそれぞれ入力バツフア３，
１０３に接続される。入力バツフア３の出力配線
３１（ポリシリコン配線（破線）３１ｂとAl配
線（実線）３１ａ）により内部論理ゲート回路４
に接続される。 An input protection circuit 2 is placed next to a predetermined input bonding pad 1, and an input buffer 3 is placed next to or around it. and next door Bonding Pad 1
Place it between 01 and 01. To explain in more detail, the bonding pads 1 and 101 are connected to the adjacent input protection circuits 2 and 102, respectively, and the output wirings 23 and 123 of the input protection circuits are connected to the input buffers 3 and 102, respectively.
103. The internal logic gate circuit 4 is connected to the output wiring 31 (polysilicon wiring (broken line) 31b and Al wiring (solid line) 31a) of the input buffer 3.
connected to.
第３図は第１図に示す入力回路の等価回路図で
ある。 FIG. 3 is an equivalent circuit diagram of the input circuit shown in FIG. 1.
第３図において、γ1は外部TTLのドライバの
オン抵抗、C1は入力端子容量、R1，R2は入力保
護回路２の保護抵抗、C2は出力配線２３の配線
容量、γ2は入力バツフア３の負荷抵抗、C3は出力
配線３１の配線容量である。 In Figure 3, γ 1 is the on-resistance of the external TTL driver, C 1 is the input terminal capacitance, R 1 and R 2 are the protection resistances of the input protection circuit 2, C 2 is the wiring capacitance of the output wiring 23, and γ 2 is the The load resistance of the input buffer 3, C3 , is the wiring capacitance of the output wiring 31.
今、t1を抵抗γ1と容量C1による遅れ時間、t2を
容量C2による遅れ時間、t3を抵抗γ2と容量C3によ
る遅れ時間とすると、外部TTL信号がドライバ
に入つてから内部論理ゲート回路４までの遅延時
間Ｔは近似的に次式で表わされる。 Now, if t 1 is the delay time due to resistor γ 1 and capacitor C 1 , t 2 is the delay time due to capacitor C 2 , and t 3 is the delay time due to resistor γ 2 and capacitor C 3 , then the external TTL signal enters the driver. The delay time T from to the internal logic gate circuit 4 is approximately expressed by the following equation.
Ｔ＝t1＋t2＋t3
＝γ1・C1＋（R1＋R2）C2＋γ2・C3 (1)
第２図に示した配置のように、入力ボンデイン
グ・パツド１と内部論理ゲート回路４が離れてい
る場合には、出力配線３１の配線容量C3が数pF
となり、非常に大きく、出力配線３１の配線容量
C3による遅れが非常に大きくなる。具体的数値
で計算してみる。(1)式において、γ1≒200Ω，C1
≒5pF，R1＋R2≒1KΩ，C2≒0.1pF，γ2≒50KΩ，
C3＝2pFとすると
Ｔ＝0.2×５＋１×0.1＋50×２（×10-9sec）
＝101.1ns
となり、出力配線容量C3による遅延時間が支配
的になる。このような場合において、遅延時間Ｔ
を大幅に減少させるには入力バツフア３の負荷抵
抗γ2を大幅に減少させる必要がある。インバータ
Tγ2の負荷抵抗γ2を大幅に小さくするとインバー
タTγ2のドライバもそれに比例して低抵抗にする
必要が生じ、占有面積も大幅に増大し、かつ消費
電力も大幅に増大するという欠点がある。さら
に、入力バツフア３の２段目のインバータを高速
にすると、それに比例してインバータのゲート容
量も増大し、入力バツフアの初段のインバータの
負荷容量が増大する。従つて初段のインバータも
さらに高速にする必要が生じるという欠点もあ
る。 T=t 1 +t 2 +t 3 =γ 1・C 1 +(R 1 +R 2 )C 2 +γ 2・C 3 (1) As shown in Figure 2, input bonding pad 1 and internal logic When the gate circuit 4 is separated, the wiring capacitance C3 of the output wiring 31 is several pF.
Therefore, the wiring capacity of the output wiring 31 is very large.
The delay due to C 3 becomes very large. Let's try calculating it using specific numbers. In equation (1), γ 1 ≒200Ω, C 1
≒5pF, R 1 + R 2 ≒1KΩ, C 2 ≒0.1pF, γ 2 ≒50KΩ,
When C 3 =2 pF, T=0.2×5+1×0.1+50×2 (×10 −9 sec) =101.1 ns, and the delay time due to the output wiring capacitance C 3 becomes dominant. In such a case, the delay time T
In order to significantly reduce the load resistance γ 2 of the input buffer 3, it is necessary to significantly reduce the load resistance γ 2 of the input buffer 3. inverter
If the load resistance γ 2 of Tγ 2 is significantly reduced, the driver of the inverter Tγ 2 will also need to have a proportionally lower resistance, which has the disadvantage of significantly increasing the occupied area and significantly increasing power consumption. . Furthermore, if the speed of the second-stage inverter of the input buffer 3 is increased, the gate capacitance of the inverter increases in proportion to the speed, and the load capacitance of the first-stage inverter of the input buffer increases. Therefore, there is also a drawback that the first stage inverter also needs to be made faster.
このように入力バツフアを高速にしてもγ2＝
10KΩがせいぜいで、遅延時間Ｔが21.1nsにしか
ならず、遅延時間を小さくし、高速動作する入力
回路が得られにくいという欠点があつた。 Even if the input buffer is made high-speed in this way, γ 2 =
With 10KΩ at most, the delay time T is only 21.1ns, which has the disadvantage that it is difficult to obtain an input circuit that operates at high speed with a small delay time.
本考案は上記欠点を除き、入力バツフアを内部
論理ゲート回路の近くに配置することにより配線
容量と配線の占有面積と消費電力を低減し、高速
動作する入力回路を有する半導体集積回路を提供
するものである。 The present invention eliminates the above drawbacks and provides a semiconductor integrated circuit having an input circuit that operates at high speed by reducing wiring capacitance, wiring area, and power consumption by arranging the input buffer near the internal logic gate circuit. It is.
本考案の半導体集積回路は、外部リード端子と
半導体チツプとを接続するためのボンデイングパ
ツドとMOS−FETの絶縁破壊を防ぐ入力保護回
路とTTL電圧レベルをMOS電圧レベルに変換す
る入力バツフアとMOS電圧レベルで動作する
MOSチツプ上の内部論理ゲート回路とを半導体
ウエーハに有する半導体集積回路において、前記
内部論理ゲート回路と前記入力バツフアとを接続
する配線の容量を前記入力保護回路と前記入力バ
ツフアとを接続する配線の容量よりも小さくする
ように前記入力バツフアを配置したことを特徴と
する。 The semiconductor integrated circuit of the present invention includes a bonding pad for connecting external lead terminals and a semiconductor chip, an input protection circuit to prevent dielectric breakdown of MOS-FET, an input buffer for converting TTL voltage level to MOS voltage level, and MOS. Operates on voltage levels
In a semiconductor integrated circuit having an internal logic gate circuit on a MOS chip on a semiconductor wafer, the capacitance of the wiring connecting the internal logic gate circuit and the input buffer is calculated as the capacitance of the wiring connecting the input protection circuit and the input buffer. It is characterized in that the input buffer is arranged so as to be smaller than the capacity.
本考案の実施例について図面を用いて説明す
る。 Embodiments of the present invention will be described with reference to the drawings.
第４図は本考案の一実施例の平面図である。 FIG. 4 is a plan view of an embodiment of the present invention.
この実施例では、入力ボンデイング・パツド１
の隣に入力保護回路２を配置し、入力バツフア３
は入力ボンデイング・パツド１から離れた内部論
理ゲート回路４の近くの最外周に置く。これによ
り、入力バツフアの出力配線３１の配線容量C3
を非常に小さくできる。 In this example, input bonding pad 1
The input protection circuit 2 is placed next to the input buffer 3.
is placed on the outermost periphery near the internal logic gate circuit 4 away from the input bonding pad 1. As a result, the wiring capacitance C 3 of the output wiring 31 of the input buffer
can be made very small.
第３図と第４図により詳しく説明すると、ボン
デイング・パツド１と入力保護回路２の配置は従
来と同じであるため、第３図の抵抗γ1、容量C1と
保護抵抗（R1＋R2）は変らない。しかし、入力
バツフア３を入力保護回路２から離れた所に配置
したため、入力保護回路２の出力配線２３が長く
なり配線容量C2が2pFとなる。反面、入力バツフ
アの出力配線３１が短かくなり、配線容量C3が
0.2pFとなり非常に小さくなる。 To explain in detail with reference to FIGS. 3 and 4, since the arrangement of the bonding pad 1 and the input protection circuit 2 is the same as before, the resistance γ 1 , capacitance C 1 , and protection resistor (R 1 +R 2 ) remains unchanged. However, since the input buffer 3 is placed away from the input protection circuit 2, the output wiring 23 of the input protection circuit 2 becomes long and the wiring capacitance C2 becomes 2 pF. On the other hand, the output wiring 31 of the input buffer becomes shorter, and the wiring capacitance C 3 increases.
It becomes 0.2pF, which is very small.
この本考案の入力回路の遅延時間Ｔは(1)式にお
いて、γ1＝200Ω、C1＝5pF，R1＋R2＝1KΩ，C2
＝2pF，γ2＝50KΩ，C3＝0.2pFとすると、
Ｔ＝0.2×５＋１×２＋50×0.2〔10-9sec〕
＝13ns
となる。このように入力バツフア３を内部論理ゲ
ート回路４の近くに配置することにより、従来の
入力回路のレイアウトよりも約８倍の高速な入力
回路が構成できる。また、従来方法で高速化をは
かつた方法よりも占有面積が小さく、消費電力も
小さくかつ高速である。 In equation (1), the delay time T of the input circuit of this invention is γ 1 = 200Ω, C 1 = 5pF, R 1 +R 2 = 1KΩ, C 2
= 2pF, γ 2 = 50KΩ, C 3 = 0.2pF, then T = 0.2 x 5 + 1 x 2 + 50 x 0.2 [10 -9 sec] = 13 ns. By arranging the input buffer 3 near the internal logic gate circuit 4 in this way, it is possible to construct an input circuit that is approximately eight times faster than the conventional input circuit layout. In addition, the method occupies a smaller area, consumes less power, and is faster than conventional methods.
以上説明したように、本考案は入力バツフア３
をボンデイング・パツド１から離し内部論理ゲー
ト４の近くに配置することにより、配線容量を最
適化し、占有面積を大きくせずかつ消費電力も増
さずに遅延時間を大幅に小さくした半導体集積回
路が得られるという効果を有す。 As explained above, the present invention is based on input buffer 3.
By locating the circuit away from the bonding pad 1 and close to the internal logic gate 4, a semiconductor integrated circuit with optimized wiring capacitance and significantly reduced delay time without increasing the occupied area or power consumption can be achieved. It has the effect of being obtained.
第１図は従来のMOS型半導体集積回路の入力
回路の一例の回路図、第２図は第１図に示す入力
回路を半導体ウエーハに実現したときの配置の一
例を示す平面図、第３図は第１図に示す入力回路
の等価回路図、第４図は本考案の一実施例の平面
図である。
１……ボンデイング・パツド、２……入力保護
回路、３……入力バツフア、４……内部論理ゲー
ト回路、５……電源線、６……接地線、２３……
出力配線、２３ａ……Al配線、２３ｂ……ポリ
シリコン配線、３１……出力配線、３１ａ……
Al配線、３１ｂ……ポリシリコン配線、１０１
……隣のボンデイング・パツド、１０２……隣の
入力保護回路、１０３……隣の入力バツフア、１
２３……隣の出力配線、１３１……隣の出力配
線、１３１ａ……Al配線、１３１ｂ……ポリシ
リコン配線。
Fig. 1 is a circuit diagram of an example of an input circuit of a conventional MOS semiconductor integrated circuit, Fig. 2 is a plan view showing an example of the layout when the input circuit shown in Fig. 1 is implemented on a semiconductor wafer, and Fig. 3 1 is an equivalent circuit diagram of the input circuit shown in FIG. 1, and FIG. 4 is a plan view of an embodiment of the present invention. DESCRIPTION OF SYMBOLS 1...Bonding pad, 2...Input protection circuit, 3...Input buffer, 4...Internal logic gate circuit, 5...Power supply line, 6...Grounding line, 23...
Output wiring, 23a... Al wiring, 23b... Polysilicon wiring, 31... Output wiring, 31a...
Al wiring, 31b...Polysilicon wiring, 101
...Next bonding pad, 102 ...Next input protection circuit, 103 ...Next input buffer, 1
23...Adjacent output wiring, 131...Adjacent output wiring, 131a...Al wiring, 131b...Polysilicon wiring.
Claims (1)
めのボンデイングパツドとMOS−FETの絶縁破
壊を防ぐ入力保護回路とTTL電圧レベルをMOS
電圧レベルに変換する入力バツフアとMOS電圧
レベルで動作するMOSチツプ上の内部論理ゲー
ト回路とを半導体ウエーハに有する半導体集積回
路において、前記内部論理ゲート回路と前記入力
バツフアとを接続する配線の容量を前記入力保護
回路と前記入力バツフアとを接続する配線の容量
よりも小さくするように前記入力バツフアを配置
したことを特徴とする半導体集積回路。 Bonding pad for connecting external lead terminals and semiconductor chip, input protection circuit to prevent dielectric breakdown of MOS-FET, and TTL voltage level to MOS
In a semiconductor integrated circuit in which a semiconductor wafer includes an input buffer that converts to a voltage level and an internal logic gate circuit on a MOS chip that operates at a MOS voltage level, the capacitance of the wiring connecting the internal logic gate circuit and the input buffer is A semiconductor integrated circuit characterized in that the input buffer is arranged so as to have a capacitance smaller than a capacitance of a wiring connecting the input protection circuit and the input buffer.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17183681U JPS5877066U (en) | 1981-11-18 | 1981-11-18 | semiconductor integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17183681U JPS5877066U (en) | 1981-11-18 | 1981-11-18 | semiconductor integrated circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5877066U JPS5877066U (en) | 1983-05-24 |
| JPH0110936Y2 true JPH0110936Y2 (en) | 1989-03-29 |
Family
ID=29963745
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17183681U Granted JPS5877066U (en) | 1981-11-18 | 1981-11-18 | semiconductor integrated circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5877066U (en) |
-
1981
- 1981-11-18 JP JP17183681U patent/JPS5877066U/en active Granted
Non-Patent Citations (1)
| Title |
|---|
| INTERNATIONAL ELECTRON DEVICE MEETING TECHNICAL DIGEST=S53 * |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5877066U (en) | 1983-05-24 |
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