JPS58222573A - Semiconductor integrated circuit device - Google Patents
Semiconductor integrated circuit deviceInfo
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- JPS58222573A JPS58222573A JP57103757A JP10375782A JPS58222573A JP S58222573 A JPS58222573 A JP S58222573A JP 57103757 A JP57103757 A JP 57103757A JP 10375782 A JP10375782 A JP 10375782A JP S58222573 A JPS58222573 A JP S58222573A
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Abstract
Description
【発明の詳細な説明】
本発明は半導体集積回路装置に関し、特に絶縁ゲート型
電界効果トランジスタのゲート絶縁膜の゛破壊防止のた
めの抵抗に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a semiconductor integrated circuit device, and more particularly to a resistor for preventing damage to a gate insulating film of an insulated gate field effect transistor.
絶縁ゲート型電界効果トランジスタ（以下ＭＩＳＦＥＴ
という）よりなる半導体集積回路装置（以下ＩＣという
）においては、通常ＩＣの外部から入力される信号は、
第１Ａ図に示すようなゲート保護回路１を介してＭＩＳ
ＦＥＴＱｏおよびＱｌのゲート電極に印加される。この
回路１は、異常な高電圧が外部入力端子（ポンディング
パッド）２に印加された際にこれに接続されるＭＩＳＦ
ＥＴＱｏおよびＱｌのゲート絶縁膜が破壊されるのを防
止するためのものであり、抵抗Ｒ１とダイオードＤ０お
よびり、とからなる。Insulated gate field effect transistor (MISFET)
In a semiconductor integrated circuit device (hereinafter referred to as IC) consisting of
MIS via a gate protection circuit 1 as shown in FIG. 1A.
Applied to the gate electrodes of FETs Qo and Ql. This circuit 1 is a MISF connected to an external input terminal (ponding pad) 2 when an abnormal high voltage is applied to it.
This is for preventing the gate insulating films of ETQo and Ql from being destroyed, and consists of a resistor R1 and a diode D0.
従来、上記した抵抗Ｒ１は半導体基板３内の半導体領域
４で形成されていた。そしてその形状は、第１Ｂ図に示
すように、所定の抵抗値を得るために折曲げたり蛇行さ
せた形状をとるのが通常であった。Conventionally, the above-described resistor R1 has been formed in the semiconductor region 4 within the semiconductor substrate 3. As shown in FIG. 1B, the shape is usually bent or meandered in order to obtain a predetermined resistance value.
このように従来技術によれば、抵抗を設けるための専用
の領域を必要とするため、集積度向上の妨げとなるとい
う問題があった。また、専用の領域を必要とするよその
形状が折曲がっていたり蛇行していたりするため、この
抵抗が接続されるポンディングパッドの周辺のレイアウ
トが難しくなるという問題もあった。この問題はＩＣの
入出力数（ピン数）が多くなるに従って大きくなる傾向
にあり、ＩＣの大規模化、多ピン化を進める上で無視で
きなくなってきている。As described above, the conventional technology requires a dedicated area for providing the resistor, which poses a problem in that it impedes an increase in the degree of integration. Further, since the shape of the resistor, which requires a dedicated area, is bent or meandering, it becomes difficult to layout the area around the bonding pad to which the resistor is connected. This problem tends to become more serious as the number of inputs and outputs (number of pins) of an IC increases, and can no longer be ignored as the scale of ICs increases and the number of pins increases.
従って、本発明の目的は、上述の問題を解決した新規な
ＩＣを提供することにある。Therefore, an object of the present invention is to provide a novel IC that solves the above-mentioned problems.
本発明は、ＭＩＳＦＥＴのゲート絶縁膜の破壊防止用の
抵抗を、その一部が他のＭＩＳＦＥＴのソース又はドレ
イン領域の一部であるように形成することを特徴とする
。The present invention is characterized in that a resistor for preventing breakdown of a gate insulating film of a MISFET is formed such that a part thereof is a part of a source or drain region of another MISFET.
以下、本発明を実施例に従って説明する。Hereinafter, the present invention will be explained according to examples.
第２Ａ図〜第２Ｃ図は本発明の第１の実施例を示すもの
である。この実施例は、本発明な相補型ＭＩＳＦＥＴ回
路で構成されたＩＣの入力および出力の双方向の信号が
印加される入出力共通回路に適用した例である。FIGS. 2A to 2C show a first embodiment of the present invention. This embodiment is an example in which the present invention is applied to an input/output common circuit to which bidirectional input and output signals of an IC constituted by a complementary MISFET circuit are applied.
第２Ａ図は入出力回路の一部を表わした図であり、入力
部５についてはその初段のみを、出力部６についてはそ
の最終段のみを示しである。入力部５の初段はＮチャネ
ルＭ Ｉ Ｓ Ｆ Ｅ Ｔ （以下Ｎ−Ｍｉｓという）
Ｑ、とＰチャネルＭＩＳＦＥＴ（以下Ｐ−ＭＩ Ｓとい
う）Ｑｍ とからなるインバータであり、出力部６の最
終段はＮ−ＭＩＳＱ４とＰ−ＭＩＳＱ、とからなり夫々
のゲートに異なる信号ψ□、ψ８、が印加される３ステ
ートバツフアである。ポンディングパッド２には、入力
部５に印加されるＩＣの外部からの入力信号、あるいは
出力部６からＩＣの外部への出力信号が印加される。そ
して、Ｑ、およびＱ、ｌのゲート絶縁膜の破壊を防止す
るために、抵抗Ｒ，およびダイオードＤ！からなるゲー
ト保護回路７が設けられている。FIG. 2A is a diagram showing a part of the input/output circuit, and only the first stage of the input section 5 is shown, and only the final stage of the output section 6 is shown. The first stage of the input section 5 is an N-channel MISFET (hereinafter referred to as N-Mis).
Q, and a P-channel MISFET (hereinafter referred to as P-MIS) Qm, and the final stage of the output section 6 is composed of N-MISQ4 and P-MISQ, and different signals ψ□, ψ8 are applied to the respective gates. , is a three-state buffer to which is applied. An input signal from the outside of the IC applied to the input section 5 or an output signal from the output section 6 to the outside of the IC is applied to the bonding pad 2 . In order to prevent the gate insulating films of Q, Q, and l from being destroyed, a resistor R and a diode D! A gate protection circuit 7 consisting of the following is provided.
第２Ｂ図は上述した抵抗Ｒ１および出力部のＮ−ＭＩＳ
Ｑ４ 、Ｐ−ＭＩＳＱ、のレイアウトを示す平面図であ
り、・入力部は省略しである。Ｑ４およびＱ、はアルミ
ニウムからなるポンディングパッド２を挾んで配置され
ている。Ｑ４は、Ｎ＋型ソース領域８．Ｎ＋型ドレイン
領域９および多結晶シリコン層よりなるゲート電極１０
からなる。Figure 2B shows the above-mentioned resistor R1 and the N-MIS of the output section.
It is a plan view showing the layout of Q4, P-MISQ, and the input section is omitted. Q4 and Q are arranged to sandwich the bonding pad 2 made of aluminum. Q4 is an N+ type source region 8. N+ type drain region 9 and gate electrode 10 made of polycrystalline silicon layer
Consisting of
ソース領域８はアルミニウム配線１７により電源電圧−
■ＤＤに接続しており、ドレイン領域９はアルミニウム
配ａ１６によりポンディングパッド２に接続している。The source region 8 is connected to the power supply voltage by the aluminum wiring 17.
(2) It is connected to DD, and the drain region 9 is connected to the bonding pad 2 by an aluminum wiring a16.
Ｑ、は、Ｐ＋型ドレイン領域１１゜Ｐ＋型ソース領域１
２および多結晶シリコン層よりなるゲート電極１３から
なる。ドレイン領域１１はアルミニウム配線１８により
ポンディングパッド２に接続しており、ソース領域１２
はアルミニウム配線１９によりＩＣの基準電圧（接地電
圧）ＧＮＤに接続している。この構造を第３Ｃ図に示す
。第３Ｃ図は第２Ｂ図の切断線２ Ｃ−２Ｃ’ｌＣＧっ
て切断した場合の断面図であり、２９はＰ−型ウェル領
域、３０はフィールドＳｉｎ、膜、３１はＳｉｎ、膜、
３２はリンシリケートガラス（ＰＳＧ）膜である。Q is P+ type drain region 11゜P+ type source region 1
2 and a gate electrode 13 made of a polycrystalline silicon layer. The drain region 11 is connected to the bonding pad 2 by an aluminum wiring 18, and the source region 12
is connected to the reference voltage (ground voltage) GND of the IC by an aluminum wiring 19. This structure is shown in Figure 3C. FIG. 3C is a cross-sectional view taken along cutting line 2C-2C'lCG in FIG.
32 is a phosphosilicate glass (PSG) film.
一方、本発明による抵抗比、は、その一部が出力部のＰ
−ＭＩＳＱ、のＰ＋型ドレイン領域１１の一部１４とし
て形成される。即ち、Ｒ７はＰ＋型ドレイン領域１１の
一部１４とＰ＋型領域１５とからなる。このＰ＋型領域
１５は入力部５ＯＮ −Ｍ Ｉ Ｓ Ｑ ｔおよびＰ−
ＭＩＳＱ、のゲート電極に接続される。なお、抵抗Ｒ７
とし℃働く領域には図中で斜線を施しである。On the other hand, the resistance ratio according to the present invention is such that a part of it is P of the output section.
-MISQ, is formed as a part 14 of the P+ type drain region 11. That is, R7 consists of a portion 14 of the P+ type drain region 11 and the P+ type region 15. This P+ type region 15 is connected to the input section 5 ON -M I S Q t and P-
It is connected to the gate electrode of MISQ. In addition, resistor R7
The area where temperature is applied is shaded in the figure.
ドレイン領域１１の一部１４が抵抗Ｒ１の一部として使
用されるＱ、のゲート電極は、このために、Ｑ４のゲー
ト電極のような直線ではなく、折れ曲るように形成され
ており、かつ、ドレイン領域１１とアルミニウム配線１
８とのコンタクトがある部分のドレイン領域１１０幅は
広く、領域１４０部分のドレイン領域の幅は狭く形成さ
れている。For this reason, the gate electrode of Q, in which a portion 14 of the drain region 11 is used as part of the resistor R1, is not straight like the gate electrode of Q4, but is bent. , drain region 11 and aluminum wiring 1
The width of the drain region 110 is wide in the portion where the contact with the drain region 8 is made, and the width of the drain region in the region 140 is narrow.
このように領域１４０幅を狭くするととＫよって、領域
１４が持つ抵抗値を大きくできる。また、Ｑ。By narrowing the width of the region 140 in this manner, the resistance value of the region 14 can be increased. Also, Q.
は出力用のＭＩＳＦＥＴであるのでゲート幅Ｗとゲート
長りの比Ｗ／Ｌを大きくとることを利用することＫよっ
て、領域１４の長さを長くできその抵抗値を大きくでき
る。また、ポンディングパッド２に入力信号が印加され
ている期間はＱ、は非導通の状態にあるのが通常である
から、ドレイン領域７１１の一部１４を入力部５のゲー
ト保護回路７の抵抗Ｒ７として用いることはさしつかえ
ない。゛なお、本実施例においては、入力部５のゲート
保護回路７のダイオードＤ、をも出力部６０Ｐ−ＭＩＳ
Ｑ、を利用して形成しており、独立した領域にダイオー
ドを形成することはしていない。即ち、Ｎ−Ｍ Ｉ Ｓ
Ｑ４’ｔ −”ｏｎニ接続する。：とＫよって、Ｑｓ
のＰ＋型ドレイン領域１１とＩＣの基準電圧に固定され
たＮ型半導体基板との間に形成されるＰＮ接合をダイオ
ードＤ、とし℃用いている。この状態は第２Ｃ図を参照
すれば明らかであろう。Since this is an output MISFET, by taking advantage of the large ratio W/L between the gate width W and the gate length, the length of the region 14 can be increased and its resistance value can be increased. In addition, since Q is normally in a non-conductive state during a period when an input signal is applied to the bonding pad 2, a portion 14 of the drain region 711 is connected to the resistor of the gate protection circuit 7 of the input section 5. There is no problem in using it as R7.゛In this embodiment, the diode D of the gate protection circuit 7 of the input section 5 is also connected to the output section 60P-MIS.
Q, and no diode is formed in an independent region. That is, N-MIS
Connect Q4't - "on": and K, therefore, Qs
A diode D is used as a PN junction formed between the P+ type drain region 11 and the N type semiconductor substrate fixed at the reference voltage of the IC. This situation will become clearer with reference to FIG. 2C.
以上の実施例より明らかなように、本発明によれば、抵
抗の一部をＭＩＳＦＥＴのソース又はドレイン領域の一
部として形成したことＫよって、抵抗の占有面積を小さ
くでき、集積度を向上できる。また、抵抗の占有面積を
小さくできることと、抵抗領域をあまり蛇行させずにす
むことによって、ポンディングパッド周辺のレイアウト
を容易に行うことができる。As is clear from the above embodiments, according to the present invention, since a part of the resistor is formed as a part of the source or drain region of the MISFET, the area occupied by the resistor can be reduced and the degree of integration can be improved. . Further, since the area occupied by the resistor can be reduced and the resistor region does not have to meander too much, the layout around the bonding pad can be easily performed.
また、本実施例に従えば、次のような利点も得られる。Further, according to this embodiment, the following advantages can also be obtained.
（ｔ） Ｑ、のゲート電極をその中程で折曲げた形状
にしたことによつて、ソースおよびドレイン領域へのコ
ンタクトホールの形成に十分余裕を保ちつつ活性領域の
幅を小さくでき集積度を向上できる。（２）ダイオード
を独立し℃形成していないので集積度を向上できる。（
３）ラッチアップ（サイリスタ現象）の原因となる異常
な高電圧が加わり易いポンディングパッドの近傍におい
て、基板と反対導電型の領域を減らすことができるので
、ラッチアップに強くなる。(t) By making the gate electrode of Q into a shape bent in the middle, it is possible to reduce the width of the active region while maintaining sufficient margin for forming contact holes to the source and drain regions, thereby increasing the degree of integration. You can improve. (2) Since the diode is not formed independently, the degree of integration can be improved. (
3) In the vicinity of the bonding pad, where abnormally high voltages that cause latch-up (thyristor phenomenon) are likely to be applied, the region of the opposite conductivity type to the substrate can be reduced, making it resistant to latch-up.
第３Ａ図および第３Ｂ図は本発明の第２の実施例を示す
ものである。この実施例は、本発明をプルアップ用のＭ
ＩＳＦＥＴを有するＩＣの入力回路に適用した例である
。Figures 3A and 3B show a second embodiment of the invention. This example demonstrates how the present invention can be used for pull-up M
This is an example applied to an input circuit of an IC having an ISFET.
第３Ａ図はプルアップ用ＭＩ ５ＦＥＴを有する入力回
路の一部を示す図である。同図において、２はポンディ
ングパッド、Ｄ、およびり、はゲート保膜回路を構成す
るダイオードニＲ３はゲート保膜回路を構成する抵抗、
Ｑｓはプルアップ用のＰ ”’ Ｍ Ｉ Ｓ、 Ｑｓお
よびＱ、は夫々インバータを構成するＮ−ＭＩ Ｓおよ
びＰ−Ｍｉｓである。FIG. 3A shows a portion of an input circuit with a pull-up MI 5FET. In the figure, 2 is a bonding pad, D and R are diodes forming a gate film protection circuit, and R3 is a resistor forming a gate film protection circuit.
Qs is P"'MIS for pull-up, and Qs and Q are N-MIS and P-Mis, respectively, which constitute an inverter.
第３Ｂ図は上述した抵抗Ｒ，およびプルアップ用のＰ−
ＭＩＳＱ８のレイアウトを示す平面図であり、Ｑ、、Ｑ
、は省略しである。Ｑ、はＰ＋型ドレイン領域２０、Ｐ
＋型ソース領域２１および多結晶シリコン層よりなるゲ
ート電極２２からなる。ソース領域２１はアルミニウム
配線２６により基準電圧ＧＮＤＫ接続しており、ドレイ
ン領域２０はアルミニウム配線２５によりアルミニウム
よりなるポンディングパッド２に接続している。Figure 3B shows the resistor R mentioned above and the pull-up P-
It is a plan view showing the layout of MISQ8, Q,,Q
, are omitted. Q, is the P+ type drain region 20, P
It consists of a + type source region 21 and a gate electrode 22 made of a polycrystalline silicon layer. The source region 21 is connected to a reference voltage GNDK through an aluminum wiring 26, and the drain region 20 is connected to a bonding pad 2 made of aluminum through an aluminum wiring 25.
また、ポンディングパッド２にはアルミニウム配線２８
によって、Ｎ＋型領領域２７Ｐ−型ウェル領域２９とが
形成するＰＮ接合を用いたダイオードＤ４が接続されて
いる。In addition, aluminum wiring 28 is attached to the bonding pad 2.
A diode D4 using a PN junction formed by the N+ type region 27 and the P− type well region 29 is connected.
一方、本発明による抵抗Ｒ３は、その一部がプルアップ
用のＰ−ＭＩＳＱ、のＰ＋型ドレイン領域２０の一部２
３として形成される。即ち、Ｒ８はＰ＋型ドレイン領域
２０の一部２３とＰ＋型領域２４とからなる。このＰ＋
型領域２４はＮ−ＭＩＳＱ、およびＰ −Ｍ Ｉ Ｓ
Ｑ ｙのゲート電極に接続される。なお、抵抗Ｒ３とし
て働く領域には図中で斜線を施しである。On the other hand, the resistor R3 according to the present invention is a part 2 of the P+ type drain region 20 of the P-MISQ, a part of which is used for pull-up.
Formed as 3. That is, R8 consists of a portion 23 of the P+ type drain region 20 and a P+ type region 24. This P+
The type region 24 is N-MISQ and P-MIS
Q Connected to the gate electrode of y. Note that the region that functions as the resistor R3 is shaded in the figure.
この実施例においても、Ｑ８のゲート電極は第１の実施
例と同様の折曲がった形状を有している。In this embodiment as well, the gate electrode of Q8 has a bent shape similar to the first embodiment.
これＫより第１の実施例と同じく領域２３の抵抗値を大
きくできる。またＱ８はプルアップ用のＭＩＳＦＥＴで
あるので他の素子に比べ設計を任意にできるから、ゲー
ト幅Ｗを大きくとれることが利用できる。また、Ｑ８の
ドレイン領域を抵抗として利用しても動作上何ら支障は
ない。From this K, the resistance value of the region 23 can be increased as in the first embodiment. Moreover, since Q8 is a pull-up MISFET, it can be designed arbitrarily compared to other elements, so that the gate width W can be made large. Further, there is no problem in operation even if the drain region of Q8 is used as a resistor.
なお、本実施例においては、ダイオードＤｓをもプルア
ップ用のＭＩＳＦＥＴＱｓを利用して形成している。即
ち、ＱｓのＰ＋型ドレイン領域とＮ型半導体基板との間
に形成されるＰＮ接合をダイオードＤつとして用いてい
る。In this embodiment, the diode Ds is also formed using a pull-up MISFETQs. That is, the PN junction formed between the P+ type drain region of Qs and the N type semiconductor substrate is used as the diode D.
以上の実施例によっても、第１の実施例で述べたと同様
の効果が得られる。つまり、本発明による集積度が向上
できる、レイアウトが容易になるという効果の他に、第
１の実施例で述べた（１１〜（３）の効果も本実施例に
より℃も得ることができる。The above embodiment also provides the same effects as described in the first embodiment. In other words, in addition to the effects of improving the degree of integration and facilitating the layout according to the present invention, the effects (11 to (3)) described in the first embodiment can also be obtained by this embodiment.
以上５本発明を実施例に従っ℃説明したが、本発明は上
述した実施例に限定されるものではなく種々変形可能で
ある。例えば、抵抗として利用するソース又はドレイン
領域はＮ型領域であり℃もよい。また、シングルチャネ
ルのＩＣにももちろん適用可能である。Although the present invention has been described above based on the embodiments, the present invention is not limited to the above-mentioned embodiments and can be modified in various ways. For example, the source or drain region used as a resistor is an N-type region and the temperature may be good. Of course, it is also applicable to single channel ICs.
第１Ａ図および第１Ｂ図は従来のゲート保護回路図、
第２Ａ図は本発明の第１の実施例を説明するための回路
図、
第２Ｂ図は第２Ａ図の抵抗のレイアウトを示す平面図、
第２Ｃ図は第２Ｂ図の２Ｃ−２０’断面に沿った断面図
、
第３Ａ図は本発明の第２の実施例を説明するための回路
図、
第３Ｂ図は第３Ａ図の抵抗のレイアウトを示す平面図で
ある。
Ｒ，、Ｒ，・・・ゲート保護回路を構成する抵抗、Ｑ、
、Ｑ、・・・ドレイン領域の一部が抵抗として用いられ
るＭＩ ５ｐＥＴ、２・・ポンディングパッド、７・・
・ゲート保護回路、１１．２０−：・ドレイン領域、１
４．２３・・・抵抗として用いられるドレイン領域。
１５．２４・・・抵抗領域。
第１Ａ図
第２Ａ図
し−一」
第２Ｃ図1A and 1B are conventional gate protection circuit diagrams, FIG. 2A is a circuit diagram for explaining the first embodiment of the present invention, and FIG. 2B is a plan view showing the layout of the resistor in FIG. 2A. , FIG. 2C is a sectional view taken along the 2C-20' cross section in FIG. 2B, FIG. 3A is a circuit diagram for explaining the second embodiment of the present invention, and FIG. 3B is a cross-sectional view of the resistor shown in FIG. 3A. FIG. 3 is a plan view showing the layout. R,,R,...Resistance forming the gate protection circuit, Q,
, Q,...MI 5pET where part of the drain region is used as a resistor, 2... bonding pad, 7...
・Gate protection circuit, 11.20-:・Drain region, 1
4.23...Drain region used as a resistor. 15.24...Resistance area. Figure 1A Figure 2A Figure 2C
Claims (1)
効果トランジスタと、そのゲートに接続されており前記
半導体基板内に形成された半導体領域からなる抵抗とを
有する半導体集積回路装置において、前記抵抗の一部は
、前記抵抗がそのゲートに接続された絶縁ゲート型電界
効果トランジスタ以外の絶縁ゲート型電界効果トランジ
スタのソース又はドレイン領域の一部からなることを特
徴とする半導体集積回路装置。1. In a semiconductor integrated circuit device having a plurality of insulated gate field effect transistors formed on a semiconductor substrate, and a resistor connected to the gate thereof and consisting of a semiconductor region formed in the semiconductor substrate, the resistor A semiconductor integrated circuit device, wherein a part of the resistor is a part of a source or drain region of an insulated gate field effect transistor other than an insulated gate field effect transistor whose gate is connected to the resistor.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57103757A JPS58222573A (en) | 1982-06-18 | 1982-06-18 | Semiconductor integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57103757A JPS58222573A (en) | 1982-06-18 | 1982-06-18 | Semiconductor integrated circuit device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58222573A true JPS58222573A (en) | 1983-12-24 |
Family
ID=14362403
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57103757A Pending JPS58222573A (en) | 1982-06-18 | 1982-06-18 | Semiconductor integrated circuit device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58222573A (en) |
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