JPH01108061A - Serial dot matrix printer - Google Patents
Serial dot matrix printerInfo
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- JPH01108061A JPH01108061A JP26560987A JP26560987A JPH01108061A JP H01108061 A JPH01108061 A JP H01108061A JP 26560987 A JP26560987 A JP 26560987A JP 26560987 A JP26560987 A JP 26560987A JP H01108061 A JPH01108061 A JP H01108061A
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- Japan
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- thinning
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- Dot-Matrix Printers And Others (AREA)
Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はシリアルドツトマトリックスプリンタに関し、
特にドツト間引き回路を有するシリアルドツトマトリッ
クスプリンタに関する。[Detailed Description of the Invention] [Industrial Application Field] The present invention relates to a serial dot matrix printer;
More particularly, it relates to a serial dot matrix printer having a dot thinning circuit.
従来、この種のシリアルドツトマトリックスプリンクは
ドツト間引き処理をハードウェア(F/゛W)によって
行なわれていた。Conventionally, in this type of serial dot matrix link, dot thinning processing has been performed by hardware (F/W).
上述した従来のシリアルドツトマトリックスプリンタは
ドツト間引き゛処理をF/Wによって行なっていたので
、印字処理速度を高めようとする場合ドツト間引き印字
を行なうものであるが、間引く数を多くして印字処理速
度を更に高めようとすればする程、F/Wでの処理時間
が多くかかってしまい、期待した程、印字処理速度が速
くならないという欠点がある。In the conventional serial dot matrix printer mentioned above, the dot thinning process was performed by F/W, so when trying to increase the printing processing speed, dot thinning printing is performed, but printing is performed by increasing the number of dots thinned out. The further an attempt is made to increase the processing speed, the more processing time it takes in the F/W, resulting in a disadvantage that the printing processing speed does not become as fast as expected.
本発明のシリアルドツトマトリックスプリンタは、2つ
以上の連続したデータがある場合、一番最初の1ドツト
を出力した数だけデータの出力を間引く、ドツト間引き
回路を有している。The serial dot matrix printer of the present invention has a dot thinning circuit that thins out the output of data by the number of outputs of the first one dot when there are two or more consecutive pieces of data.
次に、本発明の実施例について図面を参照して説明する
。Next, embodiments of the present invention will be described with reference to the drawings.
第1図は本発明の一実施例を示す。第1図において、本
発明の一実施例はマイクロプロセッサ(CPU)1と、
印字データが記憶されているメモリ3と、印字データの
ドツトを間引くドツト間引き回路2と、CPUIとドツ
ト間引き回路2とに接続され、いずれかの印字データを
選択するセレクタ4と、セレクタ4により選択された印
字データにより印字ヘッド6を駆動するドライパラとを
含む。FIG. 1 shows an embodiment of the invention. In FIG. 1, one embodiment of the present invention includes a microprocessor (CPU) 1,
A memory 3 in which print data is stored, a dot thinning circuit 2 that thins out dots in the print data, a selector 4 that is connected to the CPUI and the dot thinning circuit 2, and selects one of the print data; and a dry parameter that drives the print head 6 based on the print data.
CPUIはメモリ3より印字データを読み出し、印字ド
ツトパターンS1を出力する。その出力された印字ドツ
トパターンS1と、その印字ドツトパターンS1がドツ
ト間引き回路2を通って得られたドツト間引き処理パタ
ーンS2は、セレクタ4に入る。セレクタ4は出力選択
信号S6によってドツト間引き処理パターンS2を選択
した場合その信号をP/Hドライパラを経てP/Hヘッ
ド6に出力する。The CPUI reads print data from the memory 3 and outputs a print dot pattern S1. The output printed dot pattern S1 and the dot thinning processing pattern S2 obtained by passing the printed dot pattern S1 through the dot thinning circuit 2 are input to the selector 4. When the selector 4 selects the dot thinning process pattern S2 using the output selection signal S6, it outputs the signal to the P/H head 6 via the P/H dry parameter.
第2図は、本発明の一実施例に用いるドツト間引き回路
2を示す。第2図において、このドツト間引き回路2は
たとえば間引きドツト数が3ドツトの場合で第3図(a
)に示すタイミングチャートのように間引きドツト数が
フリップフロップ(LS74)7の個数とNORゲート
8の入力数によって与えられる。このため、間引きドツ
ト数をN個にしたい場合にはN個のフリップフロップ(
LS74)7とN入力NORゲート8を用いることによ
り容易に実現できる。FIG. 2 shows a dot thinning circuit 2 used in one embodiment of the present invention. In FIG. 2, this dot thinning circuit 2 is configured to perform thinning when the number of thinned out dots is 3, for example, as shown in FIG. 3 (a).
), the number of thinned out dots is given by the number of flip-flops (LS74) 7 and the number of inputs to the NOR gate 8. Therefore, if you want to reduce the number of dots to be thinned out to N, then use N flip-flops (
This can be easily realized by using LS74) 7 and N-input NOR gate 8.
第3図(b)は出力データS4の一例で、■は間引き処
理を行なわない場合の出力ドツト数であり、■は■をド
ツト間引き回路2を通した後の出力ドツト列である。波
線丸印が間引かれたドツトを示している。FIG. 3(b) is an example of the output data S4, where ■ is the number of output dots without thinning processing, and ■ is the output dot string after passing ■ through the dot thinning circuit 2. Wavy circles indicate thinned out dots.
以上説明したように本発明はドツト間引き回路を設ける
事により容易に印字データの間引き処理が行なえ、又、
間引くドツト数もH/W■により容易にセットできる。As explained above, the present invention allows printing data to be easily thinned out by providing a dot thinning circuit, and
The number of dots to be thinned out can also be easily set using H/W.
F/Wでドツト間引き処理を行なった場合と比べ、処理
速度がとても速い為、高速印字を行なう為に、ドツト間
引き処理を行なう場合でも、十分に印字速度を高速化す
る事は可能である。Since the processing speed is much faster than when dot thinning processing is performed by F/W, it is possible to sufficiently increase the printing speed even when performing dot thinning processing for high-speed printing.
第1図は本発明の一実施例を示すブロック図、第2図は
本実施例のドツト間引き回路を示す図、第3図は本実施
例のタイミングチャート及び出力データを示す図である
。
1・・・CPU、2・・−ドツト間引き回路、3・・・
メモリ、4・・・セレクタ、5・・・P/Hドライバ、
6・・・P/Hヘッド、7・・・フリップフロップ(L
S74)、8・・・3人力NORゲート、9・・・2人
力ANDゲート、10・・・2人力NANDゲート、S
l・・・印字ドツト・パターン、S2・・・ドツト間引
き処理パターン、S3・・・インパクト同期クロック、
S4・・・出力データ、S5・・・アドレス、データバ
ス、S6・・・出力選択信号。FIG. 1 is a block diagram showing one embodiment of the present invention, FIG. 2 is a diagram showing a dot thinning circuit of this embodiment, and FIG. 3 is a diagram showing a timing chart and output data of this embodiment. 1...CPU, 2...-dot thinning circuit, 3...
Memory, 4...Selector, 5...P/H driver,
6...P/H head, 7...Flip-flop (L
S74), 8...3-man powered NOR gate, 9...2-man powered AND gate, 10...2-man powered NAND gate, S
l... Print dot pattern, S2... Dot thinning processing pattern, S3... Impact synchronization clock,
S4...Output data, S5...Address, data bus, S6...Output selection signal.
Claims (1)
において、2つ以上の連続したデータがある場合、一番
最初の1ドットを出力した後、ある設定した数だけデー
タの出力を間引く、ドット間引き回路を有することを特
徴とするシリアルドットマトリックスプリンタ。In the output print data of a serial dot matrix printer, if there are two or more consecutive pieces of data, the printer has a dot thinning circuit that thins out the data by a certain set number after outputting the first dot. Serial dot matrix printer with special features.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP26560987A JPH01108061A (en) | 1987-10-20 | 1987-10-20 | Serial dot matrix printer |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP26560987A JPH01108061A (en) | 1987-10-20 | 1987-10-20 | Serial dot matrix printer |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH01108061A true JPH01108061A (en) | 1989-04-25 |
Family
ID=17419512
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP26560987A Pending JPH01108061A (en) | 1987-10-20 | 1987-10-20 | Serial dot matrix printer |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH01108061A (en) |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS56116190A (en) * | 1980-02-20 | 1981-09-11 | Tokyo Electric Co Ltd | Dot type printer |
JPS59126589A (en) * | 1983-01-10 | 1984-07-21 | 富士ゼロックス株式会社 | Pattern generator |
JPS62286752A (en) * | 1986-06-06 | 1987-12-12 | Tokyo Electric Co Ltd | Character pattern alteration circuit in dot printer |
-
1987
- 1987-10-20 JP JP26560987A patent/JPH01108061A/en active Pending
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS56116190A (en) * | 1980-02-20 | 1981-09-11 | Tokyo Electric Co Ltd | Dot type printer |
JPS59126589A (en) * | 1983-01-10 | 1984-07-21 | 富士ゼロックス株式会社 | Pattern generator |
JPS62286752A (en) * | 1986-06-06 | 1987-12-12 | Tokyo Electric Co Ltd | Character pattern alteration circuit in dot printer |
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