JPH01103363A - Picture processor - Google Patents

Abstract

PURPOSE:To obtain an excellent synthesized picture avoiding the absence of a picture at the circumferential part of synthesis by switching the synthesis state in a prescribed time delay after an instruction of changeover of a 1st input picture signal and a 2nd input picture signal exists. CONSTITUTION:The color picture data is fetched to a video processing unit 12 in a color reader 1 from a video processor 3 to a position subjected to area designation by a digitizer 16. When the area designated by the digitizer 16 is large, a signal representing the effective area of the color picture is outputted from the processor 3 and the picture is fitted only to the range and an original 999 is printed out at the outside having no picture. When the area designated by the digitizer 16 is small, the picture is limited to the area of the range. In any case, in synthesizing two pictures, excellent synthesis is applied at the circumferential part of the synthesis.

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は画像処理装置、特に複数の画像を合成すること
が出来る画像処理装置に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to an image processing apparatus, and particularly to an image processing apparatus capable of synthesizing a plurality of images.

〔従来の技術〕[Conventional technology]

従来、複数の画像を合成した画像を作る画像合成装置は
知られている。2. Description of the Related Art Image compositing apparatuses that create an image by composing a plurality of images are conventionally known.

かかる装置においては、まず元の画像に対して他の画像
をはめ込むべきエリアを設定しておき、かかるエリアに
他の画像をはめ込む様に指示を与える様構成されていた
。In such a device, an area in which another image is to be fitted is first set in the original image, and an instruction is given to fit the other image into this area.

〔発明の解決しようとする問題点〕[Problem to be solved by the invention]

上述の装置において画像をはめ込むべきエリアの周辺部
では前記光の画像と前記性の画像とが切り換えられるわ
けであるが、かかる切り換えに伴い前記性の画像が必ず
しも直ちに出力されず、所定時間遅れて出力されること
があった。In the above-mentioned device, the light image and the sex image are switched in the peripheral area of the area where the image should be inserted, but due to this switching, the sex image is not necessarily output immediately, but after a predetermined time delay. Sometimes it was output.

これには種々の要因があるが、その１つとして前記性の
画像が例えば空間フィルタリング処理の様に所定の時間
を有する処理を経て出力されることが考えられる。There are various factors contributing to this, but one of them is that the above-mentioned image is output after undergoing processing that takes a predetermined time, such as spatial filtering processing.

このため画像の切り換わり位置、即ち前述した画像をは
め込むべき周辺部で例えば画像のない様なことになると
いう問題点が生じた。For this reason, a problem arises in that, for example, there is no image at the image switching position, that is, the peripheral area where the above-mentioned image should be inserted.

本発明はかかる問題点を解決することを目的とする。The present invention aims to solve such problems.

〔問題点を解決するための手段〕[Means for solving problems]

本発明は上述の問題点を解決するために第１の入力画像
信号と第２の入力画像信号とを合成する手段、 前記第１の入力画像信号と第２の入力画像信号との切り
換えの指示信号を発生する手段、該指示信号から所定時
間遅れて前記合成する手段の合成状態を切り換える制御
手段とを有する。In order to solve the above-mentioned problems, the present invention provides means for synthesizing a first input image signal and a second input image signal, and an instruction for switching between the first input image signal and the second input image signal. It has means for generating a signal, and control means for switching the synthesis state of the synthesis means after a predetermined time delay from the instruction signal.

〔作用〕[Effect]

上記構成に於いて前記発生する手段によって前記第１の
入力画像信号と第２の入力画像入力信号との切−り換え
の指示がなされてから所定時間遅れて前記合成する手段
の合成状態が切り換えられる。In the above configuration, after a predetermined time delay after an instruction to switch between the first input image signal and the second input image input signal is given by the generating means, the combining state of the combining means is switched. It will be done.

〔実施例〕〔Example〕

以下図面を参照して本発明の詳細な説明する。 The present invention will be described in detail below with reference to the drawings.

第１図は本発明を適用したカラー画像形成システムの概
略内部構成の一例を示す。本システムは図示のように上
部デジタルカラー画像読み取り装置（以下カラーリーダ
ーと称する）ｌと、下部にデジタルカラー画像プリント
装置（以下、カラープリンタと称する）２、およびビデ
オ処理装置３とを有する。このカラーリーダｌは、後述
の色分解手段とＣＣＤの様な光電変換素子とにより原稿
のカラー画像情報をカラー別に読取り、電気的なデジタ
ル画像信号に変換する。また、カラープリンタ２は、そ
のデジタル画像信号に応じてカラー画像をカラー別に再
現し、被記録紙にデジタル的なドツト形態で複数回転写
して記録する電子写真方式のレーザビームカラープリン
タである。ビデオ処理装置３は外部に接続されるビデオ
装置からのアナログビデオ信号をデジタル画像信号に変
換し、上記カラーリーダ１に入力するための装置である
。FIG. 1 shows an example of a schematic internal configuration of a color image forming system to which the present invention is applied. As shown in the figure, this system has an upper digital color image reading device (hereinafter referred to as a color reader) 1, a lower portion a digital color image printing device (hereinafter referred to as a color printer) 2, and a video processing device 3. This color reader 1 reads color image information of a document for each color using color separation means and a photoelectric conversion element such as a CCD, which will be described later, and converts it into an electrical digital image signal. Further, the color printer 2 is an electrophotographic laser beam color printer that reproduces a color image in each color according to the digital image signal, and records the image by transferring it to recording paper multiple times in the form of digital dots. The video processing device 3 is a device for converting an analog video signal from an externally connected video device into a digital image signal and inputting it to the color reader 1.

まず、カラーリーダ１の構成を説明する。９９９は原稿
、４は原稿を載置するプラテンガラス、５はハロゲン露
光ランプ１０により露光走査された原稿からの反射光像
を集光し、等倍型フルカラーセンサ６に画像入力する為
のロッドアレイレンズであり、５、６．７．　　ｔｏが
原稿走査ユニット１１として一体となって矢印ＡＩ力方
向露光走査する。露光走査しなからｌライン毎に読み取
られ、得られた色分解画像信号は、センサー出力信号増
巾回路７により所定電圧に増巾されたのち信号線５０１
によりビデオ処理ユニットに入力され信号処理される。First, the configuration of the color reader 1 will be explained. 999 is a document, 4 is a platen glass on which the document is placed, and 5 is a rod array for collecting the reflected light image from the document exposed and scanned by the halogen exposure lamp 10 and inputting the image to the 1-magnification full color sensor 6. It is a lens, 5, 6.7. to perform exposure scanning in the direction of arrow AI force as a unit as a document scanning unit 11. The color separation image signals obtained by reading every l line without exposure scanning are amplified to a predetermined voltage by the sensor output signal amplification circuit 7 and then sent to the signal line 501.
The signal is input to the video processing unit and subjected to signal processing.

５０１は信号の忠実な伝送を保障するための同軸ケーブ
ルである。信号５０２は等倍型フルカラーセンサ６の駆
動パルスを供給する信号線であり、必要な駆動パルスは
ビデオ処理、ユニット１２内で全て生成される。８，９
は画像信号の白レベル補正、黒レベル補正のための白色
板及び黒色板であり、ハロゲン露光ランプ１０で照射す
る事によりそれぞれ所定の濃度の信号レベルを得る事が
でき、ビデオ信号の白レベル補正、黒レベル補正に使わ
れる。501 is a coaxial cable for ensuring faithful transmission of signals. A signal 502 is a signal line that supplies drive pulses for the same-magnification full-color sensor 6, and all necessary drive pulses are generated within the video processing unit 12. 8,9
are a white plate and a black plate for white level correction and black level correction of image signals, and by irradiating them with a halogen exposure lamp 10, a signal level of a predetermined density can be obtained respectively, and the white level correction of the video signal is performed. , used for black level correction.

１３はマイクロコンピュータを有するコントロールユニ
ットであり、これはバス５０８により操作パネル２０に
おける表示、キー人力制御及びビデオ処理ユニット１２
の制御、ポジションセンサＳｌ。Reference numeral 13 denotes a control unit having a microcomputer, which controls the display on the operation panel 20, the manual control of keys, and the video processing unit 12 via a bus 508.
control, position sensor Sl.

Ｓ２により原稿走査ユニット１１の位置を信号線５０９
゜５１０を介して検出、更に信号線５０３により走査体
１１を移動させる為のステッピングモーター１４をパル
ス駆動するステッピングモーター駆動回路１５、信号線
５０４を介して露光ランプドライバー２１によるハロゲ
ン露光ランプ１０の０Ｎ１０ＦＦ制御、光量制御、信号
線５０５を介してのデジタイザー１６及び内部キー、表
示部の制御等カラーリーダ部１の全ての制御を行ってい
る。原稿露光走査時に前述した露光走査ユニット１１に
よって読み取られたカラー画像信号は、増巾回路７、信
号線５０１を介してビデオ処理ユニット１２に入力され
る。The position of the document scanning unit 11 is determined by the signal line 509 by S2.
The stepping motor drive circuit 15 pulse-drives the stepping motor 14 for moving the scanning body 11 via the signal line 503, and the 0N10FF of the halogen exposure lamp 10 by the exposure lamp driver 21 via the signal line 504. It performs all controls of the color reader section 1, including control, light amount control, and control of the digitizer 16, internal keys, and display section via the signal line 505. A color image signal read by the above-mentioned exposure scanning unit 11 during original exposure scanning is input to the video processing unit 12 via the amplification circuit 7 and the signal line 501.

次に第２図を用いて上述した原稿走査ユニット１１゜ビ
デオ処理ユニット１２の詳細について説明する。Next, details of the document scanning unit 11.degree. video processing unit 12 described above will be explained using FIG.

ビデオ処理ユニット１２に入力されたカラー画像信号は
サンプルホールド回路Ｓ／Ｈ４３にて、Ｇ（グリーン）
、Ｂ（ブルー）、Ｒ（レッド）の３色に分離される。分
離されたカラー画像信号はアナログカラー信号処理回路
４４にて、アナログ処理を行ったのちＡ／Ｄ変換され、
デジタル・カラー画像信号となる。本実施例では原稿走
査ユニットｌｌ内のカラー読取りセンサ６が第２図にも
示す様に５領域に分割した千鳥状に構成されているため
ＦｉＦｏメモリ４６を用い、先行走査している２、４チ
ヤンネルと、残る１、　３．５チヤンネルの読み取り位
置ずれを補正している。ＦｉＦｏメモリ４６からの位置
ずれの補正流の信号は、点補正回路／白補正回路に入力
され、前述した白色板８、黒色板９からの反射光に応じ
た信号を利用してカラー読取りセンサ６の暗時ムラや、
ハロゲン露光ランプ１０の光量ムラ、センサの感度バラ
ツキが補正される。カラー読み取りセンサ６の入力光量
に比例したカラー画像データは人間の目の比視感特性に
合わせるための対数変換回路８６により変換されたのち
ビデオインターフェイス１０１からのカラー画像信号と
原稿走査ユニット１１からのカラー画像信号の切換えを
行う切換回路１００に入力される。The color image signal input to the video processing unit 12 is processed by the sample hold circuit S/H43 to produce G (green) signal.
, B (blue), and R (red). The separated color image signal is subjected to analog processing in an analog color signal processing circuit 44 and then A/D converted.
It becomes a digital color image signal. In this embodiment, the color reading sensor 6 in the document scanning unit 11 is structured in a staggered manner divided into five areas as shown in FIG. This corrects the reading position deviation between the channel and the remaining 1 and 3.5 channels. The positional deviation correction flow signal from the FiFo memory 46 is input to the point correction circuit/white correction circuit, and the signal corresponding to the reflected light from the above-mentioned white plate 8 and black plate 9 is used to correct the color reading sensor 6. dark time unevenness,
The unevenness of the light amount of the halogen exposure lamp 10 and the sensitivity variation of the sensor are corrected. The color image data proportional to the input light amount of the color reading sensor 6 is converted by a logarithmic conversion circuit 86 to match the relative luminous characteristics of the human eye, and is then converted into a color image signal from the video interface 101 and a color image signal from the original scanning unit 11. The signal is input to a switching circuit 100 that switches color image signals.

ここで本実施例におけるビデオ処理装置３から、カラー
リーダｌ内のビデオ処理ユニツチ１２へのカラー画像デ
ータのとり込みについて説明する。Here, the import of color image data from the video processing device 3 to the video processing unit 12 in the color reader 1 in this embodiment will be explained.

かかる取り込みの設定は以下に述べるデジタイザーによ
り行われる。第３図はデジタイザー１６の外観図である
。キー４２７は後述するはめ込み合成モードを設定する
為のエントリーキーであり、座標検知板４２０は原稿上
の任意の領域を指定したり、あるいは倍率を設定するた
めの座標位置検出板であり、ポイントペン４２１はその
座標を指定するものである。Settings for such capture are performed by the digitizer described below. FIG. 3 is an external view of the digitizer 16. The key 427 is an entry key for setting the inset composition mode, which will be described later.The coordinate detection plate 420 is a coordinate position detection plate for specifying an arbitrary area on the document or setting the magnification. 421 specifies its coordinates.

座標検知板４２０には、ビデオ処理装置からの紙等へ記
録材に記録した際における大きさを右上に１００％、２
００％、４００％時の３種表示しである。The coordinate detection plate 420 indicates the size when recorded on a recording material such as paper from a video processing device, with 100% and 2 in the upper right corner.
There are three types of display: 00% and 400%.

ビデオ処理装置３からの画像のはめ込み合成は、第３図
のはめ込み合成キー４２７を押したのち、ポイントベン
４２１によりはめ込む位置を指示する。To insert and synthesize images from the video processing device 3, press the insert and synthesize key 427 shown in FIG.

このはめ込み領域とは、例えば第４図の斜線部の様な部
分をさし、これは副走査方向Ａ→Ｂの区間に、毎ライン
ごとに第４図のタイミングチャート５ＹＮＣの様な信号
で他の領域と区別される。尚、第４図中Ｃは原稿全体の
大きさを示し、斜線が付与された部分がデジタイザーで
指定される部分である。５ＹＮＣ信号１０４は第２図に
示したビデオインターフェース１０１を通り、ビデオ処
理装置３に送られる。This inset area refers to, for example, the shaded area in Fig. 4, which means that in the section from A to B in the sub-scanning direction, a signal such as timing chart 5YNC in Fig. 4 is transmitted line by line. It is distinguished from the area of Note that C in FIG. 4 indicates the size of the entire document, and the shaded area is the area specified by the digitizer. The 5YNC signal 104 passes through the video interface 101 shown in FIG. 2 and is sent to the video processing device 3.

この５ＹＮＣ信号以外にビデオインターフェース１０１
はビデオ処理装置３にＦＲＥＥＺＥ信号１０２及びＶＣ
ＬＫ１０３を出力する。これら制御ラインのタイミング
チャートを第５図に示す。すなわち、ＦＲＥＥＺＥ信号
１０２及び５ＹＮＣ信号１０４は操作部２０のスタート
ボタンを押すことにより発生し、第５図に示す様にＦＲ
ＥＥＺＥ信号１０２は、スタートボタンを押すことによ
り′１″となり、５ＹＮＣ信号１０４はデジタイザ１６
によって指定した領域に相当する範囲で“ｌ“となる。In addition to this 5YNC signal, the video interface 101
is the FREEZE signal 102 and VC to the video processing device 3.
Outputs LK103. A timing chart of these control lines is shown in FIG. That is, the FREEZE signal 102 and the 5YNC signal 104 are generated by pressing the start button on the operation unit 20, and the FR signal is generated as shown in FIG.
The EEZE signal 102 becomes '1'' by pressing the start button, and the 5YNC signal 104 becomes '1' when the digitizer 16 is pressed.
The range corresponding to the area specified by is "1".

ただし、コピー枚数が１枚以上でコピー途中に紙づまり
などのエラーが発生したのち、そのエラーを解除し、コ
ピーボタンを押した場合は、ＦＲＥＥＺ信号１０２はＡ
ｃｔｉｖｅ″ｌ”とはならず、５ＹＮＣ１０４及びＶＣ
ＬＫ１０３のみがインターフェイス１０１に出力されろ
。本実施例においては第５図１０４に示す様なカラープ
ロセスを（り返すことによりフルカラープリントが行わ
れるわけであるが、このプリントの色を図中に示してい
る。However, if the number of copies is one or more and an error such as a paper jam occurs during copying, and the error is cleared and the copy button is pressed, the FREEZ signal 102 will be A.
5YNC104 and VC
Only LK103 should be output to interface 101. In this embodiment, full color printing is performed by repeating the color process as shown in FIG. 5 104, and the colors of this print are shown in the figure.

つぎに以上の様に構成された本実施例の動作について第
１１図に示したコントローラ（ＣＰＵ）のフローチャー
トを用い説明する。Next, the operation of this embodiment configured as described above will be explained using the flowchart of the controller (CPU) shown in FIG. 11.

電源が投入されるとコントローラ１３は操作パネル２０
及びデジタイザー１６上へ操作されたキーを読み込む（
＃０１）。操作されたキーが有ればそのキーがコピー開
始を指示するキーか否かを判別しく＃０３）、コピー開
始を指示するキーであれば＃０５へ、でなければ＃２３
へ分岐する。When the power is turned on, the controller 13 opens the operation panel 20.
and reads the operated keys onto the digitizer 16 (
#01). If there is a key operated, determine whether that key is a key that instructs to start copying (#03), and if it is a key that instructs to start copying, go to #05, otherwise go to #23
Branch to.

ここでは、まずコピー開始キー以外のキーがオンされた
ものとして＃２３以下の説明を行う。Here, we will first explain steps #23 and subsequent steps assuming that a key other than the copy start key is turned on.

＃２３では、はめ込み合成を行うべき領域の指示が第３
図に示したスイッチ４２７により指示されたか否かを判
別し、指示された際には指示された領域を記憶しく＃２
５）、指示されていない際にはプリント枚数が指定され
たか否かを判別する（＃２７）。In #23, the instruction of the area where the inset composition should be performed is the third one.
Determine whether or not the switch 427 shown in the figure is instructed, and if the instruction is made, the instructed area should be memorized #2
5) If the number of prints has not been specified, it is determined whether the number of prints has been specified (#27).

その判別の結果、プリント枚数の設定がされている場合
には設定された枚数をレジスタに書き込み（＃２９）、
設定がされていない場合には他のキー人力に対応した処
理を行う（＃３１）。As a result of the determination, if the number of prints has been set, write the set number to the register (#29),
If the setting has not been made, processing corresponding to other key manual operations is performed (#31).

次に＃０３でコピー開始が指示されている場合について
説明する。コピーの開始が指示されている際には、まず
エラーフラグが立っているか否かを判別しく＃０５）、
エラーフラグがなければ第２図において前述したＦＲＥ
ＥＺＥ信号１０２を発生する（＃０７）。Next, a case where copy start is instructed in #03 will be explained. When the start of copying is instructed, first determine whether or not the error flag is set (#05).
If there is no error flag, the FRE described above in FIG.
Generate EZE signal 102 (#07).

これに依って第７図で後述するビデオ処理装置内のメモ
リ３０３に画像データが書き込まれる。次いでエラーフ
ラグをリセットする（＃０９）。スキャナーを駆動する
ために第１図に示したステッピングモータ駆動回路１５
に駆動の開始の指示を行う。これに依りスキャナーは移
動を開始し、それに伴い発生するＨ３ＹＮＣ，ＶＣＬＫ
に同期し、第１図に示し各信号処理回路を動作させその
フルカラーのうちの各色成分が順次第２図に示した色変
換回路５０へ出力され、前述の各回路で処理された後カ
ラープリンタ２へ供給される。カラープリンタ２はビデ
オ処理ユニット１２から順次送られる画像信号に応じて
後述するドラム７１６を回転させその１回転毎にＩＴＯ
Ｐ信号（画像先端信号）をユニット１２へ戻す。尚、本
実施例ではＹ、Ｍ、Ｃ，Ｂｋの４色でフルカラープリン
トが行われ、−枚のカラープリントにはドラム７１６の
４回の回転が必要である。As a result, image data is written into a memory 303 within the video processing device, which will be described later with reference to FIG. Next, the error flag is reset (#09). A stepping motor drive circuit 15 shown in FIG. 1 to drive the scanner.
Instructs the driver to start driving. As a result, the scanner starts moving, and H3YNC and VCLK are generated accordingly.
1, each signal processing circuit shown in FIG. 1 is operated, and each color component of the full color is sequentially outputted to the color conversion circuit 50 shown in FIG. 2. The color printer 2 rotates a drum 716, which will be described later, in response to image signals sequentially sent from the video processing unit 12, and prints an ITO at each rotation.
The P signal (image leading edge signal) is returned to the unit 12. In this embodiment, full-color printing is performed using four colors, Y, M, C, and Bk, and four rotations of the drum 716 are required to print the negative color.

したがって、＃１３でＩＴＯＰ信号が４回来たか否かを
判別しく＃１３）、ＩＴＯＰ信号が４回来るまでの間は
プリンタ側でエラーが発生したか否かを判別しく＃１４
）、エラーが無い場合には＃１３へ戻り、エラーが生じ
た場合にはエラーフラグを一旦セットし、スキャナーの
駆動を停止し、エラーの解除がなされたか否かを判別す
る（＃２１）。＃１３においてＩＴＯＰが４回来たこと
が検出された際には一枚のプリントが終了したものと考
えられるので、枚数レジスタをデクリメントしく　＃　
１７）、その内容が′０″になったか否かを判別し、′
０”となった際にはのへ戻り、“０”でない場合には＃
１１へ戻り、再びコピー動作を継続する。Therefore, in #13, it is necessary to determine whether or not the ITOP signal has come 4 times (#13), and until the ITOP signal has come 4 times, it is necessary to determine whether an error has occurred on the printer side (#14).
), if there is no error, the process returns to #13; if an error occurs, the error flag is set once, the scanner drive is stopped, and it is determined whether the error has been cleared (#21). When it is detected that ITOP has come four times in #13, it is considered that one sheet has been printed, so the number of sheets register should be decremented.
17), determine whether the content has become '0'', and
When the value is 0, return to the previous step, and when it is not 0, return to #
11 and continue the copying operation again.

以上説明したフローチャートに示した実施例においては
複数枚のコピー動作が行われている途中でカラープリン
タで紙づまりその他の原因によってエラーが生じた場合
（＃　１４）、エラーが解除してからフローは■に戻る
ためコピー開始キーがオンされない限り、次のコピー動
作は行われない。In the embodiment shown in the flowchart described above, if an error occurs in the color printer due to a paper jam or other cause while copying multiple sheets (#14), the flow is resumed after the error is cleared. To return to step (2), the next copy operation will not be performed unless the copy start key is turned on.

また、＃１９で一旦エラーフラグをセットしているので
、前述の■に戻った状態でコピー開始キーをオンしても
＃０５から＃１１ヘフローが分岐するので＃０７におけ
るフリーズ信号が発生せず、メモリ３０３へ新たな画像
信号が書き込まれることを防止することが出来る。Also, since the error flag is set once in #19, even if the copy start key is turned on after returning to the above-mentioned ①, the flow branches from #05 to #11, so the freeze signal in #07 will not occur. , it is possible to prevent new image signals from being written to the memory 303.

したがって、エラーが生じる前にメモリ３０３ヘフリー
ズされた画像データが保持されており、該メモリ３０３
に誤って他のデータが書き込まれることを防止すること
が出来る。Therefore, the image data that was frozen before the error occurred is held in the memory 303, and the memory 303
It is possible to prevent other data from being written by mistake.

ＶＣＬＫ１０３はビデオ処理ユニット１２内の画像デー
タ同期信号であり、この信号はビデオ処理装置３に送ら
れている。ビデオ処理装置３はＶＣＬＫ１０３に同期し
たカラー画像信号１０５，１０６，１０７と、この信号
の有効領域を示すＥＮ信号１０８とをビデオインターフ
ェイス１０１に送る。このＥＮ信号１０８がＯのとき切
換回路１０８は対数変換回路８６からのカラー画像信号
を選択して、後段の回路へ出力し、ｌの場合、ビデオイ
ンターフェイスに１０１からのカラー画像信号を選択し
て後段の回路へ出力する。VCLK 103 is an image data synchronization signal within the video processing unit 12, and this signal is sent to the video processing device 3. Video processing device 3 sends color image signals 105, 106, 107 synchronized with VCLK 103 and an EN signal 108 indicating the effective area of this signal to video interface 101. When this EN signal 108 is O, the switching circuit 108 selects the color image signal from the logarithmic conversion circuit 86 and outputs it to the subsequent circuit, and when it is l, it selects the color image signal from 101 to the video interface. Output to the subsequent circuit.

かかる切換回路１００の切り換えの制御信号として前述
の５ＹＮＣ１０４を用いることも考えられるが、本実施
例においてはかかる５ＹＮＣ１０４を用いずビデオ処理
装置３からのＥＮ信号を用いて切換回路１００を切換え
る様にしているので以下の効果を奏する。Although it is possible to use the aforementioned 5YNC 104 as a control signal for switching the switching circuit 100, in this embodiment, the 5YNC 104 is not used and the switching circuit 100 is switched using the EN signal from the video processing device 3. Because of this, the following effects are achieved.

即ち前述の５ＹＮＣ信号を用いて切換回路１００の切り
換えを行った場合、ビデオ処理装置３の応答が遅いとき
にはビデオインターフェイス１０１からのカラー画像信
号１０５．　１０６．　１０７が出力される前に切換回
路１００の切り換えが行われてしまい、このため切換回
路１００の切り換え時点において、換言すると画像の切
り換え合成の端部に黒いすしが生じてしまうが、本実施
例に依ればビデオインターフェイス１０１からのＥＮ信
号で切換回路１００を切り換える様にしているので、か
かる黒いすしの発生を防止することが出来る。That is, when the switching circuit 100 is switched using the 5YNC signal described above, when the response of the video processing device 3 is slow, the color image signal 105. 106. The switching circuit 100 is switched before the switching circuit 107 is output, and therefore, at the time of switching the switching circuit 100, in other words, a black mark is generated at the end of the image switching composition. Accordingly, since the switching circuit 100 is switched by the EN signal from the video interface 101, the occurrence of such black sushi can be prevented.

尚、ビデオ処理装置３において複数の画素を用いてエツ
ジ強調等の画像処理を行っている場合にはビデオ処理装
置３の応答が特に遅くなることになる。Note that when the video processing device 3 performs image processing such as edge enhancement using a plurality of pixels, the response of the video processing device 3 becomes particularly slow.

次に、切換回路１０８の詳細回路図を第１０図に示す。Next, a detailed circuit diagram of the switching circuit 108 is shown in FIG.

この回路図で１１３〜１１８は７４ＬＳ１５７　（型名
）のようなデータセレクターであり、２人カデータを持
ち、セレクト端子Ｓの信号１１２に応じて２人カデータ
のいずれかを選択する。信号１１２が０のとき、セレク
タ出力ＯＵＴ　　Ｙ５７０、Ｍ５７１、Ｃ５７２のライ
ンにはＹ。１２０．　　Ｍ０１２１．　　Ｃｏ１２２が
選択され、信号１１２が１のときＹ’　１０５．　Ｍ’
　１０６゜Ｃ’　１０７が選択される。またこの選択信
号１１２は前述のＥＮ信号１０８の他にコントローラ１
３からの信号ｌｌ′ｏ、ｌｌｌによって制御される。In this circuit diagram, 113 to 118 are data selectors such as 74LS157 (model name), which have two-person data, and select one of the two-person data in accordance with the signal 112 at the select terminal S. When the signal 112 is 0, the selector output OUT Y570, M571, and C572 lines are Y. 120. M0121. When Co122 is selected and signal 112 is 1, Y'105. M'
106°C' 107 is selected. In addition to the aforementioned EN signal 108, this selection signal 112 also applies to the controller 1.
It is controlled by signals ll'o and ll from 3.

信号１１０．　１１１の設定によって、切換回路１００
はビデオ画像信号専用、反射原稿（複写用原稿）画像専
用、はめ込み合成用の３つの機能を有する。Signal 110. 111, the switching circuit 100
has three functions: dedicated for video image signals, dedicated for reflective original (original for copying) images, and for inset synthesis.

この機能を下表に示す。This function is shown in the table below.

即ち信号１１０．　１１１を０とすれば、デジタイザ１
６で指定された領域により反射原稿がトリミングされて
おり、ＥＮ信号に応じて色補正、マスキング、ガンマ変
換等を画像すべき画像の性質に応じて良好に行える様に
制御する。また、このＥＮ信号１０８は後述する色補正
、マスキング回路４８、およびガンマ変換回路５２にも
接続されている。That is, signal 110. If 111 is 0, digitizer 1
The reflective original is trimmed by the area designated by 6, and color correction, masking, gamma conversion, etc. are controlled in response to the EN signal so that color correction, masking, gamma conversion, etc. can be performed satisfactorily in accordance with the nature of the image to be imaged. The EN signal 108 is also connected to a color correction and masking circuit 48 and a gamma conversion circuit 52, which will be described later.

次に第２図に戻って説明を続ける。切換回路１１０から
の信号は黒抽出ＵＣＲ回路４７に入力され、黒成分信号
を作るとともに、色信号５７０．５７１．５７２から黒
成分信号が減算される。色補正・マスキング回路４８は
カラー読取りセンサ６（第１図示）の色分解フィルター
及びビデオ処理装置３のカラー画像信号の色補正を行う
。Next, return to FIG. 2 to continue the explanation. The signal from the switching circuit 110 is input to the black extraction UCR circuit 47 to generate a black component signal, and the black component signal is subtracted from the color signals 570, 571, and 572. The color correction/masking circuit 48 performs color correction of the color separation filter of the color reading sensor 6 (shown in the first diagram) and the color image signal of the video processing device 3.

ここで、色補正・マスキング回路４８における動作につ
いて説明する。Here, the operation of the color correction/masking circuit 48 will be explained.

各色成分画像データＹｉ、　Ｍｉ、　Ｃｉに対し、なる
各色の一次式を算出し色補正を行うマスキング補正はよ
（知られている。Masking correction is well known in which color correction is performed by calculating a linear equation for each color for each color component image data Yi, Mi, and Ci.

本実施例における色補正・マスキング回路４８はこの係
数値を入力画像に対して可変とするため、その係数値を
データバスを介してＣＰＵにより設定可能としている。Since the color correction/masking circuit 48 in this embodiment makes the coefficient value variable with respect to the input image, the coefficient value can be set by the CPU via the data bus.

本実施例では第１のマトリクス係数Ｍｌ、第２のマトリ
クス係数Ｍ２のいずれかの係数をコントローラ１３に接
続されたパスより設定可能とする。In this embodiment, either the first matrix coefficient Ml or the second matrix coefficient M2 can be set via a path connected to the controller 13.

Ｍｌの係数が原稿走査ユニットｌｌ中の色分解フィルタ
の補正用、Ｍ２の係数がビデオ処理装置３の補正用に割
り当てられている。The coefficient M1 is assigned to correct the color separation filter in the document scanning unit 11, and the coefficient M2 is assigned to correct the video processing device 3.

この２つの係数Ｍ１．Ｍ２の切換えは、ビデオインター
フェイス１０１からの信号であるＥＮ信号１０８によっ
てセレクトされる。すなわち、原稿走査ユニット１１か
らのカラー画像信号の場合はＭ、の係数を、ビデオ処理
装置３からの信号の場合はＭ２の係数が選択され、色補
正が行われる。色補正・マスキング回路４８の出力は色
変換回路５０に入力されるが、本実施例においてはこの
色変換回路５゜の機能をスルーとしている。These two coefficients M1. The switching of M2 is selected by the EN signal 108, which is a signal from the video interface 101. That is, in the case of a color image signal from the original scanning unit 11, the coefficient M is selected, and in the case of a signal from the video processing device 3, the coefficient M2 is selected, and color correction is performed. The output of the color correction/masking circuit 48 is input to the color conversion circuit 50, but in this embodiment, the function of this color conversion circuit 5° is ignored.

５２は本システムにおける出力画像のカラーバランス、
色の濃淡を制御するためのガンマ変換回路であり、基本
的には、ＬＵＴ　（ルックアップテーブル）によるデー
タ変換であって、操作部からの入力指定に対応づけてＬ
ＵＴのデータが書き換えられる。また本実施例のＲＡＭ
５２には、イエロー、マゼンタ、シアン、ブラック、Ｍ
ＯＮＯと５通り、少なくとも２種類（第６図（ｂ）　Ａ
とＢ）有しており、領域ＡはＡなるガンマ特性、領域Ｂ
はＢなるガンマ特性を持たせて、１枚のプリントとして
得る事ができる様な構成である。52 is the color balance of the output image in this system,
This is a gamma conversion circuit for controlling color shading, and basically converts data using an LUT (look-up table).
UT data is rewritten. In addition, the RAM of this embodiment
52 includes yellow, magenta, cyan, black, and M.
ONO and 5 ways, at least 2 types (Figure 6(b) A
and B), region A has a gamma characteristic of A, region B
has a gamma characteristic of B and is configured so that it can be obtained as a single print.

この領域Ａ、Ｂの切換えは、ビデオインターフェイス１
０１からのＥＮ信号１０８により行われる。Switching between areas A and B is performed using video interface 1.
This is done by the EN signal 108 from 01.

また、本ガンマ変換用ＲＡＭ５２は、各色ごとに個別に
特性を切りかえる様になっており、走査パネル上の液晶
タッチパネルキーからの操作と関連づけてコントローラ
１３から書き換えられる。Further, the gamma conversion RAM 52 is configured to change characteristics for each color individually, and is rewritten from the controller 13 in association with operations from the liquid crystal touch panel keys on the scanning panel.

変倍制御回路５３と５ラインバツフア５４により、ガン
マ変換回路５２の出力信号を変倍し、さらにフィルター
回路５５にてエツジ強調、及びスムージング（平滑化）
の処理が行われる。フィルター回路５５の出力はプリン
ターインターフェイス回路５６を通りカラープリンタ２
に入力される。A scaling control circuit 53 and a 5-line buffer 54 scale the output signal of the gamma conversion circuit 52, and a filter circuit 55 performs edge emphasis and smoothing.
processing is performed. The output of the filter circuit 55 passes through a printer interface circuit 56 to the color printer 2.
is input.

以上、本システムにおいては、デジタイザー１６によっ
て領域指定された位置にビデオ処理装置３からのカラー
画像情報をはめ込むとともに、原稿走査ユニット１１と
、ビデオ処理装置３の各々最適な色補正およびガンマ補
正を行う。As described above, in this system, the color image information from the video processing device 3 is inserted into the area specified by the digitizer 16, and the document scanning unit 11 and the video processing device 3 each perform optimal color correction and gamma correction. .

次に、第７図を用いてビデオ処理装置３の構成について
説明する。Next, the configuration of the video processing device 3 will be explained using FIG. 7.

第７図において３００はコンポジット信号例えばＮＴＳ
Ｃ信号として入力される映像信号をＲ，Ｇ。In Fig. 7, 300 is a composite signal such as NTS.
The video signals input as C signals are R and G.

Ｂ信号に変換するＮＴＳＣデコーダ、３０１はＲＧＢ入
力ａあるいはＮＴＳＣデコーダ３００からのＲ，Ｇ。An NTSC decoder 301 converts the R and G signals from the RGB input a or the NTSC decoder 300 into B signals.

Ｂ信号のいずれかを選択する切換回路、３０２は切換回
路３０１により選択された信号を夫々Ｒ，Ｇ。A switching circuit 302 selects one of the B signals, and the switching circuit 302 selects the signal selected by the switching circuit 301 as R and G, respectively.

Ｂ別個にＡ／Ｄ変換するＡ／Ｄ変換器、３０３はＡ／Ｄ
変換器３０２によりＡ／Ｄ変換された信号が書き込まれ
るメモリであり、少なくともＲＧＢの夫々について１フ
レ一ム分の容量を有している。３０４はメモリ３０３か
ら読み出した信号に対してエツジ強調あるいはスムージ
ングをかけるデジタルフィルタ、３０５はフィルタ３０
４によりフィルタリングされた信号を用いて画像の拡大
を行う拡大補間回路、３０６は補間回路３０５により補
間されたＲＧＢ信号をその補色に対応するＹ、Ｍ、Ｃ信
号に変換する補色変換テーブルである。B A/D converter that performs A/D conversion separately, 303 is A/D
This is a memory into which signals A/D converted by the converter 302 are written, and has a capacity for at least one frame of each of RGB. 304 is a digital filter that applies edge enhancement or smoothing to the signal read from the memory 303; 305 is a filter 30;
4, and 306 is a complementary color conversion table that converts the RGB signals interpolated by the interpolation circuit 305 into Y, M, and C signals corresponding to their complementary colors.

３０８はメモリ３０３の読み出し、書き込み、リフレッ
シュ動作及びそのアドレスを制御するメモリ制御回路で
ある。制御回路３０８はインターフェイス３０７を介し
て入力するＦＲＥＥＺＥ信号に応じてメモリ３０３を書
き込み状態とする。A memory control circuit 308 controls read, write, and refresh operations of the memory 303 and its addresses. The control circuit 308 puts the memory 303 into a write state in response to the FREEZE signal input via the interface 307.

尚、該制御回路３０８にはＴＶ側のＶ同期信号ＶＤＴＶ
３６３．５ＹＮＣ回路３２１から発生したフィールド判
別信号ＦＬＤＴＶ３６４、切換回路３０９の出力５ＹＮ
Ｃ検出回路３１０の出力、拡大率選択スイッチ３２２の
出力が入力している。また制御回路３０８は前述の５Ｙ
ＮＣ信号によってトリガされ発生する信号であって、メ
モリ３０３の有効領域を示す領域信号３６６を発生する
。切換回路３０９にはＴＶ側のクロックＣ／ＴＴＶ３６
１、Ｈ同期信号ＨＤＴＶ３６２、インターフェイス側の
ＶＣＬＫ１０３、前述した５ＹＮＣ１０４が入力してお
り、５ＹＮＣ検出回路３１０により５ＹＮＣの有ること
が検出された際にはＶＣＬＫ１０３．５ＹＮＣ１０４を
選択し、５ＹＮＣの無いことが検出された際にはＣＫＴ
Ｖ、ＨＤＴＶを選択する。Note that the control circuit 308 receives a V synchronization signal VDTV on the TV side.
Field discrimination signal FLDTV364 generated from 363.5YNC circuit 321, output 5YN of switching circuit 309
The output of the C detection circuit 310 and the output of the enlargement ratio selection switch 322 are input. In addition, the control circuit 308 is the 5Y
An area signal 366, which is a signal triggered by the NC signal and indicates an effective area of the memory 303, is generated. The switching circuit 309 is connected to the TV side clock C/TTV36.
1. The H synchronization signal HDTV362, VCLK103 on the interface side, and the aforementioned 5YNC104 are input, and when the presence of 5YNC is detected by the 5YNC detection circuit 310, VCLK103.5YNC104 is selected, and the absence of 5YNC is detected. CKT when
Select V, HDTV.

３１１は領域信号３６６と５ＹＮＣ１０４との論理演算
を行うためのゲート、３１２はフィルタ３０４、拡大補
間回路３０５におけるデータのラッチによる遅延を補償
するための遅延回路、３１３〜３１５は前述のフィルタ
ー３０４で行われるフィルタリングによる時間遅れを補
償するための遅延回路であり、３１３は５Ｈ分の遅延時
間を有し、３１４は７画素分の遅延時間を有している。311 is a gate for performing a logical operation on the area signal 366 and 5YNC 104; 312 is a filter 304; a delay circuit for compensating for the delay caused by data latching in the expansion interpolation circuit 305; A delay circuit 313 has a delay time of 5H, and a delay circuit 314 has a delay time of 7 pixels.

３１５はアンドゲートである。315 is an AND gate.

３１６〜３１８は前述の拡大補間回路３０５で行われる
拡大補間動作による時間遅れを補償するための遅延回路
であり、３１６はＩＨ分の遅延時間を有し、３１７は１
画素分の遅延時間を有している。３１Ｂは前述の補色変
換テーブル３０６におけるデータのラッチによる遅延を
補償するための遅延回路である。316 to 318 are delay circuits for compensating for the time delay due to the expansion interpolation operation performed by the expansion interpolation circuit 305, 316 has a delay time corresponding to IH, and 317 has a delay time of 1
It has a delay time corresponding to a pixel. 31B is a delay circuit for compensating for delays caused by data latching in the complementary color conversion table 306 described above.

尚、前述の３１２．３１３．３１４．　３１６．３１７
の各遅延回路は前述＋７）ＤＶＣＫ３６７、ＤＶＨ３３
６８１：より駆動されている。選択スイッチ３２２によ
り拡大率が変われば、それに伴−い、ＤＶＣＫ、ＤＶＨ
３の周期も変化するため前述の各遅延回路の遅延時間も
変化することになる。In addition, the above-mentioned 312.313.314. 316.317
The delay circuits are as described above +7) DVCK367, DVH33.
681: More driven. When the enlargement ratio is changed by the selection switch 322, DVCK, DVH
Since the period of 3 also changes, the delay time of each of the aforementioned delay circuits also changes.

３２０は前述の５ＹＮＣ１０４、遅延回路３１８の出力
ＥＮＩとの論理積を出力するアンドゲートである。Reference numeral 320 is an AND gate that outputs the logical product of the aforementioned 5YNC 104 and the output ENI of the delay circuit 318.

次に以上の様に構成された実施例の動作について説明す
る。ビデオ処理装置３はビデオ処理ユニット２より送ら
れたＦＲＥＥＺＥ１０２の信号により、入力されたＲＧ
Ｂ信号ａ又はＮＴＳＣ信号すからＮＴＳＣデコーダ３０
０によりデコードして得たＲＧＢ信号３５５〜３５７の
いずれかが切換回路３０１により選択され５ＹＮＣ回路
３２１により得られたＣＫＴＶ信号３６１争タイミング
によりＡ／Ｄ変換器３０２によってディジタル化され、
ＲＧＢメモリ３０３に書込まれる本実施例ではメモリの
画素数は６４０　Ｘ　４８０画素としている。ＲＧＢメ
モリ３０３の読出し、書込み及びリフレッシュ動作の各
タイミングの制御はメモリ制御回路３０８が行う。ビデ
オ処理ユニット１２から５ＹＮＣ信号１０４が入力され
ない時には５ＹＮＣ検出回路３１０は５ＹＮＣ無しと判
断し、同期切換回路３０９はＴＶ側の同期信号即ちＣＫ
ＴＶ３６１及びＨＤＴＶ３６２を選択する。ビデオ処理
ユニット１２より５ＹＮＣ信号１０４が入力されると同
期切換回路３０９はＶＣＬＫ１０３及び５ＹＮＣ１０４
を選択し、ＲＧＢメモリ３０３はインターフェイスを介
して入力するＶＣＬＫ１０３．５ＹＮＣ１０４（７）タ
イミングで読み出される。Next, the operation of the embodiment configured as above will be explained. The video processing device 3 receives the input RG by the signal of FREEZE 102 sent from the video processing unit 2.
B signal a or NTSC signal NTSC decoder 30
One of the RGB signals 355 to 357 obtained by decoding with 0 is selected by the switching circuit 301 and digitized by the A/D converter 302 according to the timing of the CKTV signal 361 obtained by the 5YNC circuit 321.
In this embodiment, the number of pixels written in the RGB memory 303 is 640 x 480 pixels. A memory control circuit 308 controls timings of read, write, and refresh operations of the RGB memory 303. When the 5YNC signal 104 is not input from the video processing unit 12, the 5YNC detection circuit 310 determines that there is no 5YNC, and the synchronization switching circuit 309 detects the TV side synchronization signal, that is, CK.
Select TV361 and HDTV362. When the 5YNC signal 104 is input from the video processing unit 12, the synchronization switching circuit 309 switches between VCLK103 and 5YNC104.
is selected, and the RGB memory 303 is read out at the timing of VCLK103.5YNC104(7) input via the interface.

反射原稿９９９にはめ込み合成を行うビデオ画像の拡大
率は１００％、２００％、４００％の３種類固定であり
、拡大率選択スイッチ３２２によって選択される。この
信号はメモリ制御回路３０８に入り、ＲＧＢメモリ３０
３の読み出しを制御する。２００％の場合には同じライ
ンの画素を２回読み出し、４００％の場合には同じライ
ンの画素を４回読み出す。また、１００％、２００％、
４００％各拡大率の時のＲＧＢメモリ３０３、フィルタ
回路３０４、拡大補間回路３０５の同期合わせはメモリ
制御回路３０８によって作られる。ＤＶＣＫ３６５、Ｄ
ＶＨ３３６６１：同期させることによって行っている。The magnification ratio of the video image to be inserted into the reflective original 999 and synthesized is fixed to three types: 100%, 200%, and 400%, and is selected by the magnification selection switch 322. This signal enters the memory control circuit 308 and the RGB memory 308
Controls the reading of 3. In the case of 200%, pixels on the same line are read out twice, and in the case of 400%, the pixels in the same line are read out four times. Also, 100%, 200%,
A memory control circuit 308 synchronizes the RGB memory 303, filter circuit 304, and enlargement interpolation circuit 305 at each enlargement rate of 400%. DVCK365,D
VH33661: This is done by synchronizing.

ＲＧＢメモリ３０３から読み出された信号は、フィルタ
回路３０４により５×７画素のマトリクス演算を利用し
たフィルタがかけられ、エツジ強調又はスムージングが
行われ、拡大補間回路３０５により×２００％、ｘ４０
０％拡大時の内挿補間が行われ、補色変換テーブル３０
６によりＲ，Ｇ、　　Ｂ信号がそれぞれＣ１０７，Ｍ２
Ｏ３，Ｙ２Ｏ２の各信号に変換されリーダーインターフ
ェイス回路３０７を通ってビデオ処理ユニット１２に渡
される。本実施例ではＲＧＢメモリ３０３から読み出さ
れるＲＧＢ各データは、フィルタ回路３０４、拡大補間
回路３０５、補色変換テーブル３０６を通るいわゆるパ
イプライン構造で処理されるため、それぞれの回路によ
り、データが入力されてから出力されるまでの間に時間
の遅延が生じてしまう。即ち前述した通りビデオ処理装
置３は複数の階段の処理を行うため画像の出力が指示さ
れてから実際に出力されるまで一定の時間が必要である
。この遅延時間を合わせるための本実施例においてはＥ
Ｎ信号ｌＯ８を発生させる様にしている。遅延回路３１
２，３１４゜３１７、　３１８、ライン方向の遅延回路
３１３．　３１５及びゲート３１５，３１８により各回
路３０３，３０４゜３０５．３０６における遅延時間と
同じだけの遅延を行い、Ｃ１０７，Ｍ２Ｏ３，Ｙ１０５
各信号が有効画像データを出力している期間に合わせて
ＥＮ信号１０８は有効信号を出力する。The signal read out from the RGB memory 303 is filtered by a filter circuit 304 using a 5×7 pixel matrix calculation, edge emphasis or smoothing is performed, and an enlargement interpolation circuit 305 converts the signal by 200% and 40%.
Interpolation at 0% enlargement is performed, and complementary color conversion table 30
6, the R, G, and B signals are C107 and M2, respectively.
The signals are converted into O3 and Y2O2 signals and passed through the reader interface circuit 307 to the video processing unit 12. In this embodiment, each RGB data read from the RGB memory 303 is processed in a so-called pipeline structure passing through a filter circuit 304, an enlarged interpolation circuit 305, and a complementary color conversion table 306, so that the data is input by each circuit. There is a time delay between when the data is output and when it is output. That is, as described above, since the video processing device 3 processes a plurality of stairs, a certain amount of time is required from when an instruction is given to output an image to when the image is actually output. In this embodiment to match this delay time, E
An N signal lO8 is generated. Delay circuit 31
2,314°317, 318, line direction delay circuit 313. 315 and gates 315 and 318, a delay equal to the delay time in each circuit 303, 304, 305, and 306 is performed, and C107, M2O3, Y105
The EN signal 108 outputs a valid signal in accordance with the period in which each signal outputs valid image data.

本実施例のにおいでは、ビデオ画像のメツシュ比（１画
素の縦横比）を１＝１とするため、６４０　Ｘ　４８０
画素としている。そしてこれを１００％あるいは２００
％あるいは４００％のいずれかの割合で拡大にするため
に画像データを出力している。この時、インターフェイ
ス３０７に入力される５ＹＮＣ信号１０４が拡大された
画像データの大きさと等しい信号として入力されてくる
保証はない。このためにＲＧＢメモリ３０３を制御する
メモリ制御回路３０８は５ＹＮＣ信号１０４により読み
出しを行おうとする画像の大きさ、６４’０Ｘ４８０画
素（又は２００％拡大時１２８０×９６０画素、４００
％拡大時２５６０ｘ１９２０画素）を示す画像領域信号
３６６を出力する。そしてこの領域信号３６６と５ＹＮ
Ｃ信号１−０４とをゲート３１１により論理積をとり、
また同時に各遅延回路により遅延された出力ＥＮＩ信号
３７１（遅延回路３１９の出力）と５ＹＮＣ信号１０４
とをゲート３２０により論理積をとる。このことにより
、５ＹＮＣ信号の領域即ち、はめ込みを行うべき領域が
画像の出力領域よりも大きかった時は画像領域信号３６
６によりＥＮ信号１０８の領域は制限され、逆に５ＹＮ
Ｃ信号１０４の領域が小さい時には画像の領域がまだ余
っていても強制的に５ＹＮＣ信号の領域に制限してしま
う。これらの動作に関し第８図の（ａ）、　　（ｂ）に
示す。第８図において（ａ）は領域信号よりも５ＹＮＣ
信号の方が時間巾が大きい場合、即ちはめ込まれるべき
画像の大きさよりもはめ込まれるべき領域の方が大きい
場合、（ｂ）はその反対にはめ込まれるべき領域の方が
はめ込まれるべき画像よりも大きい場合における５ＹＮ
Ｃ信号１０４、領域信号３６６、ＥＮｏ信号３７０、Ｅ
Ｎ信号１０８及び画像データ１０５〜１０７を示してい
る。In the smell of this example, the mesh ratio (aspect ratio of one pixel) of the video image is 1=1, so 640 x 480
It is called a pixel. and change this to 100% or 200
The image data is output to be enlarged by either % or 400%. At this time, there is no guarantee that the 5YNC signal 104 input to the interface 307 will be input as a signal equal in size to the enlarged image data. For this purpose, the memory control circuit 308 that controls the RGB memory 303 uses the 5YNC signal 104 to determine the size of the image to be read, 64'0 x 480 pixels (or 1280 x 960 pixels when enlarged by 200%, 400
% enlargement (2560x1920 pixels) is output. And this area signal 366 and 5YN
AND the C signal 1-04 by the gate 311,
At the same time, the output ENI signal 371 (output of the delay circuit 319) delayed by each delay circuit and the 5YNC signal 104
A gate 320 performs a logical AND operation. As a result, when the area of the 5YNC signal, that is, the area to be inlaid is larger than the output area of the image, the image area signal 36
6 limits the area of the EN signal 108, and conversely, 5YN
When the area of the C signal 104 is small, even if there is still some image area left, it is forcibly limited to the area of the 5YNC signal. These operations are shown in FIGS. 8(a) and 8(b). In Fig. 8, (a) is 5YNC than the area signal.
When the time width of the signal is larger, that is, when the area to be fitted is larger than the size of the image to be fitted, (b) conversely, the area to be fitted is larger than the image to be fitted. 5YN in case
C signal 104, area signal 366, ENo signal 370, E
An N signal 108 and image data 105 to 107 are shown.

第８図（ａ）、　　（ｂ）においてＤとして示した時間
が第７図中の２１２〜３１８から成る遅延手段によって
遅延される時間を示している。The time indicated as D in FIGS. 8(a) and 8(b) indicates the time delayed by the delay means consisting of 212 to 318 in FIG.

尚、フィルタ回路３０４では前述の通り５ラインスフ画
素のウィンドを設け、このウィンド内の各画素の値を演
算してフィルタを構成している。このために有効画面領
域はｌライン乃至数ライン分減少するが、これは殆ど問
題がない。拡大補間回路３ｏ５に対する遅延回路３１６
．３１７及びゲート３１８も同様である。As described above, the filter circuit 304 has a window of 5 line pixels, and calculates the value of each pixel within this window to form a filter. For this reason, the effective screen area is reduced by one line to several lines, but this is hardly a problem. Delay circuit 316 for enlarged interpolation circuit 3o5
．． The same applies to gate 317 and gate 318.

次に第９図を用いて画像合成が行われた後に出力される
プリント画像上で説明を行なう。デジタイザ１６により
ビデオ画像をはめ込む領域を２点ａ。Next, referring to FIG. 9, an explanation will be given on a print image output after image composition. The digitizer 16 marks the area where the video image will be inserted at two points a.

ｂによって指定する。この指定された領域に従って５Ｙ
ＮＣ信号１０４がビデオ処理ユニット１２からビデオ処
理装置３に出力される。ビデオ処理装置３においては、
この領域にビデオ画像Ｃ１０７，Ｍ２Ｏ３゜Ｙ１０５各
信号をビデオ処理ユニット１２に出力する。Specified by b. 5Y according to this designated area
An NC signal 104 is output from the video processing unit 12 to the video processing device 3. In the video processing device 3,
Video image C107, M2O3°Y105 signals are outputted to this area to the video processing unit 12.

この時第９図（ａ）のようにデジタイザ１６で指定され
た領域が大きい時には、ビデオ画像の有効領域を示すＥ
Ｎ信号１０８をビデオ処理装置３が出力し、ビデオ処理
ユニット１２では、このＥＮ信号１０８の領域のみビデ
オ画像をはめ込み、その外側の領域はカラーリーダｌに
載せられた原稿９９９をプリントする。逆に第９図（ｂ
）に示すように、デジタイザ１６で指定された領域ａ−
ｂがビデオ画像の有効領域より小さい時には、５ＹＮＣ
信号１０４によってはめ込み合成する領域を規定してい
る。この結果ハツチングを行った領域にビデオ画像のは
め込み合成が行われる。At this time, when the area specified by the digitizer 16 is large as shown in FIG. 9(a), E
The video processing device 3 outputs the N signal 108, and the video processing unit 12 inserts a video image only in the area of this EN signal 108, and prints the original 999 placed on the color reader l in the area outside of the area. On the contrary, Figure 9 (b
), the area a- designated by the digitizer 16
When b is smaller than the effective area of the video image, 5YNC
A signal 104 defines an area for inset synthesis. As a result, the video image is inserted into the hatched area and synthesized.

また本実施例のＲＧＢメモリ３０３は例えばＤ−ＲＡＭ
の様なメモリを使用しているため、記憶した内容を保持
してお（ために、リフレッシュという動作が必要となる
。通常メモリ内容を保持している時またはＦＲＥＥＺＥ
信号１０２により入力されたビデオ信号（ＲＧＢ又はＮ
ＴＳＣ信号）をＲＧＢメモリ３０３１こ書込み時、ある
いは書き込まれたデータを保持する際には、ＨＤＴＶ信
号３６２のタイミングに応じてリフレッシュ信号を作り
、ビデオ処理ユニット１２から５ＹＮＣ信号１０４が入
力されメモリが読み出されている時には、５ＹＮＣ信号
１０４のタイミングに応じてリフレッシュ用の信号を作
っている。コノ際、ＨＤ’ｒＶ信号３６２と５ＹＮＣ信
号１０４の周期が大きく異なるため（本実施例において
は、ＨＤＴＶ信号３６２の周期と５ＹＮＣ信号１０４の
周期とは４倍程度異なる）それぞれで１回当りのリフレ
ッシュの回数を変更している。Further, the RGB memory 303 of this embodiment is, for example, a D-RAM.
Because it uses memory like
A video signal (RGB or N
TSC signal) is written to the RGB memory 3031, or when the written data is retained, a refresh signal is generated according to the timing of the HDTV signal 362, and the 5YNC signal 104 is input from the video processing unit 12, and the memory is read. When the 5YNC signal 104 is being output, a refresh signal is generated in accordance with the timing of the 5YNC signal 104. In this case, since the periods of the HD'rV signal 362 and the 5YNC signal 104 are significantly different (in this embodiment, the period of the HDTV signal 362 and the period of the 5YNC signal 104 are about four times different), each refresh time is The number of times has been changed.

次に上述したメモリ制御回路３０８の構成について第１
２図を用いて詳述する。Next, the first section regarding the configuration of the memory control circuit 308 described above will be described.
This will be explained in detail using Figure 2.

第１２図においてＳＣＫ　（ＳＬＥＣＴＦＤ　　ＣＬＯ
ＣＫ）ＳＨＳ（ＳＬＥＣＴＥＤ　　ＨＯＲＩＺＯＮＴＡ
Ｌ　５ＩＧＮＡＬ）は前述の切換回路３０９により切り
換えられ、メモリ制御回路３０８へ入力する信号である
。３７０は第７図に示した拡大率設定スイッチ３２２の
設定に応じてＳＣＫを分周する分周比が変化する分周器
、３７２は３７０と同様にＳＨＳを分周する分周比が変
化する分周器である。３７４は分周器３７０の出力をカ
ウントする４進カウンタ、３７６は主走査方向のアドレ
スをカウントするカウンタ、３７８は副走査方向のアド
レスをカウントするカウンタ、３８０はカウンタ３７６
の出力と領域値３８２の出口とを比較する比較器、３８
４はカウンタ３７８の出力と領域値３８６の出力を比較
する比較器である。尚３８２．３８６は夫々画像メモリ
３０３の水平方向、垂直方向の画素数に相当する値が予
め設定されている。In Figure 12, SCK (SLECTFD CLO
CK) SHS (SLECTED HORIZONTA)
L5IGNAL) is a signal that is switched by the aforementioned switching circuit 309 and input to the memory control circuit 308. 370 is a frequency divider whose frequency division ratio for dividing SCK changes according to the setting of the enlargement ratio setting switch 322 shown in FIG. It is a frequency divider. 374 is a quaternary counter that counts the output of the frequency divider 370, 376 is a counter that counts addresses in the main scanning direction, 378 is a counter that counts addresses in the sub-scanning direction, and 380 is a counter 376.
a comparator, 38, that compares the output of and the output of the region value 382;
4 is a comparator that compares the output of the counter 378 and the output of the area value 386. Note that 382 and 386 are preset to values corresponding to the number of pixels in the horizontal and vertical directions of the image memory 303, respectively.

そのため比較器３８０．３８４の出力のいずれかがＬレ
ベルとなった際にはゲート３８８の出力もＬレベルとな
り領域信号もＬレベルになる。Therefore, when either of the outputs of the comparators 380 and 384 becomes L level, the output of gate 388 also becomes L level, and the area signal also becomes L level.

３９０は４進カウンタ３７４の２ビツトの出力から第１
３図（ａ）に示す（Ｂ）、（Ｃ）、（Ｄ）の信号を作り
出すロジック回路である。尚（Ｂ）はＲＡＳ（Ｒｏｗ　
Ａｄｄｒｅｓｓ　５ｔｒｏｂｅ）、（Ｃ）はＣＡＳ　（
ＣｏｌｕｍＡｄｄｒｅｓｓ　　５ｔｒｏｂｅ）、（Ｄ）
は後述するセレクタ３９１を切換るための信号である。390 is the first output from the 2-bit output of the quaternary counter 374.
This is a logic circuit that generates the signals (B), (C), and (D) shown in Figure 3 (a). Note that (B) is RAS (Row
Address 5trobe), (C) is CAS (
ColumnAddress 5trobe), (D)
is a signal for switching a selector 391, which will be described later.

３９１は前述の（Ｄ）信号に応じてカウンタ３７６の出
力カウンタ３７８のいずれかの出力を切り換えてメモリ
アドレスとして出力するセレクタ、３９２は前述の（Ｂ
）、（Ｃ）信号あるいは第１３図（ｂ）に示すリフレッ
シュ用（Ｃ）、（Ｄ）信号をメモリ３０３へ出力するセ
レクタである。３９３は切換回路３０９からのＳＨＳ信
号をインバータ３９７を介して取り込むＤ−ＦＦであり
、その出力は４進カウンタ３９５のイネーブル端子に接
続されている。３９５は切換回路３０９からのＳＣＫ信
号をカウントする４進カウンタであり、３９４はカウン
タ３９５の２ビツトの出力から第１３図（ｂ）に示す（
Ｃ）、（Ｄ）の信号を作り出すロジック回路である。３
９６は４進カウンタ３９５の出力に応じてイネーブルと
なるカウンタであって、５ＹＮＣ検出回路３１０により
５ＹＮＣが有ることが検出された際には“３２”がセッ
トされ、５ＹＮＣの無いことが検出された際には“８″
がセットされ、ＳＣＫ信号に応じてダウンカウントする
カウンタであり、そのカウンタ出力はＤ−ＦＦ３９３の
クリア端子に接続されている。アンドゲート３９８．　
４００及びインバータ３９９はコントローラ１３からの
書′き込み読み出し信号π／Ｗ及び第７図に示した５Ｙ
ＮＣ回路３２１からのＦＬＤ信号に応じてＪＫ−ＦＦ３
６８をイネーブルにするか否かを切り換える。４０１は
ＪＫ−ＦＦ３６８の出力Ｑあるいはπ／Ｗのオアをとり
、カウンタ３７８のイネーブル端子に入力させるオアゲ
ートである。391 is a selector that switches one of the outputs of the output counter 378 of the counter 376 according to the above-mentioned (D) signal and outputs it as a memory address; 392 is the above-mentioned (B)
), (C) signals or refresh signals (C) and (D) shown in FIG. 13(b) to the memory 303. 393 is a D-FF that takes in the SHS signal from the switching circuit 309 via the inverter 397, and its output is connected to the enable terminal of the quaternary counter 395. 395 is a quaternary counter that counts the SCK signal from the switching circuit 309, and 394 calculates the 2-bit output from the counter 395 (as shown in FIG. 13(b)).
This is a logic circuit that generates the signals C) and (D). 3
96 is a counter that is enabled according to the output of the quaternary counter 395, and when the 5YNC detection circuit 310 detects the presence of 5YNC, "32" is set, and the absence of 5YNC is detected. Sometimes “8”
is set and counts down in response to the SCK signal, and the counter output is connected to the clear terminal of the D-FF 393. ANDGATE 398.
400 and the inverter 399 receive the write/read signal π/W from the controller 13 and the 5Y shown in FIG.
JK-FF3 according to the FLD signal from the NC circuit 321
Switch whether or not to enable 68. 401 is an OR gate that takes the OR of the output Q or π/W of the JK-FF 368 and inputs it to the enable terminal of the counter 378.

以上の様に構成されたメモリ制御回路３０８の動作につ
いて説明する。The operation of the memory control circuit 308 configured as above will be explained.

まずコントローラ１３から書き込みの指示がなされた場
合について説明する。この場合にはコントローラ１３か
らのｉｌ（／Ｗ倍信号Ｈレベルであり、カウンタ３７８
がイネーブルになるとともに、ＪＫ−ＦＦ３６８の出力
ＱはＦＬＤ信号のレベルに応じて決める。ＪＫ−ＦＦ３
６８はカウンタ３７８とともにメモリ３０８の垂直方向
のアドレスを示しており、ＪＫ−ＦＦ３６８の出力には
垂直アドレスの最下位ビット、カウンタ３７８の出力に
は、それ以外のビットが夫々割り当てられている。した
がって、ＦＬＤ信号がＬレベル即ち奇数フィールドの場
合にはＪＫ−ＦＦの出力ＱはＨレベルに固定され、垂直
アドレスとしては、奇数番目のアドレスのみが出力され
る。反対にＦＬＤ信号がＨレベル即ち偶数フィールドの
場合には、ＪＫ二ＦＦ３６８の出力ＱはＬレベルに固定
され、垂直アドレスとしては偶数番目のアドレスのみが
出力される。First, a case where a write instruction is issued from the controller 13 will be described. In this case, the il(/W times signal from the controller 13 is at H level, and the counter 378
is enabled, and the output Q of the JK-FF 368 is determined according to the level of the FLD signal. JK-FF3
68 indicates a vertical address of the memory 308 along with a counter 378, the least significant bit of the vertical address is assigned to the output of the JK-FF 368, and the other bits are assigned to the output of the counter 378, respectively. Therefore, when the FLD signal is at L level, that is, in an odd field, the output Q of the JK-FF is fixed at H level, and only odd-numbered addresses are output as vertical addresses. Conversely, when the FLD signal is at H level, that is, in an even field, the output Q of the JK2 FF 368 is fixed at L level, and only even-numbered addresses are output as vertical addresses.

一方、分周回路３７０．４進カウンタ３７４、カウンタ
３７６により水平アドレスが発生する。On the other hand, a horizontal address is generated by a frequency dividing circuit 370, a quaternary counter 374, and a counter 376.

この様に発生した水平垂直アドレスはロジック回路３９
０の出力に応じてセレクタ３９１によってセレクトされ
メモリアドレスとして出力される。The horizontal and vertical addresses generated in this way are stored in the logic circuit 39.
In response to the output of 0, it is selected by the selector 391 and output as a memory address.

この様に発生される水平垂直アドレスに同期してＲＡＳ
、ＣＡＳが第１３図（ａ）に示す様に発生し、書き込み
が行われる。尚、この場合はセレクタ３９２はロジック
３９０側の信号をメモリ３０３へ出力する。RAS is synchronized with the horizontal and vertical addresses generated in this way.
, CAS occurs as shown in FIG. 13(a), and writing is performed. In this case, the selector 392 outputs the signal from the logic 390 side to the memory 303.

次にコントローラ１３から読み出しのための信号が発生
している場合について説明する。Next, a case where a signal for reading is generated from the controller 13 will be described.

かかる場合にはＷ／Ｗ信号がＬレベルとなり、ＪＫ−Ｆ
Ｆ３６８の出力はＦＬＤ信号に依らず、ＪＫ−ＦＦ３６
８及びカウンタ３７８で１つのカウンタを構成する様に
なる。したがって、書き込み時とは異なり、垂直アドレ
スは“１”づつインクリメントされる。In such a case, the W/W signal becomes L level, and the JK-F
The output of F368 does not depend on the FLD signal, and the output of JK-FF36
8 and counter 378 constitute one counter. Therefore, unlike when writing, the vertical address is incremented by "1".

また読み出し時にお°いてＳＨＳ信号が立下がって読み
出しのブランキング期間となるとＤ−ＦＦ３９３の出力
、即ちａｃｃｅｓｓ／　ｒｅｆｒｅｓｈ信号がＨレベル
に反転してメモリ３０３のリフレッシュ状態となる。Further, during reading, when the SHS signal falls and a reading blanking period begins, the output of the D-FF 393, that is, the access/refresh signal is inverted to H level, and the memory 303 enters a refresh state.

この場合セレクタ３９２はリフレシュ用にロジック回路
３９４に作られたＲＡＳγ、ＣＡＳγ（第１３図（ｂ）
に示す）をメモリ３０３へ出力する様になる。In this case, the selector 392 selects RASγ and CASγ (FIG. 13(b)) created in the logic circuit 394 for refresh.
) is output to the memory 303.

これによりメモリ３０３は自動的にリフレッシュ動作を
行う。As a result, the memory 303 automatically performs a refresh operation.

またこの場合カウンタ３９６には、５ＹＮＣ検出回路３
１０からの信号に応じた値がセットされる。In this case, the counter 396 also includes the 5YNC detection circuit 3.
A value corresponding to the signal from 10 is set.

この値としては例えば５ＹＮＣ検出回路から５ＹＮＣが
有ることが検出された際には“３２″が、無いことが検
出された際には“８″がセットされる。As this value, for example, "32" is set when the presence of 5YNC is detected by the 5YNC detection circuit, and "8" is set when it is detected that there is no 5YNC.

これは前述した様にＨＤＴＶ信号３６２と５ＹＮＣ信号
１０４の周期が太き（異なることにより、リフレッシュ
動作のタイミングを変える必要性が有るからである。This is because, as described above, the periods of the HDTV signal 362 and the 5YNC signal 104 are thick (different), so it is necessary to change the timing of the refresh operation.

また読み出し時においては分周器３７０，３７２の分周
比が拡大倍率に応じて設定された値となり、拡大時には
カウンタ３７６、３７８に出力するパルスの周期を太き
（する。またデジタイザーからの領域指定値３８２，３
８６からの値とカウンタ３７６゜３７８からの出力の比
較に応じてゲート３８８から領域信号３６６が出力され
る。In addition, during reading, the frequency division ratios of the frequency dividers 370 and 372 become values set according to the enlargement magnification, and during enlargement, the period of the pulses output to the counters 376 and 378 becomes thicker. Specified value 382,3
A region signal 366 is output from gate 388 in response to a comparison of the value from 86 and the output from counter 376.degree. 378.

次に、以上の様にビデオ処理ユニット１２で処理された
画像信号をプリントするカラープリンタ２の構成を第１
図を用いて説明する。第１図において７１１はスキャナ
であり、カラーリーダーｌからの画像信号を光信号に変
換するレーザ出力部、多面体（例えば８面体）のポリゴ
ンミラー７１２、このミラー７１２を回転させるモータ
（不図示）およびｆ／θレンズ（結像レンズ）７１３等
を有する。７１４はレーザ光の光路を変更する反射ミラ
ー、７１５は感光ドラムである。レーザ出力部から出射
したレーザ光はポリゴンミラー７１２で反射され、レン
ズ７１３およびミラー７１４を通って感光ドラム７１５
の面を線状に走査（ラスタースキャン）し、原稿画像に
対応した潜像を形成する。Next, the configuration of the color printer 2 that prints the image signal processed by the video processing unit 12 as described above will be explained as follows.
This will be explained using figures. In FIG. 1, 711 is a scanner, which includes a laser output unit that converts an image signal from a color reader l into an optical signal, a polygon mirror 712 of a polyhedron (for example, an octahedron), a motor (not shown) that rotates this mirror 712, and It includes an f/θ lens (imaging lens) 713 and the like. 714 is a reflecting mirror that changes the optical path of the laser beam, and 715 is a photosensitive drum. The laser beam emitted from the laser output section is reflected by a polygon mirror 712, passes through a lens 713 and a mirror 714, and is directed to a photosensitive drum 715.
The surface of the document is scanned linearly (raster scan) to form a latent image corresponding to the original image.

また、７１７は一次帯電器、７１８は全面露光ランプ、
７２３は転写されなかった残留トナーを回収するクリー
ナ部、７２４は転写前帯電器であり、これらの部材は感
光ドラム７１５の周囲に配設されている。In addition, 717 is a primary charger, 718 is a full exposure lamp,
723 is a cleaner section that collects residual toner that has not been transferred; 724 is a pre-transfer charger; these members are arranged around the photosensitive drum 715.

７２６はレーザ露光によって、感光ドラム７１５の表面
に形成された静電潜像を現像する現像器ユニットであり
、７３１Ｙ　（イエロー用）、７３１Ｍ　（マゼタン用
）、７３１Ｃ（シアン用）、７３１Ｂｋは感光ドラム７
１５と接して直接現像を行う現像スリーブ、７３０Ｙ、
　７３０Ｍ、　７３０Ｃ，７３０Ｂｋは予備トナーを保
持してお（トナーホッパー、７３２は現像剤の移送を行
うスクリューであって、これらのスリーブ７３１Ｙ〜７
３１８に、）ナーホツパ−７３０Ｙ〜７３０Ｂｋおよび
スクリュー７３２により現像器ユニット７２６が構−成
され、これらの部材は現像器ユニットの回転軸Ｐの周囲
に配設されている。例えば、イエローのトナー像を形成
する時は、本図の位置でイエロートナー現像を行い、マ
ゼンタのトナー像を形成する時は、現像器ユニット７２
６を図の軸Ｐを中４１に回転して、感光体７１５に接す
る位置にマゼンタ現像器内の現像スイリーブ７３１Ｍを
配設させる。シアン、ブラックの現像も同様に動作する
。726 is a developer unit that develops an electrostatic latent image formed on the surface of the photosensitive drum 715 by laser exposure, and 731Y (for yellow), 731M (for mazetan), 731C (for cyan), and 731Bk are photosensitive drums. 7
Developing sleeve, 730Y, which performs direct development in contact with 15.
730M, 730C, and 730Bk hold spare toner (toner hopper, 732 is a screw for transporting developer, and these sleeves 731Y to 7
At 318, a developer unit 726 is constituted by the inner hoppers 730Y to 730Bk and the screw 732, and these members are arranged around the rotation axis P of the developer unit. For example, when forming a yellow toner image, yellow toner development is performed at the position shown in this figure, and when forming a magenta toner image, the developing device unit 72
6 to the center 41 about the axis P in the figure, and the developing sleeve 731M in the magenta developing device is disposed at a position in contact with the photoreceptor 715. Cyan and black development operate in the same way.

また、７１６は感光ドラム７１５上に形成されたトナー
像を用紙に転写する転写ドラムであり、７１９は転写ド
ラム７１６の移動位置を検出するためのアクチュエータ
板、７２０はこのアクチュエータ板７１９と近接するこ
とにより転写ドラム７１６がホームポジション位置に移
動したのを検出するポジションセンサ、７２５は転写ド
ラムクリーナー、７２７は紙押えローラ、７２８は除電
器および７２９は転写帯電器であり、これらの部材７１
９．７２０．７２５゜７２７、７２９は転写ローラ７１
６の周囲に配設されている。Further, 716 is a transfer drum that transfers the toner image formed on the photosensitive drum 715 onto paper, 719 is an actuator plate for detecting the moving position of the transfer drum 716, and 720 is a drum that is in close proximity to this actuator plate 719. 725 is a transfer drum cleaner, 727 is a paper pressing roller, 728 is a static eliminator, and 729 is a transfer charger. These members 71
9.720.725° 727, 729 are transfer rollers 71
It is arranged around 6.

一方、７３５，７３６は用紙（紙葉体）を収納する給紙
カセット、７３７，７３８はカセット７３５．７３６か
ら用紙を給紙する給紙ローラ、７３９．７４０．７４１
は給紙および搬送のタイミングをとるタイミングローラ
であり、これらを経由して給紙搬送された用紙は紙ガイ
ド７４９に導かれて先端を後述のグリッパに担持されな
がら転写ドラム７１６に巻き付き、像形成過程に移行す
る。On the other hand, 735 and 736 are paper feed cassettes that store paper (paper sheets), 737 and 738 are paper feed rollers that feed paper from cassettes 735 and 736, and 739.740 and 741
is a timing roller that takes the timing of paper feeding and conveyance, and the paper fed and conveyed via these is guided by a paper guide 749 and wound around the transfer drum 716 while the leading edge is carried by a gripper to be described later, forming an image. Shift to process.

又５５０はドラム回転モータであり、感光ドラム７１５
と転写ドラム７１６を同期回転する。７５０は像形成過
程が終了後、用紙を転写ドラム７１６から取りはずす剥
離爪、７４２は取りはずされた用紙を搬送する搬送ベル
ト、７４３は搬送ベルト７４２で搬送されて来た用紙を
定着する画像定着部であり、画像定着部７４３は一対の
熱圧力ローラ７４４及び７４５を有する。Further, 550 is a drum rotation motor, which rotates the photosensitive drum 715.
and the transfer drum 716 are rotated synchronously. 750 is a peeling claw that removes the paper from the transfer drum 716 after the image forming process is completed, 742 is a conveyor belt that conveys the removed paper, and 743 is an image fixing unit that fixes the paper that has been conveyed by the conveyor belt 742. The image fixing section 743 has a pair of heat pressure rollers 744 and 745.

以上の構成に依り、まずレーザ光により感光ドラム７１
５上にＹ潜像が形成され、これが現像ユニツ）７３１Ｙ
により現像され、次いで転写ドラム上の用紙に転写が行
われ、次に現像ユニット７２６が図の軸Ｐを中心に回動
する。次にはレーザ光により感光ドラム上にＭ潜像が形
成され、以下同様の動作が行われる。この動作をＣ，Ｂ
ｋについても同様にくり返し、像形成過程が終了すれば
次に剥離爪７５０により用紙の剥離が行われ、画像定着
部７４，３で定着が行われ、カラー画像のプリントが以
上説明した実施例においては第１の入力画像信号と第２
の入力画像信号とを合成する手段をビデオ処理ユニット
３からの画像と原稿走査ユニット１１からの画像を合成
する切換回路１００としたが本発明はこれに限らず、２
つの画像を合成するに際しては有効なことは勿論である
。With the above configuration, first, the photosensitive drum 71 is
A Y latent image is formed on 5, and this is the developing unit) 731Y
The image is developed by , and then transferred to the paper on the transfer drum, and then the developing unit 726 rotates around the axis P in the figure. Next, an M latent image is formed on the photosensitive drum by laser light, and the same operation is performed thereafter. This action is C, B
The same process is repeated for k, and when the image forming process is completed, the paper is peeled off by the peeling claw 750, and the image fixing units 74 and 3 fix the paper, and the color image is printed in the embodiment described above. are the first input image signal and the second input image signal.
Although the switching circuit 100 is used to synthesize the image from the video processing unit 3 and the image from the document scanning unit 11 as a means for synthesizing the input image signals, the present invention is not limited to this.
Of course, this is effective when combining two images.

また、第１の入力画像信号と第２の入力画像信号との切
り換えの指示信号を発生する手段をデジタイザ１６の指
示により領域信号を発生する発生回路５１としたが、こ
れはデジタイザに限ることはなくマウス等を用いてもよ
いのは勿論である。Further, although the means for generating the instruction signal for switching between the first input image signal and the second input image signal is the generation circuit 51 that generates an area signal according to instructions from the digitizer 16, this is not limited to the digitizer. Of course, a mouse or the like may be used instead.

また指示信号から所定時間遅れて合成手段の合成状態を
切り換える制御手段をビデオ処理装置３内の３１２〜３
２０に示される回路とした。即ち本実施例ではビデオ処
理ユニット３へ切り換えのための指示信号１０５を出力
し、その指示に基づきビデオ処理ユニット３内の処理が
行われ、所定時間出力する様にした。本発明はこれに限
らずビデオ処理ユニットを介さずに発生回路５１から直
接ＥＮ信号１０８に相当する信号を出力する様にしても
よい。In addition, control means 312 to 3 in the video processing device 3 are configured to switch the compositing state of the compositing means after a predetermined time delay from the instruction signal.
The circuit shown in Fig. 20 was adopted. That is, in this embodiment, an instruction signal 105 for switching is output to the video processing unit 3, and based on the instruction, processing within the video processing unit 3 is performed and output is performed for a predetermined period of time. The present invention is not limited to this, and the signal corresponding to the EN signal 108 may be directly output from the generation circuit 51 without going through the video processing unit.

〔発明の効果〕〔Effect of the invention〕

以上説明した様に本発明に依れば、例えば２つの画像を
合成するに際してその合成の周辺部においても良好な合
成を行うことが出来る。As explained above, according to the present invention, for example, when two images are combined, it is possible to perform good combination even in the peripheral area of the combination.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は本発明を適用したカラー画像形成システムの概
略内部構成を示す図、 第２図は第１図に示した原稿走査ユニット１１゜ビデオ
処理ユニット１２の構成を示すブロック図、第３図は第
１図に示したデジタイザ１６の外観図、第４図は、はめ
込み領域を示す図、 第５０図はビデオインターフェイス１０１からビデオ処
理装置３に出力されるＦＲＥＥＺＥ信号１０２゜ＶＣＬ
Ｋ１０３，５ＹＮＣ信号１０４を示すタイミングチャー
ト、 第６図は第２図に示したＲＡＭ５２の２種類のガンマ特
性を示す図、 第７図は第１図に示したビデオ処理装置３の構成を示す
ブロック図、 第８図（ａ）　（ｂ）は第７図に示したビデオ処理装置
３の動作を説明するためのタイミングチャート、第９図
（ａ）　（ｂ）は本実施例の装置で画面合成が行われた
後に出力されるプリント画像を説明する図、第１０図は
第２図に示した切換回路の内部構成を示すブロック図、 第１１図は第１図に示したコントローラ１３の動作を説
明するためのタイミングチャート、第１２図は第８図に
示したメモリ制御回路３０８の構成を示すブロック図、 第１３図（ａ）（ｂ）は第１２図に示したメモリ制御回
路３０８の動作を説明するためのタイミングチャートで
ある。 ｌ・・・・・・・・・・・・・・・・・・・・・・・・
・・・・・・・・・・・・・・・・・・・・・・・・・
・・・・カラーリーダ、２・・・・・・・・・・・・・
・・・・・・・・・・・・・・・・・・・・・・・・・
・・・・・・・・・・カラープリンタ、１３・・・・・
・・・・・・・・・・・・・・・・・・・・・・・・・
・・・・・・・・・・・・・・・・・・・・・・コント
ローラ。FIG. 1 is a diagram showing a schematic internal configuration of a color image forming system to which the present invention is applied. FIG. 2 is a block diagram showing the configuration of the document scanning unit 11 and video processing unit 12 shown in FIG. 1. FIG. is an external view of the digitizer 16 shown in FIG. 1, FIG. 4 is a diagram showing the inset area, and FIG.
A timing chart showing the K103,5YNC signal 104, FIG. 6 is a diagram showing two types of gamma characteristics of the RAM 52 shown in FIG. 2, and FIG. 7 is a block diagram showing the configuration of the video processing device 3 shown in FIG. 1. 8(a) and 8(b) are timing charts for explaining the operation of the video processing device 3 shown in FIG. 7, and FIG. 9(a) and (b) are screen synthesis using the device of this embodiment. 10 is a block diagram showing the internal configuration of the switching circuit shown in FIG. 2, and FIG. 11 shows the operation of the controller 13 shown in FIG. 1. A timing chart for explanation, FIG. 12 is a block diagram showing the configuration of the memory control circuit 308 shown in FIG. 8, and FIGS. 13(a) and (b) are operation of the memory control circuit 308 shown in FIG. 12. 2 is a timing chart for explaining. l・・・・・・・・・・・・・・・・・・・・・・・・
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・・・・Color reader, 2・・・・・・・・・・・・・・・
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・・・・・・・・・Color printer, 13・・・・・・
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······················controller.

Claims (2)

【特許請求の範囲】[Claims] （１）第１の入力画像信号と第２の入力画像信号とを合
成する手段と、 前記第１の入力画像信号と第２の入力画像信号との切換
えの指示信号を発生する手段、 該指示信号から所定時間遅れて前記合成する手段の合成
状態を切り換える制御手段とを有することを特徴とする
画像処理装置。(1) means for synthesizing a first input image signal and a second input image signal; means for generating an instruction signal for switching between the first input image signal and the second input image signal; the instruction; An image processing apparatus comprising: a control means for switching the synthesis state of the synthesis means after a predetermined time delay from a signal. （２）前記所定時間は前記指示信号に応じて前記第２の
入力画像信号が発生するまでに必要な時間以上に相当す
ることを特徴とする特許請求の範囲第１項記載の画像処
理装置。(2) The image processing apparatus according to claim 1, wherein the predetermined time is equal to or longer than the time required until the second input image signal is generated in response to the instruction signal.