JP7510642B2 - 半導体素子および装置 - Google Patents
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Description
1.半導体素子の構造
1-1.半導体素子の領域
図1は、第1の実施形態の半導体素子100の上面図である。半導体素子100は、電界効果トランジスタ(Field Effect Transistor:FET)である。図1に示すように、半導体素子100は、素子機能領域FR1と、ソース電極露出領域SR1と、ドレイン電極露出領域DR1と、ゲート電極露出領域GR1、GR2と、を有する。
1-2-1.断面構造
図2は、第1の実施形態の半導体素子100の積層構造を示す図である。図2は、図1のII-II断面を示す図である。図2に示すように、半導体素子100は、サファイア基板Sub1と、バッファ層Bf1と、第1半導体層110と、第2半導体層120と、第3半導体層130と、第4半導体層140と、ソース電極S1と、ドレイン電極D1と、ゲート電極G1と、ポリイミド層PI1と、を有する。
図3は、第1の実施形態の半導体素子100の素子機能領域FR1の電極の接触領域を示す図である。図3では、素子機能領域FR1における電極の接触領域を第2半導体層120に射影した場合の領域を示している。半導体素子100は、ソース電極接触領域SC1と、ドレイン電極接触領域DC1と、ゲート電極接触領域GC1と、を有する。
図2に示すように、半導体素子100は、分極超接合領域PSJ1を有する。分極超接合領域PSJ1は、第1半導体層110と第2半導体層120と第3半導体層130とを有し、第4半導体層140を有さない領域である。つまり、分極超接合領域PSJ1は、第3半導体層130が形成されているとともに第4半導体層140が形成されていない領域であってゲート電極接触領域GC1とドレイン電極接触領域DC1との間に位置する領域である。
図5は、第1の実施形態の半導体素子100のソース電極露出領域SR1の周辺の断面構造を示す図(その1)である。図5は、図1のV-V断面を示す図である。図5に示すように、第1半導体層110の上に絶縁層IL1が形成されている。そして、絶縁層IL1の上にソース電極S1が形成されている。また、ゲート電極G1のゲート配線電極G1wとソース電極S1のソース配線電極S1wとの間には、ポリイミド層PI1が形成されている。ポリイミド層PI1は、ゲート電極G1とソース電極S1とを絶縁する。ソース電極露出領域SR1においては、ソース電極S1と半導体とは電気的に接続されていない。
図6は、第1の実施形態の半導体素子100のドレイン電極露出領域DR1の周辺の断面構造を示す図である。図6は、図1のVI-VI断面を示す図である。図6に示すように、第1半導体層110の上に絶縁層IL1が形成されている。そして、絶縁層IL1の上にドレイン電極D1が形成されている。また、ポリイミド層PI1は、ドレイン電極D1と絶縁層IL1との間の隙間を埋めている。ドレイン電極露出領域DR1においては、ドレイン電極D1と半導体とは電気的に接続されていない。
図7は、第1の実施形態の半導体素子100のゲート電極露出領域GR1の周辺の断面構造を示す図である。図7は、図1のVII-VII断面を示す図である。図7に示すように、第1半導体層110の上に絶縁層IL1が形成されている。そして、絶縁層IL1の上にゲート電極G1が形成されている。ゲート電極露出領域GR1においては、ゲート電極G1と半導体とは電気的に接続されていない。
図8は、第1の実施形態の半導体素子100のソース電極露出領域SR1の周辺の断面構造を示す図(その2)である。図8は、図1のVIII-VIII断面を示す図である。図8に示すように、ドレイン電極D1のドレインコンタクト電極D1cが、ソースパッド電極S1pの側に延伸している。ドレイン電極D1のドレインコンタクト電極D1cがソースパッド電極S1pの側に伸びている延長上では、絶縁層IL1は、第1半導体層110および第2半導体層120に接触していない。ただし、絶縁層IL1は、第1半導体層110の上に形成されており、溝U1の底部で第1半導体層110と接触している。
図10は、第1の実施形態の半導体素子100のゲート電極G1の配線を示す図である。ゲート電極接触領域GC1のゲート電極G1は、ゲート配線電極GW2に連結されている。ゲート配線電極GW2は、ソース電極接触領域SC1の長手方向に平行な方向に形成されている。ゲート配線電極GW1は、ゲート配線電極GW2を介して複数のゲートコンタクト電極G1cと電気的に接続されている。ゲート配線電極GW1およびゲート配線電極GW2は、ゲート配線電極G1wの一部である。
1-8-1.ソース電極およびドレイン電極
ソース電極S1およびドレイン電極D1は、前述のように、第2半導体層120の上に形成されている。第2半導体層120がAlGaN層である場合には、ソース電極S1とドレイン電極D1とは、AlGaN層と接触する。
図13は、第1の実施形態の半導体素子100のゲート電極G1の積層構造を示す図である。ゲート電極G1は、第4半導体層140の側から順に形成された第1金属層G1a1、第2金属層G1a2、第3金属層G1a3、第4金属層G1a4を有する。
2-1.2次元電子ガスおよび2次元ホールガス
図14は、第1の実施形態の半導体素子100の2次元電子ガスおよび2次元ホールガスを示す図である。図15は、第1の実施形態の半導体素子100のバンド構造を示す図である。
ゲート電極G1に印加するゲート電圧が閾値電圧Vth以上である場合には、前述のようにピエゾ分極および自発分極が生じる。そして、2次元電子ガス(2DEG)および2次元ホールガス(2DHG)が発生する。この状態では、ソース電極S1とドレイン電極D1との間に電流が流れる。閾値電圧Vthは、例えば、-5V程度である。
ここで、半導体素子100の構造と半導体素子100の電気的特性との間の関係について説明する。
分極超接合領域PSJ1があると、分極超接合領域PSJ1を空乏化させることができる。ゲート電極G1に大きな逆バイアスが印加されたとしても、分極超接合領域PSJ1にわたって一様な電界分布が形成される。一方、従来のFETではゲート近傍に強い電界が形成されることが多い。このため、ゲート電極G1近傍に形成される電界強度は同様な条件下の従来のFETに比べて十分に小さい。このように、半導体素子100においては、ゲート近傍への電界集中が緩和されている。このため、分極超接合領域PSJ1の長さである分極超接合長Lpsjが長いほど、半導体素子100の耐圧性は高い傾向にある。
ゲート長Lgは、ソース電極接触領域SC1からドレイン電極接触領域DC1までの最短距離を結ぶ方向における第4半導体層140の長さである。ゲート長Lgが短いほど、応答時間は短い傾向にある。ゲート長Lgが短い場合には、ゲート長Lg方向の空乏層領域が短い。空乏層領域が狭くなるため、ゲート電荷容量は小さくてよい。つまり、半導体素子100にスイッチング動作をさせる際に、ゲート電極G1が空乏層領域に供給または排出する電荷量が少なくて済む。これにより、半導体素子100のスイッチング速度は向上する。
ゲート幅は、ソース電極接触領域SC1からドレイン電極接触領域DC1までの最短距離を結ぶ方向に直交する方向おける第4半導体層140の長さである。つまり、ゲート幅は、ゲート電極接触領域GC1がソース電極接触領域SC1の周囲を囲む長さである。複数のソース電極接触領域SC1が離散的に配置されているため、実際には、ゲート幅は、複数のゲート電極接触領域GC1が複数のソース電極接触領域SC1の周囲を囲む長さの和である。
図5に示すように、第2半導体層120は、絶縁層IL1の突出部IL1aの箇所では絶縁層IL1に接触している。図8に示すように、第2半導体層120は、絶縁層IL1の突出部IL1a以外の箇所ではポリイミド層PI1に接触している。ポリイミド層PI1は、絶縁層IL1よりも厚膜を成膜することに適している。そのため、ポリイミド層PI1が半導体層の周囲のより多くの領域を絶縁する。
4-1.半導体層形成工程
図17に示すように、サファイア基板Sub1の上に、バッファ層Bf1、第1半導体層110、第2半導体層120、第3半導体層130、第4半導体層140をこの順序で成長させる。そのために、例えば、MOCVD法を用いればよい。または、その他の気相成長法、液相成長法等を用いてもよい。
図18に示すように、凹部X1、X2、X3を形成する。そのためにICP等のドライエッチングを用いればよい。エッチングガスは、例えば、Cl2 、BCl3 、SiCF4 等の塩素系ガスである。ドライエッチングの際に、フォトレジスト等を用いればよい。凹部X1は、ソース電極S1を形成する領域である。凹部X2は、ドレイン電極D1を形成する領域である。凹部X3は、分極超接合領域PSJ1となる領域である。
第1半導体層110の溝U1および溝U2の上に絶縁層IL1を成膜する。そのために、例えば、CVD法を用いればよい。
図19に示すように、ソース電極S1とドレイン電極D1とゲート電極G1とを形成する。ソース電極S1およびドレイン電極D1は、電極の積層構造が同じであるため、同一工程で実施すればよい。ゲート電極G1の積層構造は、ソース電極S1およびドレイン電極D1と異なるため、別工程で実施する。これらの電極の形成のために、スパッタリング、ALD法、EB蒸着法等の成膜技術を用いればよい。この工程により、絶縁層IL1は、ソース電極S1とドレイン電極D1とゲート電極G1と、第1半導体層110と、の間に配置される。
次に、露出している半導体層の表面をポリイミドで覆う。ポリイミドの前駆体であるポリアミド酸を半導体の露出部分に塗布する。その後、ウエハを250℃以上500℃以下で加熱し、ポリイミド層PI1を形成する。
そして、ウエハから半導体素子100を切り出し、各々の独立した半導体素子100を製造する。
配線電極またはパッド電極を形成する工程、熱処理工程等、その他の工程を適宜実施してもよい。以上により、半導体素子100が得られる。
5-1.ソース電極接触領域およびドレイン電極接触領域
ソース電極接触領域SC1は、棒状形状である。ドレイン電極接触領域DC1は、櫛歯形状である。そして、ドレイン電極接触領域DC1の櫛歯の間にソース電極接触領域SC1の棒状形状が配置されている。ソース電極接触領域SC1の外周部とドレイン電極接触領域DC1の外周部とが構成する経路は長い。電流は、ソース電極接触領域SC1とドレイン電極接触領域DC1との間に挟まれた領域の半導体層に流れる。このため、この半導体素子100は、大電流を流すことができる。
半導体素子100においては、ゲート電極G1と第4半導体層140とが接触するゲート電極接触領域GC1を第2半導体層120に射影した領域は、ソース電極S1と第2半導体層120とが接触するソース電極接触領域SC1を第2半導体層120に射影した領域の周囲を非接触で囲んでいる。このため、ドレイン電極D1と第2半導体層120とが接触するドレイン電極接触領域DC1と、ソース電極接触領域SC1と、の間に、ゲート電極接触領域GC1が必ず存在することとなる。したがって、半導体素子100は、オフ時のリーク電流を抑制することができる。
半導体素子100は、分極超接合領域PSJ1を有する。分極超接合領域PSJ1があることにより、空乏化領域を広くすることができる。このため、半導体素子100は高い耐圧性を備えている。
半導体素子100は、比較的長いゲート長Lgを有する。ゲート長Lgが比較的長いため、空乏化領域を広くすることができる。
6-1.装置
第1の実施形態の技術は、半導体素子100を有する装置に応用することが可能である。このような装置として、例えば、パッケージ、モジュール、送信機、通信機、電力電送機などが挙げられる。
第1の実施形態では第2半導体層120はAlGaNである。第2半導体層120はAlX InY Ga(1-X-Y) N(X>0)であってもよい。第1半導体層110および第3半導体層130は、AlX InY Ga(1-X-Y) N(X≧0)であってもよい。ただし、第1半導体層110および第3半導体層130のバンドギャップは、第2半導体層120のバンドギャップよりも小さい。また、第1半導体層110および第3半導体層130の組成は、同じでなくてもよい。
第1の実施形態では、ソース電極接触領域SC1が棒状形状を有し、ドレイン電極接触領域DC1が櫛歯形状を有する。その代わりに、ソース電極接触領域SC1が櫛歯形状を有し、ドレイン電極接触領域DC1が棒状形状を有していてもよい。
ソース電極接触領域SC1の棒状形状の先端部分は円弧形状である。しかし、先端部分は円弧に限らない。棒状形状の先端部分は、弧状の弧状部である。棒状形状の先端部分以外の部分は、直線形状の棒状部である。
ソースコンタクト電極S1cおよびドレインコンタクト電極D1cは、第2半導体層120に直接接触している。凹部X1、X2が第2半導体層120の途中にまで達しているためである。しかし、凹部X1、X2の底部が第2半導体層120に十分に近ければ、ソースコンタクト電極S1cおよびドレインコンタクト電極D1cは、第2半導体層120に直接接触している必要はない。この場合には、凹部X1、X2が第3半導体層130の途中にまで達している。そして、ソースコンタクト電極S1cおよびドレインコンタクト電極D1cは、非常に薄い第3半導体層130に接触している。第3半導体層130の非常に薄い部分の厚みは、例えば、10nm以下である。このとき、第3半導体層130は、凹部X1、X2の箇所で薄く、凹部X1、X2以外の箇所では凹部X1、X2の箇所より厚い。この場合であっても、半導体素子はソース・ドレイン間に十分な大きさの電流を流すことができる。
ゲート電極接触領域GC1は、ドレイン電極接触領域DC1を囲んでもよい。この場合においても、オフ時のリーク電流が抑制される。この場合には、ゲート電極接触領域GC1を第2半導体層120に射影した領域は、ソース電極接触領域SC1またはドレイン電極接触領域DC1を第2半導体層120に射影した領域の周囲を囲んでいる。
ソース電極S1とドレイン電極D1との位置関係を入れ替えてもよい。この場合には、ソース配線電極S1wを第2半導体層120に射影した領域とドレイン配線電極D1wを第2半導体層120に射影した領域との2つの領域のうちの一方は、ゲート配線電極G1wを第2半導体層120に射影した領域と部分的に重なり、ソース配線電極S1wを第2半導体層120に射影した領域とドレイン配線電極D1wを第2半導体層120に射影した領域との2つの領域のうちの他方は、ゲート配線電極G1wを第2半導体層120に射影した領域と重ならない。
半導体層を保護する保護膜は、ポリイミド以外の絶縁層であってもよい。絶縁層は、無機誘電体膜と有機誘電体膜との少なくとも一方を有するとよい。例えば、絶縁層は、SiO2 、SiX NY 、SiON、Al2 O3 、AlN、AlON、ZrO2 、ZrN、ZrON、Ta2 O3 、TaN、TaON、HfO2 、HfN2 、HfON、TiO2 、TiN、TiON、ポリイミドのいずれか1つ以上を有する。
上記の変形例を自由に組み合わせてよい。
第2の実施形態について説明する。
図20は、第2の実施形態の半導体素子200の上面図である。ソース電極S1と第2半導体層120とが接触するソース電極接触領域SC1が、棒状形状である。ドレイン電極D1と第2半導体層120とが接触するドレイン電極接触領域DC1が、櫛歯形状である。ソース電極接触領域SC1の棒状形状が、ドレイン電極接触領域DC1の櫛歯形状の間に配置されている。
ソース電極S1のソース電極接触領域SC1の先端部分は、先端部分以外の棒状部分に比べて電界が強くなりやすい。第2の実施形態の半導体素子200では、その先端部分において、分極超接合領域PSJの分極超接合長Lpsj2の長さを長くしている。また、同様の理由で、距離Lsd2を大きくしている。このため、半導体素子200は、より高い耐圧性を備えている。
3-1.ソース電極接触領域およびドレイン電極接触領域
ソース電極接触領域SC1が櫛歯形状を有し、ドレイン電極接触領域DC1が棒状形状を有していてもよい。その場合であっても、棒状形状の先端部分におけるソース電極接触領域SC1とドレイン電極接触領域DC1との間の距離が、棒状形状の先端部分以外の部分におけるソース電極接触領域SC1とドレイン電極接触領域DC1との間の距離以上である。
弧状部は、例えば、円弧形状である。しかし、弧状部は、円弧以外の弧状形状であってもよい。
上記の変形例を自由に組み合わせてよい。
第3の実施形態について説明する。
図21は、第3の実施形態の半導体素子300の積層構造を示す図である。ソース電極S1は、凹部X1の上に形成されている。ドレイン電極D1は、凹部X2の上に形成されている。
半導体素子300の動作時には、ドレイン電極D1とゲート電極G1との間の電位差(電圧)は、ソース電極S1とゲート電極G1との間の電位差(電圧)よりも十分に大きいことがある。このため、第3の実施形態では、ドレイン電極接触領域DC1とゲート電極接触領域GC1との間の距離Ldgをソース電極接触領域SC1とゲート電極接触領域GC1との間の距離Lsgよりも十分に大きくとっている。ドレイン電極D1に高い電位が印加されるため、ドレイン・ゲート間の電界強度がソース・ゲート間の電界強度よりも強い。このため、距離Ldgを距離Lsgよりも十分に大きくしている。
第4の実施形態について説明する。
図23は、第4の実施形態の半導体素子400のドレイン電極露出領域の周辺の断面構造を示す図である。図23に示すように、半導体素子400は、絶縁層IL1の他に、絶縁層IL2と、絶縁層IL3と、絶縁層IL4と、を有する。絶縁層IL2は、絶縁層IL1の上に位置している。絶縁層IL3は、絶縁層IL2の上に位置している。絶縁層IL4は、絶縁層IL3の上に位置している。
半導体素子400は、高い耐圧性を備えている。このため、使用時において、半導体素子400に高電圧が印加されることがある。このように高電圧が印加された場合であっても、湾曲部S2rおよび湾曲部G2rの周囲に強い電界が形成されることが抑制される。また、絶縁層内の内部応力も緩和されると考えられる。
3-1.ドレイン電極
ドレイン電極においても、ドレイン配線電極は、ドレインパッド電極との連結箇所に弧状に湾曲する湾曲部を有するとよい。
図24は、第4の実施形態の変形例における半導体素子の上面図である。図24に示すように、半導体素子は、複数のソースパッド電極S2pを有していてもよい。つまり、ゲート電極G2とソース電極S2とドレイン電極D2とのうちの少なくとも一つは、複数のパッド電極を有していてもよい。図24に示すように、ゲートパッド電極G2pは、ソースパッド電極S2pとソースパッド電極S2pとの間に挟まれた状態で配置されている。
ソースパッド電極S2pとゲートパッド電極G2pとドレインパッド電極とのうちの少なくとも一つの角は、湾曲形状になっていてもよい。
絶縁層は、無機誘電体膜と有機誘電体膜との少なくとも一方を有するとよい。例えば、絶縁層は、SiO2 、SiX NY 、SiON、Al2 O3 、AlN、AlON、ZrO2 、ZrN、ZrON、Ta2 O3 、TaN、TaON、HfO2 、HfN2 、HfON、TiO2 、TiN、TiON、ポリイミドのいずれか1つ以上を有する。
上記の変形例を自由に組み合わせてよい。
第5の実施形態について説明する。
半導体素子の基本構造は、第1の実施形態と同様である。
101x-810 ≦ y ≦ 235x+585 ………(1)
x:ゲート幅方向の1μm当たりの第2半導体層と第3半導体層との間の接触面積
y:耐圧
を満たす。
第5の実施形態の半導体素子における300Vスイッチングでの立ち上がり時間(tr)および立ち下がり時間(tf)がいずれも3ns以上30ns以下である。
半導体層の転位密度を低減するために、スパッタリングによりAlNバッファ層を成膜する方法、基板に凹凸形状を形成する方法、VPEにより数十μm以上の厚膜を成膜する方法等を用いるとよい。
第6の実施形態について説明する。
半導体素子の基本構造は、第1の実施形態と同様である。
第6の実施形態の半導体素子における300Vスイッチングでの立ち上がり時間(tr)および立ち下がり時間(tf)がいずれも3ns以上30ns以下である。立ち上がり時間(tr)および立ち下がり時間(tf)が4ns以上20ns以下であってもよい。立ち上がり時間(tr)および立ち下がり時間(tf)が5ns以上10ns以下であってもよい。
第7の実施形態について説明する。
半導体素子の基本構造は、第1の実施形態と同様である。
第7の実施形態の半導体素子における300Vスイッチングでの立ち上がり時間(tr)および立ち下がり時間(tf)がいずれも3ns以上30ns以下である。
1.ショットキーバリアダイオード
図26は、第8の実施形態の半導体素子500の積層構造を示す図である。半導体素子500は、ショットキーバリアダイオードである。半導体素子500は、サファイア基板Sub2と、バッファ層Bf2と、第1半導体層510と、第2半導体層520と、第3半導体層530と、第4半導体層540と、カソード電極C1と、アノード電極A1と、を有する。
本明細書においてショットキーバリアダイオードの耐圧とは、アノード電極A1とカソード電極C1との間に逆方向の電圧Vaを印加したときにアノード電流Iaが1×10-4Aに達するアノード電圧Vaの値のことをいう。
3-1.電極接触領域の形状
カソード電極接触領域CC1は、棒状形状を有し、アノード電極接触領域AC1は、櫛歯形状を有していてもよい。すなわち、カソード電極接触領域CC1とアノード電極接触領域AC1との一方が櫛歯形状を有し、カソード電極接触領域CC1とアノード電極接触領域AC1との他方が棒状形状を有してもよい。
図29は、第8の実施形態の変形例における半導体素子600の積層構造を示す図(その1)である。半導体素子600は、サファイア基板Sub2と、バッファ層Bf2と、第1半導体層510と、第2半導体層520と、第3半導体層530と、第4半導体層540と、カソード電極C1と、アノード電極A1と、を有する。アノード電極A1は、凹部Y3の上に形成されている。凹部Y3は、第4半導体層540から第2半導体層520の途中まで達する。半導体素子600では、アノード電極A1は第1半導体層510に接触していない。
図31は、第8の実施形態の変形例における半導体素子800の積層構造を示す図(その3)である。図31に示すように、カソード電極C2は、第1半導体層510の底面および側面と第2半導体層520の側面とに接触している。
棒状形状の先端部分におけるカソード電極接触領域CC1からアノード電極接触領域AC1までの最短距離を結ぶ方向の分極超接合領域の長さが、棒状形状の先端部分以外の部分におけるカソード電極接触領域CC1からアノード電極接触領域AC1までの最短距離を結ぶ方向の分極超接合領域の長さ以上である。
カソード電極接触領域CC1と第3半導体層530との間の距離が、1μm以上10μm以下である。
上記の変形例を自由に組み合わせてよい。
第1の実施形態から第8の実施形態までについて、変形例を含めて自由に組み合わせてよい場合がある。
1.実験1
1-1.FETの作製
図32および図33に示すような、シンプルな構造のFETを製造した。図32は、ゲート電極接触領域GC1がソース電極接触領域SC1を囲っている場合のFETを示す図である。図33は、ゲート電極接触領域GC1がソース電極接触領域SC1とドレイン電極接触領域DC1との間にある場合のFETを示す図である。図33では、ゲート電極接触領域GC1がソース電極接触領域SC1を囲っていない。
図34は、FETのドレイン電極に0.1Vを印加したときのゲート電圧とドレイン電流との間の関係を示すグラフである。図34の横軸はゲート電圧である。図34の縦軸はドレイン電流である。
2-1.FETの作製
第1の実施形態の半導体素子100と同様のFETを作製した。c面サファイア基板の上にMOCVD法により低温GaNバッファ層、第1のアンドープGaN層、AlGaN層、第2のアンドープGaN層、MgドープpGaN層をこの順に積層した。低温GaNバッファ層、第1のアンドープGaN層、AlGaN層、第2のアンドープGaN層、MgドープpGaN層の膜厚は、それぞれ、30nm、1.0μm、47nm、80nm、53nmであった。低温GaNバッファ層の成膜温度は530℃であった。第1のアンドープGaN層、AlGaN層、第2のアンドープGaN層の成膜温度は1100℃であった。MgドープpGaN層のMg濃度を、5.0×1019cm-3から2.0×1020cm-3まで上昇させ、MgドープGaN層の表面付近のMg濃度を高くした。
図39は、FETの評価に用いた回路図である。図40は、FETの評価における出力値を示すグラフである。ドレイン電圧Vdは300Vであった。
図42は、FETの特性を示す表である。実施例1-6では、立ち上がり時間が20ns以下であった。比較例1では、立ち上がり時間が42nsであった。実施例1-6では、ゲート長が4μmであるのに対し、比較例1では、ゲート長が8μmであった。
101x-810 ≦ y ≦ 235x+585 ………(1)
x:ゲート幅方向の1μm当たりの第2半導体層と第3半導体層との間の接触面積
y:耐圧
図52は、FETにおける分極超接合長Lpsjと規格化オン抵抗との間の関係を示すグラフである。図52の横軸は分極超接合長である。図52の縦軸は規格化オン抵抗である。図52に示すように、分極超接合長Lpsjが長いほど、規格化オン抵抗は上昇する。また、分極超接合長Lpsjが50μm以下の場合に、規格化オン抵抗が20mΩ・cm2 以下である。分極超接合長Lpsjが2μmの場合に、規格化オン抵抗が1mΩ・cm2 程度である。
図54は、FETにおける転位密度と半導体素子の特性との間の関係を示す表である。図54に示すように、転位密度が低いほど、X線ロッキングカーブの半値幅の値は小さい。また、転位密度が低いほど、シート抵抗は小さい。そして、転位密度が低いほど、2次元ホールガスの移動度は大きい。シート抵抗は2次元電子ガスの移動度に影響される。したがって、転位密度が低くなり結晶性が向上することにより、2次元電子ガスの移動度が大きくなると考えられる。一方、2次元ホールガスの濃度は、転位密度にほとんど依存しない。
図55は、FETのチップサイズとドレイン電圧Vdが2Vのときの電流値との間の関係を示す表である。図55に示すように、チップサイズが大きいほど、チップ外周長、チップ面積、アクティブ領域面積は大きい。アクティブ領域面積は、オン状態で実際に電流が流れる半導体の領域である。アクティブ領域面積は、素子機能領域FR1の面積から、ソース電極およびドレイン電極と半導体層とが接触している領域の面積と、最も外側のソース電極接触領域と第2半導体層の外周部との間に挟まれた領域の面積と、を引いた面積である。
3-1.FETの作製
第2の実施形態の半導体素子200と同様のFETを作製した。分極超接合長Lpsj以外の点については、実験2と同様である。
図57は、FETにおける分極超接合長Lpsjとソースコンタクト電極S1cとドレインコンタクト電極D1cとの間の距離Lsdを変えたときのFETの耐圧性を示す表である。図57では、先端部分における分極超接合長Lpsjの最小値と先端部分以外の部分における分極超接合長Lpsjの最小値とを変えた場合を示している。
4-1.FETの作製
第3の実施形態の半導体素子300と同様のFETを作製した。電極と半導体層との間の距離以外の点については、実験2と同様である。
図60は、FETにおけるドレイン電極接触領域DC1と分極超接合面との間の距離と耐圧性との間の関係を示すグラフである。図60の横軸はドレイン電極接触領域DC1と分極超接合面との間の距離である。図60の縦軸は耐電圧である。図60に示すように、ドレイン電極接触領域DC1と第3の半導体層130との間の距離が10μm以下と短い場合であっても、半導体素子の耐圧性は十分に高い。
5-1.FETの作製
第4の実施形態の半導体素子400と同様のFETを作製した。パッド電極以外については実験2と同様である。
図62は、FETのドレイン電圧とドレイン電流との間の関係を示すグラフである。図62の横軸はドレイン電圧である。図62の縦軸はドレイン電流である。図62に示すように、ゲート電圧を上昇させると、ドレイン電流が大きくなる傾向にある。ドレイン電圧が約15V以上でドレイン電流が飽和する。
6-1.ショットキーバリアダイオードの製造
第8の実施形態と同様のショットキーバリアダイオードを製造した。その半導体層の積層構造および製造条件は、実験1と同様である。分極超接合長Lpsjを変えた素子を製造した。
図66は、分極超接合長Lpsjが20μmのショットキーバリアダイオードの逆回復時間特性を示すグラフである。図66の横軸は時間である。図66の縦軸はアノード電流である。逆回復時間は21.8nsであった。逆回復電流のピーク値は5.0Aであった。
図67は、ショットキーバリアダイオードの順方向特性を示すグラフである。図67の横軸はアノード電圧である。図67の縦軸はアノード電流である。図67に示すように、分極超接合長Lpsjが短いほど、アノード電流が大きくなる傾向がある。つまり、分極超接合長Lpsjが短いほど、規格化オン抵抗が小さくなる傾向がある。
図68は、ショットキーバリアダイオードの逆方向特性を示すグラフである。図68の横軸はカソード電圧である。図68の縦軸はアノード電流である。図68に示すように、分極超接合長Lpsjが短いほど、耐圧性は低い。分極超接合長Lpsjが15μm、20μm、25μm、30μm、40μmである場合に、それぞれ、耐圧性はおよそ2000V、2600V、3000V、3000V超、3000V超であった。
図69は、分極超接合長Lpsjとアノード電極接触領域AC1とカソード電極接触領域CC1との間の距離Lacを変えたときのショットキーバリアダイオードの耐圧性を示す表である。図69では、先端部分における分極超接合長Lpsjの最小値と先端部分以外の部分における分極超接合長Lpsjの最小値とを変えた場合を示している。
1.第1
第1の態様における半導体素子は、第1半導体層と、第1半導体層より上層の第2半導体層と、第2半導体層より上層の第3半導体層と、第3半導体層より上層の第4半導体層と、第2半導体層または第3半導体層の上のソース電極およびドレイン電極と、第4半導体層の上のゲート電極と、ゲート電極と第4半導体層とが接触するゲート電極接触領域と、ソース電極と第2半導体層または第3半導体層とが接触するソース電極接触領域と、ドレイン電極と第2半導体層または第3半導体層とが接触するドレイン電極接触領域と、を有する。第1半導体層と第2半導体層と第3半導体層と第4半導体層とは、III 族窒化物半導体層である。第2半導体層のバンドギャップは、第1半導体層および第3半導体層のバンドギャップよりも大きい。第1半導体層と第2半導体層と第3半導体層とは、アンドープの半導体層である。第4半導体層は、p型半導体層である。ゲート電極接触領域を第2半導体層に射影した領域は、ソース電極接触領域またはドレイン電極接触領域を第2半導体層に射影した領域の周囲を囲んでいる。
第1の態様における半導体素子は、第1半導体層と、第1半導体層より上層の第2半導体層と、第2半導体層より上層の第3半導体層と、第3半導体層より上層の第4半導体層と、第2半導体層または第3半導体層の上のソース電極およびドレイン電極と、第4半導体層の上のゲート電極と、ゲート電極と第4半導体層とが接触するゲート電極接触領域と、ソース電極と第2半導体層または第3半導体層とが接触するソース電極接触領域と、ドレイン電極と第2半導体層または第3半導体層とが接触するドレイン電極接触領域と、を有する。第1半導体層と第2半導体層と第3半導体層と第4半導体層とは、III 族窒化物半導体層である。第2半導体層のバンドギャップは、第1半導体層および第3半導体層のバンドギャップよりも大きい。第1半導体層と第2半導体層と第3半導体層とは、アンドープの半導体層である。第4半導体層は、p型半導体層である。ソース電極接触領域とドレイン電極接触領域との一方が、棒状形状を有する。ソース電極接触領域とドレイン電極接触領域との他方が、櫛歯形状を有する。ソース電極接触領域とドレイン電極接触領域との一方の棒状形状が、ソース電極接触領域とドレイン電極接触領域との他方の櫛歯形状の間に配置されている。
第1の態様における半導体素子は、第1半導体層と、第1半導体層より上層の第2半導体層と、第2半導体層より上層の第3半導体層と、第3半導体層より上層の第4半導体層と、第2半導体層または第3半導体層の上のソース電極およびドレイン電極と、第4半導体層の上のゲート電極と、ゲート電極と第4半導体層とが接触するゲート電極接触領域と、ソース電極と第2半導体層または第3半導体層とが接触するソース電極接触領域と、ドレイン電極と第2半導体層または第3半導体層とが接触するドレイン電極接触領域と、を有する。第1半導体層と第2半導体層と第3半導体層と第4半導体層とは、III 族窒化物半導体層である。第2半導体層のバンドギャップは、第1半導体層および第3半導体層のバンドギャップよりも大きい。第1半導体層と第2半導体層と第3半導体層とは、アンドープの半導体層である。第4半導体層は、p型半導体層である。ソース電極接触領域とドレイン電極接触領域との一方が、棒状形状を有する。ソース電極接触領域とドレイン電極接触領域との他方が、櫛歯形状を有する。ソース電極接触領域とドレイン電極接触領域との一方の棒状形状が、ソース電極接触領域とドレイン電極接触領域との他方の櫛歯形状の間に配置されている。この半導体素子は、第3半導体層が形成されているとともに第4半導体層が形成されていない領域であってゲート電極接触領域とドレイン電極接触領域との間に位置する分極超接合領域を有する。棒状形状の先端部分におけるソース電極接触領域からドレイン電極接触領域までの最短距離を結ぶ方向の分極超接合領域の長さが、棒状形状の先端部分以外の部分におけるソース電極接触領域からドレイン電極接触領域までの最短距離を結ぶ方向の分極超接合領域の長さ以上である。
第1の態様における半導体素子は、第1半導体層と、第1半導体層より上層の第2半導体層と、第2半導体層より上層の第3半導体層と、第3半導体層より上層の第4半導体層と、第2半導体層または第3半導体層の上のソース電極およびドレイン電極と、第4半導体層の上のゲート電極と、ゲート電極と第4半導体層とが接触するゲート電極接触領域と、ソース電極と第2半導体層または第3半導体層とが接触するソース電極接触領域と、ドレイン電極と第2半導体層または第3半導体層とが接触するドレイン電極接触領域と、第4半導体層から第2半導体層まで達する第1凹部および第2凹部と、を有する。第1半導体層と第2半導体層と第3半導体層と第4半導体層とは、III 族窒化物半導体層である。第2半導体層のバンドギャップは、第1半導体層および第3半導体層のバンドギャップよりも大きい。第1半導体層と第2半導体層と第3半導体層とは、アンドープの半導体層である。第4半導体層は、p型半導体層である。ソース電極は、第1凹部の上に形成されている。ドレイン電極は、第2凹部の上に形成されている。ドレイン電極接触領域と第3半導体層との間の距離が、ソース電極接触領域と第3半導体層との間の距離より大きい。
第1の態様における半導体素子は、第1半導体層と、第1半導体層より上層の第2半導体層と、第2半導体層より上層の第3半導体層と、第3半導体層より上層の第4半導体層と、第2半導体層または第3半導体層の上のソース電極およびドレイン電極と、第4半導体層の上のゲート電極と、を有する。第1半導体層と第2半導体層と第3半導体層と第4半導体層とは、III 族窒化物半導体層である。第2半導体層のバンドギャップは、第1半導体層および第3半導体層のバンドギャップよりも大きい。第1半導体層と第2半導体層と第3半導体層とは、アンドープの半導体層である。第4半導体層は、p型半導体層である。ゲート電極とソース電極とドレイン電極とのうちの少なくとも一つは、コンタクト電極と配線電極とパッド電極とを有する。配線電極は、コンタクト電極とパッド電極とを連結する。配線電極は、弧状に湾曲する湾曲部を有する。
第1の態様における半導体素子は、第1半導体層と、第1半導体層より上層の第2半導体層と、第2半導体層より上層の第3半導体層と、第3半導体層より上層の第4半導体層と、第2半導体層または第3半導体層の上のソース電極およびドレイン電極と、第4半導体層の上のゲート電極と、を有する。第1半導体層と第2半導体層と第3半導体層と第4半導体層とは、III 族窒化物半導体層である。第2半導体層のバンドギャップは、第1半導体層および第3半導体層のバンドギャップよりも大きい。第1半導体層と第2半導体層と第3半導体層とは、アンドープの半導体層である。第4半導体層は、p型半導体層である。転位密度が1×106 cm-2以上1×1010cm-2以下である。第2半導体層と第3半導体層との間の接触面積が、ゲート幅方向の1μm当たり、10μm2 以上200μm2 以下である。
101x-810 ≦ y ≦ 235x+585
x:ゲート幅方向の1μm当たりの第2半導体層と第3半導体層との間の接触面積
y:耐圧
を満たす。
第1の態様における半導体素子は、第1半導体層と、第1半導体層より上層の第2半導体層と、第2半導体層より上層の第3半導体層と、第3半導体層より上層の第4半導体層と、第2半導体層または第3半導体層の上のソース電極およびドレイン電極と、第4半導体層の上のゲート電極と、ソース電極と第2半導体層または第3半導体層とが接触するソース電極接触領域と、ドレイン電極と第2半導体層または第3半導体層とが接触するドレイン電極接触領域と、を有する。第1半導体層と第2半導体層と第3半導体層と第4半導体層とは、III 族窒化物半導体層である。第2半導体層のバンドギャップは、第1半導体層および第3半導体層のバンドギャップよりも大きい。第1半導体層と第2半導体層と第3半導体層とは、アンドープの半導体層である。第4半導体層は、p型半導体層である。この半導体素子は、第3半導体層が形成されているとともに第4半導体層が形成されていない領域であってゲート電極接触領域とドレイン電極接触領域との間に位置する分極超接合領域を有する。ソース電極接触領域からドレイン電極接触領域までの最短距離を結ぶ方向における分極超接合領域の長さである分極超接合長が、50μm以下である。ソース電極接触領域からドレイン電極接触領域までの最短距離を結ぶ方向における第4半導体層の長さであるゲート長が、6μm以下である。
第1の態様における半導体素子は、第1半導体層と、第1半導体層より上層の第2半導体層と、第2半導体層より上層の第3半導体層と、第3半導体層より上層の第4半導体層と、第2半導体層または第3半導体層の上のソース電極およびドレイン電極と、第4半導体層の上のゲート電極と、ソース電極と第2半導体層または第3半導体層とが接触するソース電極接触領域と、ドレイン電極と第2半導体層または第3半導体層とが接触するドレイン電極接触領域と、を有する。第1半導体層と第2半導体層と第3半導体層と第4半導体層とは、III 族窒化物半導体層である。第2半導体層のバンドギャップは、第1半導体層および第3半導体層のバンドギャップよりも大きい。第1半導体層と第2半導体層と第3半導体層とは、アンドープの半導体層である。第4半導体層は、p型半導体層である。第2半導体層における第3半導体層側の面積から、ソース電極接触領域およびドレイン電極接触領域の面積と、最も外側のソース電極接触領域と第2半導体層の外周部との間に挟まれた領域の面積と、を引いたアクティブ領域面積が、2.2mm2 以上である。
Sub1…サファイア基板
Bf1…バッファ層
110…第1半導体層
120…第2半導体層
130…第3半導体層
140…第4半導体層
S1…ソース電極
SC1…ソース電極接触領域
D1…ドレイン電極
DC1…ドレイン電極接触領域
G1…ゲート電極
GC1…ゲート電極接触領域
Claims (6)
- 第1半導体層と、
前記第1半導体層より上層の第2半導体層と、
前記第2半導体層より上層の第3半導体層と、
前記第3半導体層より上層の第4半導体層と、
前記第2半導体層または前記第3半導体層の上のソース電極およびドレイン電極と、
前記第4半導体層の上のゲート電極と、
を有し、
前記第1半導体層と前記第2半導体層と前記第3半導体層と前記第4半導体層とは、
III 族窒化物半導体層であり、
前記第2半導体層のバンドギャップは、
前記第1半導体層および前記第3半導体層のバンドギャップよりも大きく、
前記第1半導体層と前記第2半導体層と前記第3半導体層とは、
アンドープの半導体層であり、
前記第4半導体層は、
p型半導体層であり、
前記ゲート電極と前記ソース電極と前記ドレイン電極とのうちの少なくとも一つは、
コンタクト電極と配線電極とパッド電極とを有し、
前記配線電極は、
前記コンタクト電極と前記パッド電極とを連結し、
前記配線電極は、
弧状に湾曲する湾曲部を有し、
前記第2半導体層または前記第3半導体層と前記ソース電極とが接触する領域をソース電極接触領域とし、前記第4半導体層とゲート電極とが接触する領域をゲート電極接触領域として、
前記ソース電極接触領域は、互いに間隔を空けて複数存在しており、
前記ゲート電極接触領域は、各前記ソース電極接触領域を囲む環状のパターンである、ことを含む半導体素子。 - 請求項1に記載の半導体素子において、
前記ゲート電極と前記ソース電極と前記ドレイン電極とのうちの少なくとも一つは、
複数のパッド電極を有すること
を含む半導体素子。 - 請求項1または請求項2に記載の半導体素子において、
前記ゲート電極と前記ソース電極と前記ドレイン電極とは、
コンタクト電極と配線電極とパッド電極とを有し、
前記ゲート電極の前記配線電極の上に絶縁層を有し、
前記絶縁層は、
第1絶縁層と、
前記第1絶縁層の上の第2絶縁層と、
を有すること
を含む半導体素子。 - 請求項3に記載の半導体素子において、
前記第1絶縁層は、無機誘電体膜であり、
前記第2絶縁層は、有機誘電体膜であること
を含む半導体素子。 - 請求項1から請求項4までのいずれか1項に記載の半導体素子において、
前記第1半導体層と前記第2半導体層とは直接接触しており、
前記第1半導体層と前記第2半導体層とが接触する接触面の形状が、
長方形であること
を含む半導体素子。 - 請求項1から請求項5までのいずれか1項に記載の半導体素子を有する装置。
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