JP7509691B2 - 固体撮像装置及び撮像装置 - Google Patents
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Description
本開示は、固体撮像装置及び撮像装置に関する。
従来より、垂直同期信号などの同期信号に同期して画像データ（フレーム）を撮像する同期型の固体撮像装置が、撮像装置などにおいて用いられている。この一般的な同期型の固体撮像装置では、同期信号の周期（例えば、１／６０秒）ごとにしか画像データを取得することができないため、交通やロボットなどに関する分野において、より高速な処理が要求された場合に対応することが困難になる。そこで、受光量が閾値を超えたことをアドレスイベントとしてリアルタイムに検出する検出回路を画素毎に設けた非同期型の固体撮像装置が提案されている。画素毎にアドレスイベントを検出する非同期型の固体撮像装置は、ＤＶＳ（Dynamic Vision Sensor）とも称される。
しかしながら、一般的なＤＶＳは、受光光量に応じた電荷を発生させる光電変換素子と、光電変換素子に発生した電荷による光電流の電流値の変化に基づいてアドレスイベントの発火の有無を検出するための回路（以下、画素回路という）とが同一の基板に集積された構成であるため、光電変換素子からの暗電流が画素回路を構成するトランジスタへ流れ込み、それにより、ＤＶＳのノイズ特性が悪化してしまうという課題が存在する。
そこで本開示では、ノイズ特性を改善することが可能な固体撮像装置及び撮像装置を提案する。
上記の課題を解決するために、本開示に係る一形態の固体撮像装置は、行列方向の２次元格子状に配列し、それぞれ受光量に応じた電荷を発生させる複数の光電変換素子と、前記複数の光電変換素子に発生した電荷に基づく光電流を検出する検出部とを備え、前記光電変換素子と前記検出部の少なくとも一部とは、異なるチップに配置される。
以下に、本開示の一実施形態について図面に基づいて詳細に説明する。なお、以下の実施形態において、同一の部位には同一の符号を付することにより重複する説明を省略する。
また、以下に示す項目順序に従って本開示を説明する。
１．はじめに
２．第１の実施形態
２．１ 撮像装置の構成例
２．２ 固体撮像装置の構成例
２．２．１ 固体撮像装置の積層構造例
２．２．２ 固体撮像装置の機能構成例
２．３ 単位画素の構成例
２．４ アドレスイベント検出部の構成例
２．４．１ 電流電圧変換部の構成例
２．４．２ 減算器及び量子化器の構成例
２．５ 各層への配置
２．６ 固体撮像装置の断面構造例
２．７ フロアマップ例
２．７．１ 第１チップ
２．７．２ 第２チップ
２．７．２．１ ソースフォロア型
２．７．２．２ ゲインブースト型
２．８ 作用・効果
３．第２の実施形態
３．１ トランジスタのノイズ特性の改善
３．１．１ ＦＤＳＯＩ（Fully Depleted Silicon On Insulator）の使用
３．１．２ トンネルＦＥＴ、ＦｉｎＦＥＴの使用
３．２ 作用・効果
４．第３の実施形態
４．１ 固体撮像装置の製造プロセス
４．２ 作用・効果
５．第４の実施形態
５．１ 単位画素の構成例
５．２ 固体撮像装置の断面構造例
５．３ フロアマップ例
５．４ 作用・効果
６．第５の実施形態
７．第６の実施形態
７．１ 固体撮像装置の積層構造例
７．２ 単位画素の構成例
８．第７の実施形態
８．１ 固体撮像装置の断面構造例
９．第８の実施形態
９．１ 固体撮像装置の機能構成例
９．１．１ カラムＡＤＣの構成例
９．２ 単位画素の構成例
９．３ 固体撮像装置の動作例
９．３．１ タイミングチャート
９．３．２ フローチャート
９．４ 固体撮像装置の断面構造例
９．５ フロアマップ例
９．５．１ 第１チップ
９．５．２ 第２チップ
９．６ 作用・効果
１０．第９の実施形態
１０．１ 固体撮像装置の断面構造例
１０．２ 作用・効果
１１．第１０の実施形態
１１．１ 画素アレイ部の構成例
１１．２ 画素ブロックの例
１１．２．１ ベイヤー配列
１１．２．２ Ｘ－Ｔｒａｎｓ（登録商標）型配列
１１．２．３ クアッドベイヤー配列
１１．２．４ ホワイトＲＧＢ配列
１１．３ 画素ブロックの構成例
１１．４ 固体撮像装置の動作例
１１．４．１ タイミングチャート
１１．４．２ フローチャート
１１．５ フロアマップ例
１１．５．１ 第１例
１１．５．１．１ 第１チップ
１１．５．１．２ 第２チップ
１１．５．２ 第２例
１１．５．３ 第３例
１１．６ 作用・効果
１２．移動体への応用例
１．はじめに
２．第１の実施形態
２．１ 撮像装置の構成例
２．２ 固体撮像装置の構成例
２．２．１ 固体撮像装置の積層構造例
２．２．２ 固体撮像装置の機能構成例
２．３ 単位画素の構成例
２．４ アドレスイベント検出部の構成例
２．４．１ 電流電圧変換部の構成例
２．４．２ 減算器及び量子化器の構成例
２．５ 各層への配置
２．６ 固体撮像装置の断面構造例
２．７ フロアマップ例
２．７．１ 第１チップ
２．７．２ 第２チップ
２．７．２．１ ソースフォロア型
２．７．２．２ ゲインブースト型
２．８ 作用・効果
３．第２の実施形態
３．１ トランジスタのノイズ特性の改善
３．１．１ ＦＤＳＯＩ（Fully Depleted Silicon On Insulator）の使用
３．１．２ トンネルＦＥＴ、ＦｉｎＦＥＴの使用
３．２ 作用・効果
４．第３の実施形態
４．１ 固体撮像装置の製造プロセス
４．２ 作用・効果
５．第４の実施形態
５．１ 単位画素の構成例
５．２ 固体撮像装置の断面構造例
５．３ フロアマップ例
５．４ 作用・効果
６．第５の実施形態
７．第６の実施形態
７．１ 固体撮像装置の積層構造例
７．２ 単位画素の構成例
８．第７の実施形態
８．１ 固体撮像装置の断面構造例
９．第８の実施形態
９．１ 固体撮像装置の機能構成例
９．１．１ カラムＡＤＣの構成例
９．２ 単位画素の構成例
９．３ 固体撮像装置の動作例
９．３．１ タイミングチャート
９．３．２ フローチャート
９．４ 固体撮像装置の断面構造例
９．５ フロアマップ例
９．５．１ 第１チップ
９．５．２ 第２チップ
９．６ 作用・効果
１０．第９の実施形態
１０．１ 固体撮像装置の断面構造例
１０．２ 作用・効果
１１．第１０の実施形態
１１．１ 画素アレイ部の構成例
１１．２ 画素ブロックの例
１１．２．１ ベイヤー配列
１１．２．２ Ｘ－Ｔｒａｎｓ（登録商標）型配列
１１．２．３ クアッドベイヤー配列
１１．２．４ ホワイトＲＧＢ配列
１１．３ 画素ブロックの構成例
１１．４ 固体撮像装置の動作例
１１．４．１ タイミングチャート
１１．４．２ フローチャート
１１．５ フロアマップ例
１１．５．１ 第１例
１１．５．１．１ 第１チップ
１１．５．１．２ 第２チップ
１１．５．２ 第２例
１１．５．３ 第３例
１１．６ 作用・効果
１２．移動体への応用例
１．はじめに
一般的なＤＶＳには、単位画素ごとにアドレスイベントの発火の有無を検出し、アドレスイベントの発火が検出された場合、このアドレスイベントが発火した単位画素から画素信号を読み出すという、いわゆるイベントドリブン型の駆動方式が採用されている。
一般的なＤＶＳには、単位画素ごとにアドレスイベントの発火の有無を検出し、アドレスイベントの発火が検出された場合、このアドレスイベントが発火した単位画素から画素信号を読み出すという、いわゆるイベントドリブン型の駆動方式が採用されている。
なお、本説明における単位画素とは、１つの光電変換素子（受光素子ともいう）を含んで構成された画素の最小単位であり、例えば、イメージセンサから読み出した画像データにおける各ドットに対応するものである。また、アドレスイベントとは、二次元格子状に配列する複数の単位画素それぞれに割り当てられたアドレスごとに発生するイベントであり、例えば、光電変換素子で発生した電荷に基づく電流（以下、光電流という）の電流値又はその変化量がある一定の閾値を超えたことなどである。
一般的なＤＶＳには、上述したように、光電変換素子と画素回路とが同一の基板に配置された構成が採用されている。このように、光電変換素子と回路素子とを同一基板に配置した構成では、光電変換素子からの暗電流が画素回路を構成する各トランジスタに流れ込み、それにより、ＤＶＳのノイズ特性が悪化してしまう場合が存在する。
また、光電変換素子と回路素子とを同一基板に配置した構成では、受光面における光電変換素子の占める割合が低下し、その結果、入射光に対する量子効率（以下、受光効率という）が低下してノイズ特性が悪化してしまうという課題も存在する。
さらに、光電変換素子と回路素子とを同一基板に配置した構成では、画素回路を構成する各トランジスタに十分な面積を確保することが困難となる場合が多く、その場合、各トランジスタのノイズ特性が悪化し、結果的に、ＤＶＳのノイズ特性が悪化してしまうという課題も発生する。
そこで以下の実施形態では、ノイズ特性の悪化を抑制することが可能な固体撮像装置及び撮像装置について、幾つか例を挙げて詳細に説明する。
２．第１の実施形態
まず、第１の実施形態に係る固体撮像装置及び撮像装置について、図面を参照して詳細に説明する。
まず、第１の実施形態に係る固体撮像装置及び撮像装置について、図面を参照して詳細に説明する。
２．１ 撮像装置の構成例
図１は、第１の実施形態に係る固体撮像装置及び撮像装置の概略構成例を示すブロック図である。図１に示すように、撮像装置１００は、例えば、撮像レンズ１１０、固体撮像装置２００、記録部１２０及び制御部１３０を備える。撮像装置１００としては、産業用ロボットに搭載されるカメラや、車載カメラなどが想定される。
図１は、第１の実施形態に係る固体撮像装置及び撮像装置の概略構成例を示すブロック図である。図１に示すように、撮像装置１００は、例えば、撮像レンズ１１０、固体撮像装置２００、記録部１２０及び制御部１３０を備える。撮像装置１００としては、産業用ロボットに搭載されるカメラや、車載カメラなどが想定される。
撮像レンズ１１０は、入射光を集光してその像を固体撮像装置２００の受光面に結像する光学系の一例である。受光面とは、固体撮像装置２００における光電変換素子が配列する面であってよい。固体撮像装置２００は、入射光を光電変換して画像データを生成する。また、固体撮像装置２００は、生成した画像データに対し、ノイズ除去やホワイトバランス調整等の所定の信号処理を実行する。この信号処理により得られた結果と、アドレスイベントの発火の有無を示す検出信号とは、信号線２０９を介して記録部１２０に出力される。なお、アドレスイベントの発火の有無を示す検出信号の生成方法については後述する。
記録部１２０は、例えば、フラッシュメモリやＤＲＡＭ（Dynamic Random Access Memory）やＳＲＡＭ（Static Random Access Memory）等で構成され、固体撮像装置２００から入力されたデータを記録する。
制御部１３０は、例えば、ＣＰＵ（Central Processing Unit）等で構成され、信号線１３９を介して種々の指示を出力することで、固体撮像装置２００など、撮像装置１００における各部を制御する。
２．２ 固体撮像装置の構成例
つづいて、固体撮像装置２００の構成例について、図面を参照して詳細に説明する。
つづいて、固体撮像装置２００の構成例について、図面を参照して詳細に説明する。
２．２．１ 固体撮像装置の積層構造例
図２は、第１の実施形態に係る固体撮像装置の積層構造例を示す図である。図２に示すように、固体撮像装置２００は、受光チップ２０１と検出チップ２０２とが上下に積層された構造を備える。受光チップ２０１は、例えば、光電変換素子が配列する第１チップ２０１ａと、画素回路が配列する第２チップ２０１ｂとが貼り合わされた２層積層構造を備える。
図２は、第１の実施形態に係る固体撮像装置の積層構造例を示す図である。図２に示すように、固体撮像装置２００は、受光チップ２０１と検出チップ２０２とが上下に積層された構造を備える。受光チップ２０１は、例えば、光電変換素子が配列する第１チップ２０１ａと、画素回路が配列する第２チップ２０１ｂとが貼り合わされた２層積層構造を備える。
第１チップ２０１ａと第２チップ２０１ｂとの接合、及び、受光チップ２０１（具体的には、第２チップ２０１ｂ）と検出チップ２０２との接合には、例えば、それぞれの接合面を平坦化して両者を電子間力で貼り合わせる、いわゆる直接接合を用いることができる。ただし、これに限定されず、例えば、互いの接合面に形成された銅（Ｃｕ）製の電極パッド同士をボンディングする、いわゆるＣｕ－Ｃｕ接合や、その他、バンプ接合などを用いることも可能である。
また、受光チップ２０１と検出チップ２０２とは、例えば、半導体基板を貫通するＴＳＶ（Through-Silicon Via）などの接続部を介して電気的に接続される。ＴＳＶを用いた接続には、例えば、受光チップ２０１に設けられたＴＳＶと受光チップ２０１から検出チップ２０２にかけて設けられたＴＳＶとの２つのＴＳＶをチップ外表で接続する、いわゆるツインＴＳＶ方式や、受光チップ２０１から検出チップ２０２まで貫通するＴＳＶで両者を接続する、いわゆるシェアードＴＳＶ方式などを採用することができる。
ただし、受光チップ２０１と検出チップ２０２との接合にＣｕ－Ｃｕ接合やバンプ接合を用いた場合には、Ｃｕ－Ｃｕ接合部やバンプ接合部を介して両者が電気的に接続される。
２．２．２ 固体撮像装置の機能構成例
図３は、第１の実施形態に係る固体撮像装置の機能構成例を示すブロック図である。図３に示すように、固体撮像装置２００は、駆動回路２１１と、信号処理部２１２と、アービタ２１３と、画素アレイ部３００とを備える。
図３は、第１の実施形態に係る固体撮像装置の機能構成例を示すブロック図である。図３に示すように、固体撮像装置２００は、駆動回路２１１と、信号処理部２１２と、アービタ２１３と、画素アレイ部３００とを備える。
画素アレイ部３００には、複数の単位画素が二次元格子状に配列される。単位画素とは、後述において詳細に説明するが、例えば、フォトダイオードなどの光電変換素子と、この光電変換素子で発生した電荷による光電流の電流値又はその変化量が所定の閾値を超えたか否かに基づき、アドレスイベントの発火の有無を検出する画素回路（本実施形態では、後述するアドレスイベント検出部４００に相当）とから構成される。ここで、画素回路は、複数の光電変換素子で共有され得る。その場合、各単位画素は、１つの光電変換素子と、共有される画素回路とを含んで構成される。
画素アレイ部３００の複数の単位画素は、それぞれが所定数の単位画素からなる複数の画素ブロックにグループ化されていてもよい。以下、水平方向に配列する単位画素又は画素ブロックの集合を「行」と称し、行に垂直な方向に配列された単位画素又は画素ブロックの集合を「列」と称する。
各単位画素は、画素回路においてアドレスイベントの発火が検出されると、当該単位画素から信号を読み出すことのリクエストを、アービタ２１３に出力する。
アービタ２１３は、１つ以上の単位画素からのリクエストを調停し、この調停結果に基づいて、リクエストを発行した単位画素に所定の応答を送信する。この応答を受け取った単位画素は、アドレスイベントの発火を示す検出信号を駆動回路２１１及び信号処理部２１２に出力する。
駆動回路２１１は、検出信号を出力した単位画素を順に駆動することで、アドレスイベントの発火が検出された単位画素から信号処理部２１２へ、例えば、受光量に応じた信号を出力させる。
信号処理部２１２は、単位画素から入力された信号に対して所定の信号処理を実行し、この信号処理の結果とアドレスイベントの検出信号とを、信号線２０９を介して記録部１２０に供給する。
２．３ 単位画素の構成例
つづいて、単位画素３１０の構成例について説明する。図４は、第１の実施形態に係る単位画素の概略構成例を示す回路図である。図４に示すように、単位画素３１０は、例えば、受光部３３０と、アドレスイベント検出部４００とを備える。なお、図４におけるロジック回路２１０は、例えば、図３における駆動回路２１１と、信号処理部２１２と、アービタ２１３とからなるロジック回路であってよい。
つづいて、単位画素３１０の構成例について説明する。図４は、第１の実施形態に係る単位画素の概略構成例を示す回路図である。図４に示すように、単位画素３１０は、例えば、受光部３３０と、アドレスイベント検出部４００とを備える。なお、図４におけるロジック回路２１０は、例えば、図３における駆動回路２１１と、信号処理部２１２と、アービタ２１３とからなるロジック回路であってよい。
受光部３３０は、例えば、フォトダイオードなどの光電変換素子３３３を備え、その出力は、アドレスイベント検出部４００に接続される。
アドレスイベント検出部４００は、例えば、電流電圧変換部４１０と、減算器４３０とを備える。ただし、アドレスイベント検出部４００は、その他にも、バッファや量子化器や転送部を備える。アドレスイベント検出部４００の詳細については、後述において図５等を用いて説明する。
このような構成において、受光部３３０の光電変換素子３３３は、入射光を光電変換して電荷を発生させる。光電変換素子３３３で発生した電荷は、その電荷量に応じた電流値の光電流として、アドレスイベント検出部４００に入力される。
２．４ アドレスイベント検出部の構成例
図５は、第１の実施形態に係るアドレスイベント検出部の概略構成例を示すブロック図である。図５に示すように、アドレスイベント検出部４００は、図４にも示した電流電圧変換部４１０、減算器４３０と及び量子化器４４０に加え、バッファ４２０と、転送部４５０とを備える。
図５は、第１の実施形態に係るアドレスイベント検出部の概略構成例を示すブロック図である。図５に示すように、アドレスイベント検出部４００は、図４にも示した電流電圧変換部４１０、減算器４３０と及び量子化器４４０に加え、バッファ４２０と、転送部４５０とを備える。
電流電圧変換部４１０は、受光部３３０からの光電流を、その対数の電圧信号に変換し、これにより生成された電圧信号をバッファ４２０に出力する。
バッファ４２０は、電流電圧変換部４１０からの電圧信号を補正し、補正後の電圧信号を減算器４３０に出力する。
減算器４３０は、駆動回路２１１からの行駆動信号に従ってバッファ４２０からの電圧信号の電圧レベルを低下させ、低下後の電圧信号を量子化器４４０に出力する。
量子化器４４０は、減算器４３０からの電圧信号をデジタル信号に量子化し、これにより生成されたデジタル信号を検出信号として転送部４５０に出力する。
転送部４５０は、量子化器４４０からの検出信号を信号処理部２１２等に転送する。この転送部４５０は、例えば、アドレスイベントの発火が検出された際に、転送部４５０から駆動回路２１１及び信号処理部２１２へのアドレスイベントの検出信号の送信を要求するリクエストをアービタ２１３に出力する。そして、転送部４５０は、リクエストに対する応答をアービタ２１３から受け取ると、検出信号を駆動回路２１１及び信号処理部２１２に出力する。
２．４．１ 電流電圧変換部の構成例
図５に示す構成における電流電圧変換部４１０は、例えば、図４に示すように、ＬＧトランジスタ４１１と、増幅トランジスタ４１２と、定電流回路４１５とを備えた、所謂ソースフォロア型の電流電圧変換部であってよい。ただし、これに限定されず、例えば、図６に例示するような、２つのＬＧトランジスタ４１１及び４１３と、２つの増幅トランジスタ４１２及び４１４と、定電流回路４１５とを備えた、所謂ゲインブースト型の電流電圧変換器であってもよい。
図５に示す構成における電流電圧変換部４１０は、例えば、図４に示すように、ＬＧトランジスタ４１１と、増幅トランジスタ４１２と、定電流回路４１５とを備えた、所謂ソースフォロア型の電流電圧変換部であってよい。ただし、これに限定されず、例えば、図６に例示するような、２つのＬＧトランジスタ４１１及び４１３と、２つの増幅トランジスタ４１２及び４１４と、定電流回路４１５とを備えた、所謂ゲインブースト型の電流電圧変換器であってもよい。
図４に示すように、ＬＧトランジスタ４１１のソース及び増幅トランジスタ４１２のゲートは、例えば、受光部３３０の光電変換素子３３３におけるカソードに接続される。ＬＧトランジスタ４１１のドレインは、例えば、電源端子ＶＤＤに接続される。
また、例えば、増幅トランジスタ４１２のソースは接地され、ドレインは定電流回路４１５を介して電源端子ＶＤＤに接続される。定電流回路４１５は、例えば、Ｐ型のＭＯＳ（Metal-Oxide-Semiconductor）トランジスタなどの負荷ＭＯＳトランジスタで構成されてもよい。
一方、ゲインブースト型の場合、図６に示すように、ＬＧトランジスタ４１１のソース及び増幅トランジスタ４１２のゲートは、例えば、受光部３３０の光電変換素子３３３におけるカソードに接続される。また、ＬＧトランジスタ４１１のドレインは、例えば、ＬＧトランジスタ４１３のソース及び増幅トランジスタ４１２のゲートに接続される。ＬＧトランジスタ４１３のドレインは、例えば、電源端子ＶＤＤに接続される。
また、例えば、増幅トランジスタ４１４のソースはＬＧトランジスタ４１１のゲート及び増幅トランジスタ４１２のドレインに接続される。増幅トランジスタ４１４のドレインは、例えば、定電流回路４１５を介して電源端子ＶＤＤに接続される。
図４又は図６に示すような接続関係とすることで、ループ状のソースフォロア回路が構成される。これにより、受光部３３０からの光電流が、その電荷量に応じた対数値の電圧信号に変換される。なお、ＬＧトランジスタ４１１及び４１３と、増幅トランジスタ４１２及び４１４とは、それぞれ例えばＮＭＯＳトランジスタで構成されてよい。
２．４．２ 減算器及び量子化器の構成例
図７は、第１の実施形態に係る減算器及び量子化器の概略構成例を示す回路図である。図７に示すように、減算器４３０は、コンデンサ４３１及び４３３と、インバータ４３２と、スイッチ４３４とを備える。また、量子化器４４０は、コンパレータ４４１を備える。
図７は、第１の実施形態に係る減算器及び量子化器の概略構成例を示す回路図である。図７に示すように、減算器４３０は、コンデンサ４３１及び４３３と、インバータ４３２と、スイッチ４３４とを備える。また、量子化器４４０は、コンパレータ４４１を備える。
コンデンサ４３１の一端は、バッファ４２０の出力端子に接続され、他端は、インバータ４３２の入力端子に接続される。コンデンサ４３３は、インバータ４３２に並列に接続される。スイッチ４３４は、コンデンサ４３３の両端を接続する経路を行駆動信号に従って開閉する。
インバータ４３２は、コンデンサ４３１を介して入力された電圧信号を反転する。このインバータ４３２は反転した信号をコンパレータ４４１の非反転入力端子（＋）に出力する。
スイッチ４３４をオンした際、コンデンサ４３１のバッファ４２０側には、電圧信号Ｖｉｎｉｔが入力される。また、その逆側は仮想接地端子となる。この仮想接地端子の電位を便宜上、ゼロとする。このとき、コンデンサ４３１に蓄積されている電位Ｑｉｎｉｔは、コンデンサ４３１の容量をＣ１とすると、次の式（１）により表される。一方、コンデンサ４３３の両端は、短絡されているため、その蓄積電荷はゼロとなる。
Ｑｉｎｉｔ＝Ｃ１×Ｖｉｎｉｔ （１）
Ｑｉｎｉｔ＝Ｃ１×Ｖｉｎｉｔ （１）
次に、スイッチ４３４がオフされて、コンデンサ４３１のバッファ４２０側の電圧が変化してＶａｆｔｅｒになった場合を考えると、コンデンサ４３１に蓄積される電荷Ｑａｆｔｅｒは、次の式（２）により表される。
Ｑａｆｔｅｒ＝Ｃ１×Ｖａｆｔｅｒ （２）
Ｑａｆｔｅｒ＝Ｃ１×Ｖａｆｔｅｒ （２）
一方、コンデンサ４３３に蓄積される電荷Ｑ２は、出力電圧をＶｏｕｔとすると、次の式（３）により表される。
Ｑ２＝－Ｃ２×Ｖｏｕｔ （３）
Ｑ２＝－Ｃ２×Ｖｏｕｔ （３）
このとき、コンデンサ４３１及び４３３の総電荷量は変化しないため、次の式（４）が成立する。
Ｑｉｎｉｔ＝Ｑａｆｔｅｒ＋Ｑ２ （４）
Ｑｉｎｉｔ＝Ｑａｆｔｅｒ＋Ｑ２ （４）
式（４）に式（１）乃至式（３）を代入して変形すると、次の式（５）が得られる。
Ｖｏｕｔ＝－（Ｃ１／Ｃ２）×（Ｖａｆｔｅｒ－Ｖｉｎｉｔ） （５）
Ｖｏｕｔ＝－（Ｃ１／Ｃ２）×（Ｖａｆｔｅｒ－Ｖｉｎｉｔ） （５）
式（５）は、電圧信号の減算動作を表し、減算結果の利得はＣ１／Ｃ２となる。通常、利得を最大化することが望まれるため、Ｃ１を大きく、Ｃ２を小さく設計することが好ましい。一方、Ｃ２が小さすぎると、ｋＴＣノイズが増大し、ノイズ特性が悪化するおそれがあるため、Ｃ２の容量削減は、ノイズを許容することができる範囲に制限される。また、単位画素ごとに減算器４３０を含むアドレスイベント検出部４００が搭載されるため、容量Ｃ１やＣ２には、面積上の制約がある。これらを考慮して、容量Ｃ１及びＣ２の値が決定される。
コンパレータ４４１は、減算器４３０からの電圧信号と、反転入力端子（－）に印加された所定の閾値電圧Ｖｔｈとを比較する。コンパレータ４４１は、比較結果を示す信号を検出信号として転送部４５０に出力する。
また、上述のアドレスイベント検出部４００全体のゲインＡは、電流電圧変換部４１０の変換ゲインをＣＧｌｏｇとし、バッファ４２０のゲインを‘１’とすると、次の式（６）により表される。
式（６）において、ｉｐｈｏｔｏ＿ｎは、ｎ番目の単位画素の光電流であり、その単位は、例えばアンペア（Ａ）である。Ｎは、画素ブロック内の単位画素３１０の数であり、本実施形態では‘１’である。
２．５ 各層への配置
以上で説明した構成において、図４に示すように、受光部３３０は、例えば、図２に示した受光チップ２０１における第１チップ２０１ａに配置され、画素回路（アドレスイベント検出部４００）の電流電圧変換部４１０におけるＬＧトランジスタ４１１及び増幅トランジスタ４１２は、例えば、図２に示した受光チップ２０１における第２チップ２０１ｂに配置される。また、他の構成（以下、他の回路構成の符号を‘５１０’とする）は、例えば、検出チップ２０２に配置される。なお、以下の説明では、明確化のため、第２チップ２０１ｂに配置される構成を上層画素回路５００という。電流電圧変換部４１０がソースフォロア型の場合（図４参照）、上層画素回路５００には、ＬＧトランジスタ４１１と、増幅トランジスタ４１２とが含まれる。一方、ゲインブースト型の場合、上層画素回路５００には、２つのＬＧトランジスタ４１１及び４１３と、２つの増幅トランジスタ４１２及び４１４が含まれる。
以上で説明した構成において、図４に示すように、受光部３３０は、例えば、図２に示した受光チップ２０１における第１チップ２０１ａに配置され、画素回路（アドレスイベント検出部４００）の電流電圧変換部４１０におけるＬＧトランジスタ４１１及び増幅トランジスタ４１２は、例えば、図２に示した受光チップ２０１における第２チップ２０１ｂに配置される。また、他の構成（以下、他の回路構成の符号を‘５１０’とする）は、例えば、検出チップ２０２に配置される。なお、以下の説明では、明確化のため、第２チップ２０１ｂに配置される構成を上層画素回路５００という。電流電圧変換部４１０がソースフォロア型の場合（図４参照）、上層画素回路５００には、ＬＧトランジスタ４１１と、増幅トランジスタ４１２とが含まれる。一方、ゲインブースト型の場合、上層画素回路５００には、２つのＬＧトランジスタ４１１及び４１３と、２つの増幅トランジスタ４１２及び４１４が含まれる。
図４に示すように、受光チップ２０１において、第１チップ２０１ａに配置された受光部３３０と、第２チップ２０１ｂに配置された上層画素回路５００とは、例えば、第１チップ２０１ａから第２チップ２０１ｂにかけて貫通する接続部５０１を介して電気的に接続される。
また、第２チップ２０１ｂに配置された上層画素回路５００と、検出チップ２０２に配置された他の回路構成５１０とは、例えば、第２チップ２０１ｂから検出チップ２０２にかけて貫通する接続部５０２を介して電気的に接続される。
なお、接続部５０１及び５０２は、例えば、ＴＳＶやＣｕ－Ｃｕ接合部やバンプ接合部などで構成することができる。
２．６ 固体撮像装置の断面構造例
図８は、第１の実施形態に係る固体撮像装置の断面構造例を示す断面図である。なお、図８には、光の入射面（受光面）に対して垂直な面で固体撮像装置２００を切断した場合の断面構造例が示されている。
図８は、第１の実施形態に係る固体撮像装置の断面構造例を示す断面図である。なお、図８には、光の入射面（受光面）に対して垂直な面で固体撮像装置２００を切断した場合の断面構造例が示されている。
図８に示すように、固体撮像装置２００は、第１チップ２０１ａと第２チップ２０１ｂとを貼り合わせてなる積層構造の受光チップ２０１に、検出チップ２０２をさらに貼り合わせた構造を備える。
第１チップ２０１ａと第２チップ２０１ｂとの接合面６１０、及び、受光チップ２０１と検出チップ２０２との接合面６２０は、それぞれ例えば直接接合された面であってよい。ただし、上述したように、直接接合の代わりに、Ｃｕ－Ｃｕ接合やバンプ接合等を用いることも可能である。
第１チップ２０１ａは、例えば、半導体基板６０１と、層間絶縁膜６０８とから構成される。
半導体基板６０１には、ｎ型半導体領域６０６と、ｎ型半導体領域６０６を囲むｐ型半導体領域６０５とで構成された光電変換素子３３３（受光部３３０）が形成されている。光電変換素子３３３は、オンチップレンズ６０２を介して半導体基板６０１の裏面側から入射する入射光を受光する。光電変換素子３３３とオンチップレンズ６０２との間には、オンチップレンズ６０２を搭載する面を平坦化する平坦化膜６０３や不図示のカラーフィルタ等が設けられていてもよい。
ｎ型半導体領域６０６は、光電変換によって発生した電荷（電子）を蓄積する電荷蓄積領域である。ｎ型半導体領域６０６を囲むｐ型半導体領域６０５のうち、光の入射面と反対側（上面側）の不純物濃度は、光の入射面側（下面側）の不純物濃度よりも高くてもよい。つまり、光電変換素子３３３は、ＨＡＤ（Hole-Accumulation Diode）構造になっており、ｎ型半導体領域６０６の下面側と上面側との各界面において、暗電流が発生することを抑制するように、ｐ型半導体領域６０５が形成されていてもよい。
半導体基板６０１には、裏面側からみて、複数の光電変換素子３３３の間を電気的及び光学的に分離する画素分離部６０４が２次元格子状に設けられており、この画素分離部６０４で区画された矩形の領域に、光電変換素子３３３が設けられている。
各光電変換素子３３３において、アノードは接地されており、カソードには、光電変換素子３３３に発生した電荷を取り出すためのコンタクト層６０７が設けられている。
層間絶縁膜６０８は、第１チップ２０１ａと第２チップ２０１ｂとを電気的に分離するアイソレータであり、半導体基板６０１における表面側、すなわち、第２チップ２０１ｂとの接合側に設けられている。層間絶縁膜６０８における接合面６１０は、例えば、第２チップ２０１ｂと直接接合するために平坦化されている。
第２チップ２０１ｂは、例えば、半導体基板６１１と、層間絶縁膜６１２と、配線層６１３とから構成される。
半導体基板６１１には、上層画素回路５００として、ＬＧトランジスタ４１１及び増幅トランジスタ４１２が形成されている。ＬＧトランジスタ４１１のソースと増幅トランジスタ４１２のゲートとは、例えば、層間絶縁膜６１２の上面から半導体基板６１１及び層間絶縁膜６０８を経て半導体基板６０１に形成されたコンタクト層６０７まで貫通するＴＳＶ５０１ａと、層間絶縁膜６１２の上面からＬＧトランジスタ４１１のソースまで貫通するＴＳＶ５０１ｂと、同じく層間絶縁膜６１２の上面から増幅トランジスタ４１２のゲートまで貫通するＴＳＶ５０１ｃと、ＴＳＶ５０１ａ、５０１ｂ及び５０１ｃを層間絶縁膜６１２の上面側で電気的に接続する配線５０１ｄとを介して、光電変換素子３３３のコンタクト層６０７と電気的に接続される。ＴＳＶ５０１ａ、５０１ｂ及び５０１ｃと、配線５０１ｄとは、図４における接続部５０１を構成する。
配線層６１３は、例えば、絶縁層と、絶縁層中に形成された多層の配線とを備える。この配線は、例えば、ＬＧトランジスタ４１１のゲート及び増幅トランジスタ４１２のドレインに接続されている。
また、配線層６１３は、検出チップ２０２との接合面６２０に露出する銅（Ｃｕ）製のパッド（Ｃｕパッド）６１９を備える。Ｃｕパッド６１９は、配線層６１３の配線を介して、ＬＧトランジスタ４１１のゲート及び増幅トランジスタ４１２のドレインに接続されている。
検出チップ２０２は、例えば、半導体基板６２１と、層間絶縁膜６２２と、配線層６２３とから構成される。
半導体基板６２１には、他の回路構成５１０として、例えば、電流電圧変換部４１０における定電流回路４１５や、アドレスイベント検出部４００の残りの回路や、ロジック回路２１０等を含む回路素子５１１が形成されている。
配線層６２３は、第２チップ２０１ｂの配線層６１３と同様に、例えば、絶縁層と、絶縁層中に形成された多層の配線とを備える。この配線は、例えば、半導体基板６２１に形成された回路素子５１１と電気的に接続されている。
また、配線層６２３は、第２チップ２０１ｂとの接合面６２０に露出するＣｕパッド６２９を備える。Ｃｕパッド６２９は、配線層６２３の配線を介して、回路素子５１１に接続されている。
第２チップ２０１ｂの配線層６１３の表面に露出するＣｕパッド６１９と、検出チップ２０２の配線層６２３の表面に露出するＣｕパッド６２９とは、第２チップ２０１ｂと検出チップ２０２とを電気的及び機械的に接合するＣｕ－Ｃｕ接合部を構成する。すなわち、図８に示す例では、図４における接続部５０２が、Ｃｕ－Ｃｕ接合部で構成されている。
２．７ フロアマップ例
つづいて、第１チップ２０１ａ及び第２チップ２０１ｂそれぞれのフロアマップについて、例を挙げて説明する。
つづいて、第１チップ２０１ａ及び第２チップ２０１ｂそれぞれのフロアマップについて、例を挙げて説明する。
２．７．１ 第１チップ
図９は、本実施形態に係る第１チップのフロアマップ例を示す平面図である。図９に示すように、第１チップ２０１ａには、受光部３３０の光電変換素子３３３が、２次元格子状に配列している。各光電変換素子３３３は、例えば、矩形の領域に形成されている。また、各光電変換素子３３３には、接続部５０１を構成するＴＳＶ５０１ａに接続されるコンタクト層６０７が形成されている。
図９は、本実施形態に係る第１チップのフロアマップ例を示す平面図である。図９に示すように、第１チップ２０１ａには、受光部３３０の光電変換素子３３３が、２次元格子状に配列している。各光電変換素子３３３は、例えば、矩形の領域に形成されている。また、各光電変換素子３３３には、接続部５０１を構成するＴＳＶ５０１ａに接続されるコンタクト層６０７が形成されている。
２．７．２ 第２チップ
２．７．２．１ ソースフォロア型
図１０は、電流電圧変換部４１０をソースフォロア型（図４参照）とした場合の第２チップのフロアマップ例を示す平面図である。図１０に示すように、第２チップ２０１ｂには、ＬＧトランジスタ４１１と増幅トランジスタ４１２とからなる上層画素回路５００が、２次元格子状に配列している。各上層画素回路５００は、例えば、第１チップ２０１ａに形成された光電変換素子３３３と同程度の領域内に形成されている。
２．７．２．１ ソースフォロア型
図１０は、電流電圧変換部４１０をソースフォロア型（図４参照）とした場合の第２チップのフロアマップ例を示す平面図である。図１０に示すように、第２チップ２０１ｂには、ＬＧトランジスタ４１１と増幅トランジスタ４１２とからなる上層画素回路５００が、２次元格子状に配列している。各上層画素回路５００は、例えば、第１チップ２０１ａに形成された光電変換素子３３３と同程度の領域内に形成されている。
各上層画素回路５００において、ＬＧトランジスタ４１１は、例えば、ゲート４１１１と、ゲート４１１１に対してソース側に形成された拡散領域４１６と、ゲート４１１１に対してドレイン側に形成された拡散領域４１７とを備える。また、増幅トランジスタ４１２は、例えば、ゲート４１２１と、ゲート４１２１に対してソース側に形成された拡散領域４１８と、ゲート４１２１に対してドレイン側に形成された拡散領域４１９とを備える。
ＬＧトランジスタ４１１のソース側の拡散領域４１６には、接続部５０１を構成するＴＳＶ５０１ａと、増幅トランジスタ４１２のゲート４１２１とが接続される。一方、ドレイン側の拡散領域４１７には、電源電圧ＶＤＤが接続される。
増幅トランジスタ４１２のソース側の拡散領域４１８には、接地電圧ＶＳＳが接続される。一方、ドレイン側の拡散領域４１９には、ＬＧトランジスタ４１１のゲート４１１１が接続される。
２．７．２．２ ゲインブースト型
図１１は、電流電圧変換部４１０をゲインブースト型（図６参照）とした場合の第２チップのフロアマップ例を示す平面図である。図１１に示すように、第２チップ２０１ｂには、ＬＧトランジスタ４１１及び４１３と増幅トランジスタ４１２及び４１４とからなる上層画素回路５００が、２次元格子状に配列している。各上層画素回路５００は、例えば、第１チップ２０１ａに形成された光電変換素子３３３と同程度の領域内に形成されている。
図１１は、電流電圧変換部４１０をゲインブースト型（図６参照）とした場合の第２チップのフロアマップ例を示す平面図である。図１１に示すように、第２チップ２０１ｂには、ＬＧトランジスタ４１１及び４１３と増幅トランジスタ４１２及び４１４とからなる上層画素回路５００が、２次元格子状に配列している。各上層画素回路５００は、例えば、第１チップ２０１ａに形成された光電変換素子３３３と同程度の領域内に形成されている。
各上層画素回路５００では、図１０に示した上層画素回路５００と同様の配置において、ＬＧトランジスタ４１１のドレイン側にＬＧトランジスタ４１３のゲート４１３１が配置され、増幅トランジスタ４１２のドレイン側に増幅トランジスタ４１４のゲート４１４１が配置されている。
ＬＧトランジスタ４１３のゲート４１３１に対してソース側の拡散領域４１７は、ＬＧトランジスタ４１１と共有されている。一方、ドレイン側の拡散領域４１７１には、拡散領域４１７に代えて、電源電圧ＶＤＤが接続されている。
増幅トランジスタ４１４のゲート４１４１に対してソース側の拡散領域４１９は、増幅トランジスタ４１２と共有されている。一方、ドレイン側の拡散領域４１９１は、ＬＧトランジスタ４１３のゲート４１３１に接続されている。
２．８ 作用・効果
以上のように、本実施形態によれば、受光部３３０の光電変換素子３３３と上層画素回路５００とが層間絶縁膜６０８を隔てて電気的に分離された異なる半導体基板６０１及び６１１に配置されているため、光電変換素子３３３からの暗電流の上層画素回路５００を構成する各トランジスタへの流れ込みを低減することが可能となる。それにより、ＤＶＳのノイズ特性の悪化を抑制することが可能となる。
以上のように、本実施形態によれば、受光部３３０の光電変換素子３３３と上層画素回路５００とが層間絶縁膜６０８を隔てて電気的に分離された異なる半導体基板６０１及び６１１に配置されているため、光電変換素子３３３からの暗電流の上層画素回路５００を構成する各トランジスタへの流れ込みを低減することが可能となる。それにより、ＤＶＳのノイズ特性の悪化を抑制することが可能となる。
また、光電変換素子３３３と上層画素回路５００とが別基板に配置されるため、受光面における光電変換素子３３３の占める割合を増加させることが化可能となる。それにより、入射光に対する受光効率を向上させることが可能となるため、ＤＶＳのノイズ特性の悪化をより抑制することが可能となる。
さらに、光電変換素子３３３と上層画素回路５００とが別基板に配置されることで、上層画素回路５００を構成する各トランジスタに十分な面積を確保することが可能となるため、各トランジスタのノイズ特性の悪化を抑制して、ＤＶＳのノイズ特性の悪化をより抑制することが可能となる。
３．第２の実施形態
次に、第２の実施形態に係る固体撮像装置及び撮像装置について、図面を参照して詳細に説明する。
次に、第２の実施形態に係る固体撮像装置及び撮像装置について、図面を参照して詳細に説明する。
３．１ トランジスタのノイズ特性の改善
ＤＶＳのノイズ特性は、上述したように、光電変換素子３３３から上層画素回路５００への暗電流の流れ込みの他に、上層画素回路５００を構成する各トランジスタのノイズ特性が悪化することでも悪化する。ここで、上層画素回路５００を構成する各トランジスタにおける電流とノイズとの関係を、図１２に示す。図１２において、横軸は、トランジスタごとのドレイン電流であり、縦軸は、トランジスタごとのノイズ成分である。
ＤＶＳのノイズ特性は、上述したように、光電変換素子３３３から上層画素回路５００への暗電流の流れ込みの他に、上層画素回路５００を構成する各トランジスタのノイズ特性が悪化することでも悪化する。ここで、上層画素回路５００を構成する各トランジスタにおける電流とノイズとの関係を、図１２に示す。図１２において、横軸は、トランジスタごとのドレイン電流であり、縦軸は、トランジスタごとのノイズ成分である。
図１２に示すように、上層画素回路５００を構成する各トランジスタのノイズは、電流量に比例して増加する。これは、トランジスタのノイズ特性では、熱雑音ＳＶｇが支配的であることを示している。トランジスタの飽和領域における熱雑音ＳＶｇは、以下の式（７）で表すことができる。式（７）において、ｋはボルツマン係数、Ｔは絶対温度、ｇｍはトランスコンダクタンスである。
式（７）から分かるように、トランジスタの飽和領域における熱雑音ＳＶｇを低減するためには、トランジスタのトランスコンダクタンスｇｍを大きくすることが有効である。トランジスタのトランスコンダクタンスｇｍは、以下の式（８）で表すことができる。式（８）において、Ｗはトランジスタのゲート面積である。
式（８）から分かるように、トランジスタのトランスコンダクタンスｇｍを増加させる方法としては、トランジスタのゲート面積Ｗを拡大する方法が存在する。例えば、第１の実施形態において、画素回路を構成するＬＧトランジスタ４１１及び増幅トランジスタ４１２のゲート面積を大きくすることで、ＬＧトランジスタ４１１及び増幅トランジスタ４１２の熱雑音ＳＶｇを低減してノイズ特性を改善することが可能となる。
また、トランジスタのトランスコンダクタンスｇｍを増加させる他の方法としては、以下のような方法も存在する。
３．１．１ ＦＤＳＯＩ（Fully Depleted Silicon On Insulator）の使用
トランジスタのトランスコンダクタンスｇｍを増加させる方法の１つとしては、上層画素回路５００を形成する第２チップ２０１ｂの半導体基板６１１に、ＦＤＳＯＩ基板を用いる方法が存在する。
トランジスタのトランスコンダクタンスｇｍを増加させる方法の１つとしては、上層画素回路５００を形成する第２チップ２０１ｂの半導体基板６１１に、ＦＤＳＯＩ基板を用いる方法が存在する。
図１３は、ＦＤＳＯＩ基板に作成されたトランジスタの概略構成例を示す断面図である。図１３に示すように、ＦＤＳＯＩ基板７０１は、例えば、シリコン基板などの支持基板７０４と、支持基板７０４上に位置するシリコン酸化膜などの埋込み酸化膜７０３と、埋込み酸化膜７０３上に位置する薄いシリコン薄膜７０２とを備える。
上層画素回路５００における各トランジスタ（第１の実施形態では、ＬＧトランジスタ４１１及び増幅トランジスタ４１２、又は、ＬＧトランジスタ４１１及び４１３並びに増幅トランジスタ４１２及び４１４に相当）７００は、シリコン薄膜７０２に形成されたソース７０７及びドレイン７０８と、シリコン薄膜７０２におけるソース７０７及びドレイン７０８で挟まれた領域上に設けられたゲート絶縁膜７０６及びゲート７０５とを備える。
このような構成において、支持基板７０４にバックバイアスを印加することで、トランジスタ７００のゲート制御性を向上することが可能となる。なお、バックバイアスは、例えば、支持基板７０４に対して裏面やサイドから直接印加されてもよいし、シリコン薄膜７０２から埋込み酸化膜７０３までを貫通するトレンチの底部に露出された支持基板７０４に形成されたコンタクト層に印加されてもよい。
図１４は、図１３に例示するトランジスタの電流電圧特性を示すグラフである。図１４において、実線は、バックバイアスとしてゲート７０５に印加した電圧と同等の電圧を印加した場合を示し、破線は、支持基板７０４を接地（バックバイアスなし）した場合を示している。
図１４に示すように、トランジスタ７００にバックバイアスを与えることで、ドレイン電流が２倍以上増加している。これは、バックバイアスを与えることで、トランジスタ７００のトランスコンダクタンスｇｍが２倍以上改善されたことを示している。したがって、第２チップ２０１ｂの半導体基板６１１にＦＤＳＯＩ基板７０１を用い、ＦＤＳＯＩ基板７０１に作成したＬＧトランジスタ４１１及び増幅トランジスタ４１２にバックバイアスを与えることで、熱雑音ＳＶｇを１／２以下に低減することが可能となる。
３．１．２ トンネルＦＥＴ、ＦｉｎＦＥＴの使用
また、トランジスタのサブスレッショルド領域における熱雑音ＳＶｇは、以下の式（９）で表すことができる。式（９）において、ｑは電荷素量、Ｓはサブスレッショルド係数、Ｖｄはドレイン電圧である。
また、トランジスタのサブスレッショルド領域における熱雑音ＳＶｇは、以下の式（９）で表すことができる。式（９）において、ｑは電荷素量、Ｓはサブスレッショルド係数、Ｖｄはドレイン電圧である。
式（９）から分かるように、トランジスタのサブスレッショルド領域における熱雑音ＳＶｇを低減するためには、トランジスタのサブスレッショルド係数Ｓを小さくすることが有効である。
サブスレッショルド係数Ｓの小さいトランジスタとしては、図１５に例示するトンネルＦＥＴ７１０や、図１６に例示するＦｉｎＦＥＴ７２０のような、トンネル電流による急峻なオン／オフ特性（サブスレッショルド特性）を備えるトランジスタを例示することができる。
これらのような、サブスレッショルド係数Ｓの小さいトランジスタを上層画素回路５００を構成する各トランジスタに用いることで、トランジスタの熱雑音ＳＶｇを低減してノイズ特性を改善することが可能である。例えば、サブスレッショルド係数Ｓが１／２のトランジスタを用いることで、理論上、熱雑音ＳＶｇを１／４に低減することが可能となる。
３．２ 作用・効果
以上のように、本実施形態によれば、上層画素回路５００を構成するトランジスタに、トランスコンダクタンスｇｍやサブスレッショルド係数Ｓが良好なトランジスタを用いることで、トランジスタの熱雑音を低減することが可能となる。その結果、ＤＶＳのノイズ特性を改善することが可能となる。
以上のように、本実施形態によれば、上層画素回路５００を構成するトランジスタに、トランスコンダクタンスｇｍやサブスレッショルド係数Ｓが良好なトランジスタを用いることで、トランジスタの熱雑音を低減することが可能となる。その結果、ＤＶＳのノイズ特性を改善することが可能となる。
なお、その他の構成、動作及び効果は、上述した実施形態と同様であってよいため、ここでは詳細な説明を省略する。
４．第３の実施形態
第３の実施形態では、本開示に係る固体撮像装置２００の製造プロセスについて、例を挙げて説明する。なお、本実施形態では、第２チップ２０１ｂの半導体基板６１１に、第２の実施形態で例示したＦＤＳＯＩ基板７０１を用いた場合を例示するが、他の構成の固体撮像装置２００に対しても同様に適用することが可能である。
第３の実施形態では、本開示に係る固体撮像装置２００の製造プロセスについて、例を挙げて説明する。なお、本実施形態では、第２チップ２０１ｂの半導体基板６１１に、第２の実施形態で例示したＦＤＳＯＩ基板７０１を用いた場合を例示するが、他の構成の固体撮像装置２００に対しても同様に適用することが可能である。
４．１ 固体撮像装置の製造プロセス
図１７～図２８は、第３の実施形態に係る固体撮像装置の製造プロセスの一例を示す断面図である。本製造プロセスでは、まず、アクセプタが拡散されたｐ型の半導体基板６０１に対し、格子状の画素分離部６０４を形成することで、個々の光電変換素子３３３が形成される領域を区画する。
図１７～図２８は、第３の実施形態に係る固体撮像装置の製造プロセスの一例を示す断面図である。本製造プロセスでは、まず、アクセプタが拡散されたｐ型の半導体基板６０１に対し、格子状の画素分離部６０４を形成することで、個々の光電変換素子３３３が形成される領域を区画する。
次に、画素分離部６０４で区画された領域に、半導体基板６０１の表面側からドナーをイオン注入することで、ｐ型半導体領域６０５及びｎ型半導体領域６０６で構成された光電変換素子３３３を形成する。
次に、半導体基板６０１の表面側に、ｎ型半導体領域６０６にまで達するようにドナーをイオン注入することで、ｎ型半導体領域６０６に電気的に接続されたコンタクト層６０７を形成する。
次に、半導体基板６０１に、例えば、プラズマＣＶＤ（Chemical Vapor Deposition）法を用いて酸化シリコン（ＳｉＯ２）を堆積させることで、層間絶縁膜６０８を形成する。つづいて、例えば、ＣＭＰ（Chemical Mechanical Polishing）により、層間絶縁膜６０８の表面を平坦化する。
その後、半導体基板６０１の裏面側に平坦化膜６０３及びオンチップレンズ６０２を形成する。これにより、図１７に示すように、個片化前の第１チップ２０１ａが形成される。
次に、図１８に示すように、裏面にシリコン酸化膜７３１が形成されたＳＯＩ基板７０１Ａ（支持基板（例えば、シリコン基板）７０４、埋込み酸化膜（例えば、シリコン酸化膜）７０３及びシリコン層７０２Ａ）におけるシリコン酸化膜７３１の表面を、第１チップ２０１ａの層間絶縁膜６０８の表面と貼り合わせることで、ＳＯＩ基板７０１Ａと第１チップ２０１ａとを直接接合する。なお、シリコン酸化膜７３１の表面は、例えば、ＣＭＰにより平坦化されているものとする。
次に、図１９に示すように、ＳＯＩ基板７０１Ａのシリコン層７０２Ａを薄膜化することで、シリコン薄膜７０２を形成する。
次に、図２０に示すように、シリコン薄膜７０２から支持基板７０４の途中まで達する素子分離絶縁膜（チャネルストッパともいう）７３２を形成する。なお、素子分離絶縁膜７３２は、上層画素回路５００のＬＧトランジスタ４１１及び増幅トランジスタ４１２を区画する領域に加え、ＬＧトランジスタ４１１及び増幅トランジスタ４１２それぞれに対してバックバイアスを印加するための領域についても形成される。なお、以降の説明では、第１チップ２０１ａにおける層間絶縁膜６０８より下層については、図示が省略されている。
次に、図２１に示すように、素子分離絶縁膜７３２が形成されたシリコン薄膜７０２の表面に、シリコン酸化膜７０６Ａを形成する。
次に、図２２に示すように、素子分離絶縁膜７３２で区画された領域のうち、バックバイアスを印加するための領域を、例えば、ＲＩＥ（Reactive Ion Etching）により彫り込むことで、支持基板７０４を露出させるトレンチ７３３を形成する。
次に、図２３に示すように、素子分離絶縁膜７３２で区画された領域のうち、ＬＧトランジスタ４１１及び増幅トランジスタ４１２それぞれを形成する領域におけるシリコン酸化膜７０６Ａ上に、それぞれのトランジスタ（４１１及び４１２）のゲート７０５（ゲート４１１１又は４１２１に相当）を形成する。
次に、図２４に示すように、例えば、ゲート７０５が形成されたＦＤＳＯＩ基板７０１表面をエッチバックすることで、露出しているシリコン酸化膜７０６Ａを除去するとともに、ゲート７０５の下にゲート絶縁膜７０６を形成する。つづいて、図２５に示すように、例えば、ゲート７０５及び素子分離絶縁膜７３２をマスクとして用いつつ、ＦＤＳＯＩ基板７０１表面に所定のドーパントをイオン注入することで、シリコン薄膜７０２におけるゲート７０５の下方の領域を挟み込むソース７０７及びドレイン７０８を形成するとともに、支持基板７０４におけるトレンチ７３３で露出された領域に、バックバイアスを印加するためのコンタクト層７３４を形成する。
次に、図２６に示すように、ＦＤＳＯＩ基板７０１上に、例えば、プラズマＣＶＤ法を用いて窒化シリコン（ＳｉＮ）を堆積させることで、層間絶縁膜６１２を形成する。
次に、図２７に示すように、層間絶縁膜６１２に、ゲート７０５及びコンタクト層７３４を露出させるスルーホールを形成するとともに、層間絶縁膜６１２、ＦＤＳＯＩ基板７０１、シリコン酸化膜７３１及び層間絶縁膜６０８を貫通してコンタクト層６０７を露出させるスルーホールを形成し、形成されたスルーホール内に、コンタクト層６０７に接続するＴＳＶ５０１ａと、ゲート７０５に接続するＴＳＶ５０１ｃと、コンタクト層７３４に接続するＴＳＶ７３６とをそれぞれ形成する。なお、図示は省略するが、ＬＧトランジスタ４１１のソースに接続されるＴＳＶ５０１ｂも、同様に形成される。
次に、図２８に示すように、層間絶縁膜６１２上に、ＴＳＶ５０１ａ、ＴＳＶ５０１ｂ及び５０１ｃを接続する配線５０１ｄを形成するとともに、ＴＳＶ７３６を所定の配線に接続する配線７３７を形成する。これにより、ＦＤＳＯＩ基板７０１に、ＬＧトランジスタ４１１及び増幅トランジスタ４１２よりなる上層画素回路５００が形成される。
その後、ＦＤＳＯＩ基板７０１上に、配線層６１３を形成し、この配線層６１３のＣｕパッド６１９と、検出チップ２０２における配線層６２３のＣｕパッド６２９とを接合（Ｃｕ－Ｃｕ接合）することで、本実施形態に係る固体撮像装置２００が製造される（図８参考）。なお、検出チップ２０２は、別途作成しておくものとする。
４．２ 作用・効果
以上のように、本実施形態によれば、受光部３３０の光電変換素子３３３と上層画素回路５００とが層間絶縁膜６０８を隔てて電気的に分離された異なる半導体基板６０１及びＦＤＳＯＩ基板７０１（半導体基板６１１でもよい）に配置された固体撮像装置２００を製造することが可能となる。
以上のように、本実施形態によれば、受光部３３０の光電変換素子３３３と上層画素回路５００とが層間絶縁膜６０８を隔てて電気的に分離された異なる半導体基板６０１及びＦＤＳＯＩ基板７０１（半導体基板６１１でもよい）に配置された固体撮像装置２００を製造することが可能となる。
なお、その他の構成、動作及び効果は、上述した実施形態と同様であってよいため、ここでは詳細な説明を省略する。
５．第４の実施形態
第４の実施形態では、上述した実施形態に係る固体撮像装置２００において、光電変換素子３３３とアドレスイベント検出部４００との間に、オーバフローゲート（ＯＦＧ）が設けられる。以下に、第４の実施形態に係る固体撮像装置及び撮像装置について、図面を参照して詳細に説明する。
第４の実施形態では、上述した実施形態に係る固体撮像装置２００において、光電変換素子３３３とアドレスイベント検出部４００との間に、オーバフローゲート（ＯＦＧ）が設けられる。以下に、第４の実施形態に係る固体撮像装置及び撮像装置について、図面を参照して詳細に説明する。
本実施形態において、撮像装置及び固体撮像装置の構成及び動作は、上述した実施形態と同様であってよい。ただし、本実施形態では、単位画素３１０における受光部３３０が、図２９に示す受光部７３０に置き換えられる。
５．１ 単位画素の構成例
図２９は、本実施形態に係る単位画素の概略構成例を示す回路図である。図２９に示すように、本実施形態に係る単位画素３１０では、上述した実施形態における受光部３３０（図４等参照）が、図２９に示す受光部７３０に置き換えられている。
図２９は、本実施形態に係る単位画素の概略構成例を示す回路図である。図２９に示すように、本実施形態に係る単位画素３１０では、上述した実施形態における受光部３３０（図４等参照）が、図２９に示す受光部７３０に置き換えられている。
受光部７３０は、光電変換素子３３３に加え、ＯＦＧ（OverFlow Gate）トランジスタ３３２を備える。ＯＦＧトランジスタ３３２は、例えば、Ｎ型のＭＯＳトランジスタ（以下、単にＮＭＯＳトランジスタという）を用いて構成されてよい。
ＯＦＧトランジスタ３３２のソースは、光電変換素子３３３のカソードに接続され、ドレインは、接続部５０１を介してアドレスイベント検出部４００に接続されている。また、ＯＦＧトランジスタ３３２のゲートには、光電変換素子３３３に発生した電荷のアドレスイベント検出部４００への転送を制御する制御信号ＯＦＧが、駆動回路２１１から印加される。
５．２ 固体撮像装置の断面構造例
図３０は、本実施形態に係る固体撮像装置の断面構造例を示す断面図である。なお、図３０には、図８と同様、光の入射面（受光面）に対して垂直な面で固体撮像装置２００を切断した場合の断面構造例が示されている。
図３０は、本実施形態に係る固体撮像装置の断面構造例を示す断面図である。なお、図３０には、図８と同様、光の入射面（受光面）に対して垂直な面で固体撮像装置２００を切断した場合の断面構造例が示されている。
図３０に示すように、固体撮像装置２００は、例えば、図８に例示した固体撮像装置２００と同様の積層構造及び断面構造において、第１チップ２０１ａにおける半導体基板６０１に、ＯＦＧトランジスタ３３２が形成されている。
そこで本実施形態では、半導体基板６０１に、光電変換素子３３３用のｎ型半導体領域６０６の他に、ＯＦＧトランジスタ３３２のドレインとなるｎ型半導体領域３３２２が形成されている。ｎ型半導体領域６０６とｎ型半導体領域３３２２との間は、例えば、ｐ型半導体領域７１５によって電気的に分離されている。接続部５０１のＴＳＶ５０１ａは、コンタクト層６０７を介して、ｎ型半導体領域３３２２と電気的に接続されている。
また、半導体基板６０１には、ＯＦＧトランジスタ３３２のゲート３３２１も設けられている。ゲート３３２１は、ｎ型半導体領域３３２２からｐ型半導体領域７１５を介してｎ型半導体領域６０６の途中まで達する。したがって、ゲート３３２１にハイレベルの制御信号ＯＦＧを印加することで、光電変換素子３３３のｎ型半導体領域６０６に蓄積している電荷がＯＦＧトランジスタ３３２及びＴＳＶ５０１ａを介して第２チップ２０１ｂへ流れ出す。
５．３ フロアマップ例
また、本実施形態に係る第２チップ２０１ｂのフロアマップ例は、例えば、第１の実施形態において図１０又は図１１を用いて説明したフロアマップ例と同様であってよい。一方、第１チップ２０１ａのフロアマップ例は、図３１に示されるフロアマップ例に置き換えられる。
また、本実施形態に係る第２チップ２０１ｂのフロアマップ例は、例えば、第１の実施形態において図１０又は図１１を用いて説明したフロアマップ例と同様であってよい。一方、第１チップ２０１ａのフロアマップ例は、図３１に示されるフロアマップ例に置き換えられる。
図３１に示すように、本実施形態に係る第１チップ２０１ａのフロアマップ例では、図９に示したフロアマップ例と同様のレイアウトにおいて、光電変換素子３３３とコンタクト層６０７との間に、ＯＦＧトランジスタ３３２のゲート３３２１が配置されている。
５．４ 作用・効果
以上のように、本実施形態では、光電変換素子３３３とアドレスイベント検出部４００との間に、光電変換素子３３３からの電荷の読出しを制御するＯＦＧトランジスタ３３２が配置される。また、このＯＦＧトランジスタ３３２は、光電変換素子３３３と同じ第１チップ２０１ａに配置される。このような構成を備えることで、本実施形態によれば、必要なタイミングで光電変換素子３３３から電荷を読み出すことが可能となる。
以上のように、本実施形態では、光電変換素子３３３とアドレスイベント検出部４００との間に、光電変換素子３３３からの電荷の読出しを制御するＯＦＧトランジスタ３３２が配置される。また、このＯＦＧトランジスタ３３２は、光電変換素子３３３と同じ第１チップ２０１ａに配置される。このような構成を備えることで、本実施形態によれば、必要なタイミングで光電変換素子３３３から電荷を読み出すことが可能となる。
なお、その他の構成、動作及び効果は、上述した実施形態と同様であってよいため、ここでは詳細な説明を省略する。
６．第５の実施形態
次に、第５の実施形態に係る撮像装置及び固体撮像装置について、図面を参照して詳細に説明する。
次に、第５の実施形態に係る撮像装置及び固体撮像装置について、図面を参照して詳細に説明する。
上述した実施形態では、第２チップ２０１ｂに配置する上層画素回路５００を、アドレスイベント検出部４００における電流電圧変換部４１０の一部のトランジスタ（ＬＧトランジスタ４１１（又は、ＬＧトランジスタ４１１及び４１３）及び増幅トランジスタ４１２（又は、増幅トランジスタ４１２及び４１４））としていた。ただし、第２チップ２０１ｂに配置する上層画素回路５００は、これらの回路素子に限定されるものではない。例えば、図３２に例示するように、アドレスイベント検出部４００全体を第２チップ２０１ｂに配置することも可能である。若しくは、図３３に例示するように、アドレスイベント検出部４００全体に加え、ロジック回路２１０における駆動回路２１１も、第２チップ２０１ｂに配置することも可能である。
以上のように、第２チップ２０１ｂに配置される構成は、種々変更することが可能である。その場合でも、受光部３３０の光電変換素子３３３と、第２チップ２０１ｂに配置される回路素子とが、層間絶縁膜６０８を隔てて電気的に分離された異なる半導体基板６０１及び６１１に配置されるため、光電変換素子３３３からの暗電流の流れ込みを低減して、ＤＶＳのノイズ特性の悪化を抑制することが可能となる。
なお、図３２及び図３３には、第４の実施形態において図２９を用いて説明した固体撮像装置２００をベースとした場合が例示されているが、これに限定されず、例えば、図４に例示した固体撮像装置２００など、他の実施形態に係る固体撮像装置２００をベースとすることも可能である。
また、その他の構成、動作及び効果は、上述した実施形態と同様であってよいため、ここでは詳細な説明を省略する。
７．第６の実施形態
次に、第６の実施形態に係る撮像装置及び固体撮像装置について、図面を参照して詳細に説明する。
次に、第６の実施形態に係る撮像装置及び固体撮像装置について、図面を参照して詳細に説明する。
７．１ 固体撮像装置の積層構造例
上述した実施形態では、受光チップ２０１が第１チップ２０１ａと第２チップ２０１ｂとの２層で構成され、これに検出チップ２０２を貼り合わせることで、３層積層構造の固体撮像装置２００を構成していた（図２参照）。ただし、固体撮像装置２００の積層数は、３層に限定されるものではない。例えば、図３４に例示するように、２層構造の受光チップ２０１と検出チップ２０２とに加え、ロジックチップ２０３がさらに積層された４層積層構造とすることも可能である。
上述した実施形態では、受光チップ２０１が第１チップ２０１ａと第２チップ２０１ｂとの２層で構成され、これに検出チップ２０２を貼り合わせることで、３層積層構造の固体撮像装置２００を構成していた（図２参照）。ただし、固体撮像装置２００の積層数は、３層に限定されるものではない。例えば、図３４に例示するように、２層構造の受光チップ２０１と検出チップ２０２とに加え、ロジックチップ２０３がさらに積層された４層積層構造とすることも可能である。
７．２ 単位画素の構成例
図３５は、固体撮像装置を４層積層構造とした場合の単位画素の概略構成例を示す回路図である。図３５に示すように、固体撮像装置２００を４層積層構造とした場合、最下層（４層目）のロジックチップ２０３には、例えば、駆動回路２１１や信号処理部２１２やアービタ２１３などのロジック回路２１０を配置することができる。ただし、これに限定されず、ロジック回路２１０の一部（例えば、駆動回路２１１）を第２チップ２０１ｂ又は検出チップ２０２に配置し、残りをロジックチップ２０３に配置したり、アドレスイベント検出部４００の一部をロジックチップ２０３に配置したりなど、種々変形することが可能である。
図３５は、固体撮像装置を４層積層構造とした場合の単位画素の概略構成例を示す回路図である。図３５に示すように、固体撮像装置２００を４層積層構造とした場合、最下層（４層目）のロジックチップ２０３には、例えば、駆動回路２１１や信号処理部２１２やアービタ２１３などのロジック回路２１０を配置することができる。ただし、これに限定されず、ロジック回路２１０の一部（例えば、駆動回路２１１）を第２チップ２０１ｂ又は検出チップ２０２に配置し、残りをロジックチップ２０３に配置したり、アドレスイベント検出部４００の一部をロジックチップ２０３に配置したりなど、種々変形することが可能である。
以上のように、４層積層構造とすることで、画素回路を構成するトランジスタにより大面積を割り当てることが可能となるため、トランジスタの熱雑音をより低減してＤＶＳのノイズ特性をさらに改善することが可能となる。
なお、図３５には、第４の実施形態において図２９を用いて説明した固体撮像装置２００をベースとした場合が例示されているが、これに限定されず、例えば、図４に例示した固体撮像装置２００など、他の実施形態に係る固体撮像装置２００をベースとすることも可能である。
また、その他の構成、動作及び効果は、上述した実施形態と同様であってよいため、ここでは詳細な説明を省略する。
８．第７の実施形態
次に、第７の実施形態に係る撮像装置及び固体撮像装置について、図面を参照して詳細に説明する。
次に、第７の実施形態に係る撮像装置及び固体撮像装置について、図面を参照して詳細に説明する。
８．１ 固体撮像装置の断面構造例
図３６は、本実施形態に係る固体撮像装置の断面構造例を示す断面図である。図３６に示すように、固体撮像装置２００は、例えば、第４の実施形態において図３０を用いて説明した固体撮像装置２００と同様の断面構造において、第２チップ２０１ｂの配線層６１３に水素供給膜７５１が追加され、第１チップ２０１ａと第２チップ２０１ｂとの間に水素拡散防止膜７５２が追加された構造を備える。なお、配線層６１３及び６２３と、層間絶縁膜６１２及び６２２とは、それぞれシリコン窒化膜で構成されているものとする。
図３６は、本実施形態に係る固体撮像装置の断面構造例を示す断面図である。図３６に示すように、固体撮像装置２００は、例えば、第４の実施形態において図３０を用いて説明した固体撮像装置２００と同様の断面構造において、第２チップ２０１ｂの配線層６１３に水素供給膜７５１が追加され、第１チップ２０１ａと第２チップ２０１ｂとの間に水素拡散防止膜７５２が追加された構造を備える。なお、配線層６１３及び６２３と、層間絶縁膜６１２及び６２２とは、それぞれシリコン窒化膜で構成されているものとする。
水素供給膜７５１には、例えば、プラズマＣＶＤ法などで形成された、水素含有量の高いシリコン窒化膜（以下、プラズマＳｉＮ膜という）を用いることができる。このように、水素含有量の高いプラズマＳｉＮ膜（水素供給膜７５１）をシリコン窒化膜で構成された層（配線層６１３及び６２３、並びに、層間絶縁膜６１２及び６２２）間の界面近傍に配置することで、プラズマＳｉＮ膜から拡散した水素原子で界面に発生した格子欠陥を修復することが可能となる。それにより、画素回路を構成する回路素子のノイズ特性が改善されるため、結果として、ＤＶＳのノイズ特性を改善することが可能となる。
一方、水素拡散防止膜７５２には、例えば、減圧プラズマＣＶＤ法などで形成された、水素含有量が低いシリコン窒化膜（以下、ＬＰ－ＳｉＮ膜という）を用いることができる。このように、水素含有量の低いＬＰ－ＳｉＮ膜（水素拡散防止膜７５２）を画素回路と光電変換素子３３３との間に介在させることで、画素回路から光電変換素子３３３への水素原子の拡散を低減することが可能となる。それにより、画素間のビニングによる量子効率の低下を抑制することが可能となる。
なお、図３６には、第４の実施形態において図３０を用いて説明した固体撮像装置２００をベースとした場合が例示されているが、これに限定されず、例えば、図８に例示した固体撮像装置２００など、他の実施形態に係る固体撮像装置２００をベースとすることも可能である。
また、その他の構成、動作及び効果は、上述した実施形態と同様であってよいため、ここでは詳細な説明を省略する。
９．第８の実施形態
次に、第８の実施形態に係る固体撮像装置及び撮像装置について、図面を参照して詳細に説明する。
次に、第８の実施形態に係る固体撮像装置及び撮像装置について、図面を参照して詳細に説明する。
上述した実施形態では、主として、アドレスイベントの発火を検出するための構成について、例を挙げて説明した。これに対し、本実施形態では、アドレスイベントの発火を検出するための構成に加え、アドレスイベントの発火が検出された単位画素から画素信号を読み出すための構成についても、例を挙げて説明する。
なお、本実施形態に係る撮像装置の概略構成及び積層構造は、例えば、第１の実施形態において図１及び図２を用いて説明した撮像装置１００の概略構成例及び積層構造例と同様であってよいため、ここでは詳細な説明を省略する。
９．１ 固体撮像装置の機能構成例
図３７は、第８の実施形態に係る固体撮像装置の機能構成例を示すブロック図である。図３７に示すように、固体撮像装置２００は、図３に示す固体撮像装置２００と同様の構成に加え、カラムＡＤＣ２２０をさらに備える。
図３７は、第８の実施形態に係る固体撮像装置の機能構成例を示すブロック図である。図３７に示すように、固体撮像装置２００は、図３に示す固体撮像装置２００と同様の構成に加え、カラムＡＤＣ２２０をさらに備える。
駆動回路２１１は、アービタ２１３からの所定の応答に応じて検出信号を出力した単位画素８１０を順に駆動することで、アドレスイベントの発火が検出された単位画素８１０から信号処理部２１２へ、例えば、受光量に応じたアナログの画素信号を出力させる。
カラムＡＤＣ２２０は、単位画素８１０の列ごとに、その列からのアナログの画素信号をデジタル信号に変換する。そして、カラムＡＤＣ２２０は、変換により生成されたデジタルの画素信号を信号処理部２１２に供給する。
信号処理部２１２は、カラムＡＤＣ２２０からの画素信号に対し、ＣＤＳ（Correlated Double Sampling）処理（ノイズ除去）やホワイトバランス調整等の所定の信号処理を実行する。そして、信号処理部２１２は、信号処理の結果とアドレスイベントの検出信号とを、信号線２０９を介して記録部１２０に供給する。
９．１．１ カラムＡＤＣの構成例
図３８は、本実施形態に係るカラムＡＤＣの概略構成例を示すブロック図である。図３８に示すように、カラムＡＤＣ２２０は、単位画素８１０の列ごとに設けられた複数のＡＤＣ２３０を備える。
図３８は、本実施形態に係るカラムＡＤＣの概略構成例を示すブロック図である。図３８に示すように、カラムＡＤＣ２２０は、単位画素８１０の列ごとに設けられた複数のＡＤＣ２３０を備える。
各ＡＤＣ２３０は、垂直信号線ＶＳＬに出現したアナログの画素信号をデジタル信号に変換する。例えば、ＡＤＣ２３０は、アナログの画素信号を、検出信号よりもビット数の多いデジタル信号に変換する。そして、ＡＤＣ２３０は、生成したデジタル信号を信号処理部２１２に供給する。
９．２ 単位画素の構成例
つづいて、本実施形態に係る単位画素の構成例について説明する。図３９は、本実施形態に係る単位画素の概略構成例を示す回路図である。図３９に示すように、単位画素８１０は、例えば、図２９に例示した単位画素３１０と同様の構成において、受光部７３０が受光部８３０に置き換えられるとともに、画素信号生成部３２０が追加された構成を備える。
つづいて、本実施形態に係る単位画素の構成例について説明する。図３９は、本実施形態に係る単位画素の概略構成例を示す回路図である。図３９に示すように、単位画素８１０は、例えば、図２９に例示した単位画素３１０と同様の構成において、受光部７３０が受光部８３０に置き換えられるとともに、画素信号生成部３２０が追加された構成を備える。
受光部８３０は、図２９における受光部７３０と同様の構成に加え、転送トランジスタ３３１を備える。転送トランジスタ３３１のソースは、ＯＦＧトランジスタ３３２と同様に、光電変換素子３３３のカソードに接続され、ドレインは、接続部８０１を介して画素信号生成部３２０に接続される。なお、接続部８０１は、例えば、接続部５０１と同様に、第１チップ２０１ａから第２チップ２０１ｂにかけて貫通するＴＳＶやＣｕ－Ｃｕ接合部やバンプ接合部などであってよい。
画素信号生成部３２０は、例えば、リセットトランジスタ３２１と、増幅トランジスタ３２２と、選択トランジスタ３２３と、浮遊拡散層（Floating Diffusion：ＦＤ）３２４とを備える。
受光部８３０の転送トランジスタ３３１及びＯＦＧトランジスタ３３２は、例えば、ＮＭＯＳトランジスタを用いて構成されてよい。同様に、画素信号生成部３２０のリセットトランジスタ３２１、増幅トランジスタ３２２及び選択トランジスタ３２３それぞれは、例えば、ＮＭＯＳトランジスタを用いて構成されてよい。
転送トランジスタ３３１は、駆動回路２１１からの制御信号ＴＲＧに従って、光電変換素子３３３に発生した電荷を浮遊拡散層３２４へ転送する。ＯＦＧトランジスタ３３２は、駆動回路２１１からの制御信号ＯＦＧに従って、光電変換素子３３３で発生した電荷に基づく電気信号（光電流）をアドレスイベント検出部４００に供給する。
浮遊拡散層３２４は、光電変換素子３３３から転送トランジスタ３３１を介して転送された電荷を蓄積する。リセットトランジスタ３２１は、駆動回路２１１からのリセット信号に従って、浮遊拡散層３２４に蓄積された電荷を放出（初期化）する。増幅トランジスタ３２２は、浮遊拡散層３２４に蓄積している電荷の電荷量に応じた電圧値の画素信号を垂直信号線ＶＳＬに出現させる。選択トランジスタ３２３は、駆動回路２１１からの選択信号ＳＥＬに従って、増幅トランジスタ３２２と垂直信号線ＶＳＬとの接続を切り替える。なお、垂直信号線ＶＳＬに出現したアナログの画素信号は、カラムＡＤＣ２２０で読み出されてデジタルの画素信号に変換される。
ロジック回路２１０における駆動回路２１１は、制御部１３０によりアドレスイベントの検出開始が指示されると、画素アレイ部３００における全ての受光部８３０のＯＦＧトランジスタ３３２をオン状態とする制御信号ＯＦＧを出力する。これにより、各単位画素８１０のアドレスイベント検出部４００には、受光部８３０の光電変換素子３３３で発生した光電流がＯＦＧトランジスタ３３２を介して供給される。
各単位画素８１０のアドレスイベント検出部４００は、受光部８３０からの光電流に基づきアドレスイベントの発火を検出すると、アービタ２１３に対してリクエストを出力する。これに対し、アービタ２１３は、それぞれの単位画素８１０からのリクエストを調停し、この調停結果に基づいて、リクエストを発行した単位画素８１０に所定の応答を送信する。この応答を受け取った単位画素８１０は、アドレスイベントの発火の有無を示す検出信号をロジック回路２１０における駆動回路２１１及び信号処理部２１２に供給する。
駆動回路２１１は、検出信号の供給元である単位画素８１０におけるＯＦＧトランジスタ３３２をオフ状態とする。これにより、当該単位画素８１０における受光部８３０からアドレスイベント検出部４００への光電流の供給が停止する。
次いで、駆動回路２１１は、制御信号ＴＲＧにより、当該単位画素８１０の受光部８３０における転送トランジスタ３３１をオン状態とする。これにより、受光部８３０の光電変換素子３３３で発生した電荷が転送トランジスタ３３１を介して浮遊拡散層３２４へ転送される。そして、画素信号生成部３２０の選択トランジスタ３２３に接続された垂直信号線ＶＳＬに、浮遊拡散層３２４に蓄積している電荷の電荷量に応じた電圧値の画素信号が出現する。
このように、固体撮像装置２００では、アドレスイベントの発火が検出された単位画素８１０からカラムＡＤＣ２２０へ、画素信号が出力される。
このような構成において、第２チップ２０１ｂに配置される上層画素回路５００には、上述した実施形態と同様に、アドレスイベント検出部４００の電流電圧変換部４１０におけるＬＧトランジスタ４１１及び増幅トランジスタ４１２（又は、ＬＧトランジスタ４１１及び４１３並びに増幅トランジスタ４１２及び４１４）が含まれ得る。また、本実施形態において、上層画素回路５００には、例えば、画素信号生成部３２０を構成するリセットトランジスタ３２１、増幅トランジスタ３２２及び選択トランジスタ３２３がさらに含まれ得る。なお、浮遊拡散層３２４は、光電変換素子３３３のカソードから接続部８０１を経てリセットトランジスタ３２１のソース及び増幅トランジスタ３２２のゲートまでの配線で構成される。また、以下の説明において、上層画素回路５００に含まれる電流電圧変換部４１０のトランジスタ（ＬＧトランジスタ４１１及び増幅トランジスタ４１２、又は、ＬＧトランジスタ４１１及び４１３並びに増幅トランジスタ４１２及び４１４）を、上層検出回路４１０Ａとする。
９．３ 固体撮像装置の動作例
つづいて、本実施形態に係る固体撮像装置８００の動作について、図面を参照して詳細に説明する。
つづいて、本実施形態に係る固体撮像装置８００の動作について、図面を参照して詳細に説明する。
９．３．１ タイミングチャート
まず、固体撮像装置８００の動作の一例をタイミングチャートを用いて説明する。図４０は、本実施形態に係る固体撮像装置の動作の一例を示すタイミングチャートである。
まず、固体撮像装置８００の動作の一例をタイミングチャートを用いて説明する。図４０は、本実施形態に係る固体撮像装置の動作の一例を示すタイミングチャートである。
図４０に示すように、タイミングＴ０において、制御部１３０によりアドレスイベントの検出開始が指示されると、駆動回路２１１は、画素アレイ部３００における全ての受光部８３０のＯＦＧトランジスタ３３２のゲートに印加する制御信号ＯＦＧをハイレベルに立ち上げる。これにより、全ての受光部８３０のＯＦＧトランジスタ３３２がオン状態となり、各受光部８３０から各アドレスイベント検出部４００へ、各受光部８３０の光電変換素子３３３で発生した電荷に基づく光電流が供給される。
また、制御信号ＯＦＧがハイレベルである期間中、各受光部８３０における転送トランジスタ３３１のゲートに印加される制御信号ＴＲＧは全てローレベルに維持されている。そのため、この期間中、全ての受光部８３０の転送トランジスタ３３１はオフ状態である。
つづいて、制御信号ＯＦＧがハイレベルである期間中に、ある単位画素８１０のアドレスイベント検出部４００がアドレスイベントの発火を検出した場合を想定する。この場合、アドレスイベントの発火を検出したアドレスイベント検出部４００は、アービタ２１３にリクエストを送信する。これに対し、アービタ２１３は、リクエストを調停後、リクエストを発行したアドレスイベント検出部４００に対して、リクエストに対する応答を返信する。
応答を受信したアドレスイベント検出部４００は、例えば、タイミングＴ１～Ｔ２の期間、駆動回路２１１及び信号処理部２１２に入力する検出信号をハイレベルに立ち上げる。なお、本説明において、検出信号は、オンイベントの検出結果を示す１ビットの信号であるものとする。
タイミングＴ１でアドレスイベント検出部４００からハイレベルの検出信号が入力された駆動回路２１１は、次のタイミングＴ２で、全ての制御信号ＯＦＧをローレベルに立ち下げる。これにより、画素アレイ部３００の全ての受光部８３０からアドレスイベント検出部４００への光電流の供給が停止する。
また、駆動回路２１１は、タイミングＴ２で、アドレスイベントの発火が検出された単位画素（以下、読出し対象の単位画素という）８１０の画素信号生成部３２０における選択トランジスタ３２３のゲートに印加する選択信号ＳＥＬをハイレベルに立ち上げるとともに、同一の画素信号生成部３２０のリセットトランジスタ３２１のゲートに印加するリセット信号ＲＳＴを一定のパルス期間に亘ってハイレベルに立ち上げる。これにより、この画素信号生成部３２０の浮遊拡散層３２４に蓄積された電荷が放出されて、浮遊拡散層３２４がリセット（初期化）される。このようにして浮遊拡散層３２４を初期化した状態で垂直信号線ＶＳＬに出現した電圧は、リセットレベルの画素信号（以下、単にリセットレベルという）として、カラムＡＤＣ２２０における当該垂直信号線ＶＳＬに接続されたＡＤＣ２３０で読み出されて、デジタル信号に変換される。
次に、リセットレベルを読み出した後のタイミングＴ３において、駆動回路２１１は、読出し対象の単位画素８１０における受光部８３０の転送トランジスタ３３１のゲートに、一定パルス期間の制御信号ＴＲＧを印加する。これにより、受光部８３０の光電変換素子３３３で発生した電荷が画素信号生成部３２０における浮遊拡散層３２４へ転送されて、浮遊拡散層３２４に蓄積された電荷に応じた電圧が垂直信号線ＶＳＬに出現する。このようにして垂直信号線ＶＳＬに出現した電圧は、受光部８３０の信号レベルの画素信号（以下、単に信号レベルという）として、カラムＡＤＣ２２０における当該垂直信号線ＶＳＬに接続されたＡＤＣ２３０で読み出されて、デジタル値に変換される。
信号処理部２１２は、以上のようにして読み出されたリセットレベルと信号レベルとの差分を、光電変換素子３３３の受光量に応じた正味の画素信号として求めるＣＤＳ処理を実行する。
その後、駆動回路２１１は、タイミングＴ４において、読出し対象の単位画素８１０の画素信号生成部３２０における選択トランジスタ３２３のゲートに印加する選択信号ＳＥＬをローレベルに立ち下げるとともに、全ての受光部８３０のＯＦＧトランジスタ３３２のゲートに印加する制御信号ＯＦＧをハイレベルに立ち上げる。これにより、全ての受光部８３０でのアドレスイベントの発火の検出が再開される。
９．３．２ フローチャート
次に、固体撮像装置８００の動作の一例をフローチャートを用いて説明する。図４１は、本実施形態に係る固体撮像装置の動作の一例を示すフローチャートである。この動作は、例えば、アドレスイベントを検出するための所定のアプリケーションが実行されたときに開始される。
次に、固体撮像装置８００の動作の一例をフローチャートを用いて説明する。図４１は、本実施形態に係る固体撮像装置の動作の一例を示すフローチャートである。この動作は、例えば、アドレスイベントを検出するための所定のアプリケーションが実行されたときに開始される。
図１０に示すように、本動作では、まず、画素アレイ部３００における単位画素８１０それぞれが、アドレスイベントの発火の有無を検出する（ステップＳ１０１）。そして、駆動回路２１１が、いずれかの単位画素８１０においてアドレスイベントの発火が検出されたか否かを判断する（ステップＳ１０２）。
アドレスイベントの発火が検出されていない場合（ステップＳ１０２のＮＯ）、本動作は、ステップＳ１０４へ進む。一方、アドレスイベントの発火が検出された場合（ステップＳ１０２のＹＥＳ）、駆動回路２１１は、アドレスイベントの発火が検出された単位画素８１０に対して、画素信号の読出しを実行し（ステップＳ１０３）、ステップＳ１０４へ進む。
ステップＳ１０４では、本動作を終了するか否かが判断される。終了しない場合（ステップＳ１０４のＮＯ）、本動作がステップＳ１０１へリターンし、以降の動作が繰り返される。一方、終了する場合（ステップＳ１０４のＹＥＳ）、本動作が終了する。
９．４ 固体撮像装置の断面構造例
図４２は、本実施形態に係る固体撮像装置の断面構造例を示す断面図である。なお、図４２には、例えば、図３０と同様、光の入射面（受光面）に対して垂直な面で固体撮像装置８００を切断した場合の断面構造例が示されている。
図４２は、本実施形態に係る固体撮像装置の断面構造例を示す断面図である。なお、図４２には、例えば、図３０と同様、光の入射面（受光面）に対して垂直な面で固体撮像装置８００を切断した場合の断面構造例が示されている。
図４２に示すように、固体撮像装置８００は、例えば、図２９に例示した固体撮像装置２００と同様の積層構造及び断面構造において、第１チップ２０１ａにおける半導体基板６０１に、転送トランジスタ３３１が形成されている。
そこで本実施形態では、半導体基板６０１に、転送トランジスタ３３１のゲート３３１１と、転送トランジスタ３３１のドレインとなるｎ型半導体領域３３１２と、光電変換素子３３３に発生した電荷を転送トランジスタ３３１を介して取り出すためのコンタクト層８０７とが設けられている。ｎ型半導体領域６０６とｎ型半導体領域３３１２との間は、ｎ型半導体領域６０６とｎ型半導体領域３３２２との間と同様に、例えば、ｐ型半導体領域７１５によって電気的に分離されている。
コンタクト層８０７は、例えば、層間絶縁膜６１２の上面から半導体基板６１１及び層間絶縁膜６０８を経て半導体基板６０１に形成されたコンタクト層８０７まで貫通するＴＳＶ８０１ａと、層間絶縁膜６１２の上面からリセットトランジスタ３２１のソースまで貫通するＴＳＶ８０１ｂと、ＴＳＶ８０１ａ及び５０１ｂを層間絶縁膜６１２の上面側で電気的に接続する配線８０１ｄとを介して、リセットトランジスタ３２１のソースと電気的に接続される。また、コンタクト層８０７は、層間絶縁膜６１２の上面から増幅トランジスタ４１２のゲートまで貫通する不図示のＴＳＶ８０１ｃと配線８０１ｄとを介して、増幅トランジスタ３２２のゲート（不図示）に接続されている。ＴＳＶ８０１ａ、８０１ｂ及び８０１ｃと、配線８０１ｄとは、図３９における接続部８０１を構成する。
転送トランジスタ３３１のゲート３３１１は、ｎ型半導体領域３３１２からｐ型半導体領域７１５を介してｎ型半導体領域６０６の途中まで達する。したがって、ゲート３３１１にハイレベルの制御信号ＴＲＧを印加することで、光電変換素子３３３のｎ型半導体領域６０６に蓄積している電荷が転送トランジスタ３３１及びＴＳＶ８０１ａを介して第２チップ２０１ｂへ流れ出す。
９．５ フロアマップ例
つづいて、本実施形態に係る第１チップ２０１ａ及び第２チップ２０１ｂそれぞれのフロアマップについて、例を挙げて説明する。
つづいて、本実施形態に係る第１チップ２０１ａ及び第２チップ２０１ｂそれぞれのフロアマップについて、例を挙げて説明する。
９．５．１ 第１チップ
図４３は、本実施形態に係る第１チップのフロアマップ例を示す平面図である。図４３に示すように、本実施形態に係る第１チップ２０１ａのフロアマップ例では、図３１に示したフロアマップ例と同様のレイアウトにおいて、光電変換素子３３３に対してＯＦＧトランジスタ３３２のゲート３３２１及びコンタクト層６０７が配置された角と対角に位置する角に、転送トランジスタ３３１のゲート３３１１及びコンタクト層８０７が配置されている。
図４３は、本実施形態に係る第１チップのフロアマップ例を示す平面図である。図４３に示すように、本実施形態に係る第１チップ２０１ａのフロアマップ例では、図３１に示したフロアマップ例と同様のレイアウトにおいて、光電変換素子３３３に対してＯＦＧトランジスタ３３２のゲート３３２１及びコンタクト層６０７が配置された角と対角に位置する角に、転送トランジスタ３３１のゲート３３１１及びコンタクト層８０７が配置されている。
９．５．２ 第２チップ
図４４は、本実施形態に係る第２チップのフロアマップ例を示す平面図である。なお、図４４では、電流電圧変換部４１０をソースフォロア型（図４参照）とした場合を例示するが、これに限定されず、例えば、電流電圧変換部４１０をゲインブースト型（図６参照）とした場合でも、同様に適用することが可能である。
図４４は、本実施形態に係る第２チップのフロアマップ例を示す平面図である。なお、図４４では、電流電圧変換部４１０をソースフォロア型（図４参照）とした場合を例示するが、これに限定されず、例えば、電流電圧変換部４１０をゲインブースト型（図６参照）とした場合でも、同様に適用することが可能である。
図４４に示すように、第２チップ２０１ｂには、ＬＧトランジスタ４１１と増幅トランジスタ４１２とからなる上層検出回路４１０Ａと、リセットトランジスタ３２１と増幅トランジスタ３２２と選択トランジスタ３２３と浮遊拡散層３２４とからなる画素信号生成部３２０とを含む上層画素回路５００が、２次元格子状に配列している。各上層画素回路５００は、例えば、第１チップ２０１ａに形成された光電変換素子３３３と同程度の領域内に形成されている。なお、上層検出回路４１０Ａは、上述した実施形態における上層画素回路５００と同様であってよい。
各画素信号生成部３２０において、リセットトランジスタ３２１は、例えば、ゲート３２１１と、ゲート３２１１に対してソース側に形成された拡散領域３２５と、ゲート３２１１に対してドレイン側に形成された拡散領域３２６とを備える。ソース側の拡散領域３２５は、例えば、接続部８０１を構成するＴＳＶ８０１ａに接続されている。ドレイン側の拡散領域３２６は、電源電圧ＶＤＤに接続されている。
増幅トランジスタ３２２は、例えば、ゲート３２２１と、ゲート３２２１に対してドレイン側に形成された拡散領域３２７とを備える。ゲート３２２１に対してソース側の拡散領域３２６は、リセットトランジスタ３２１と共有されている。ゲート３２２１は、リセットトランジスタ３２１のソース側の拡散領域３２５及びＴＳＶ８０１ａに接続されている。このゲート３２２１とリセットトランジスタ３２１の拡散領域３２５及びＴＳＶ８０１ａを接続する配線３２４１は、浮遊拡散層３２４として機能する。
選択トランジスタ３２３は、例えば、ゲート３２３１と、ゲート３２３１に対してドレイン側に形成された拡散領域３２８とを備える。ゲート３２３１に対してソース側の拡散領域３２７は、増幅トランジスタ３２２と共有されている。ドレイン側の拡散領域３２８には、垂直信号線ＶＳＬが接続されている。
９．６ 作用・効果
以上のように、アドレスイベントの発火を検出するためのアドレスイベント検出部４００に加え、単位画素８１０から画素信号を読み出すための画素信号生成部３２０を備える場合でも、この画素信号生成部３２０を第２チップ２０１ｂ又はそれよりも下層のチップに配置することで、光電変換素子３３３から画素信号生成部３２０を構成する各トランジスタへの暗電流の流れ込みを低減することが可能となる。それにより、ＤＶＳのノイズ特性の悪化を抑制することが可能となる。
以上のように、アドレスイベントの発火を検出するためのアドレスイベント検出部４００に加え、単位画素８１０から画素信号を読み出すための画素信号生成部３２０を備える場合でも、この画素信号生成部３２０を第２チップ２０１ｂ又はそれよりも下層のチップに配置することで、光電変換素子３３３から画素信号生成部３２０を構成する各トランジスタへの暗電流の流れ込みを低減することが可能となる。それにより、ＤＶＳのノイズ特性の悪化を抑制することが可能となる。
なお、本実施形態では、第４の実施形態に係る固体撮像装置２００をベースとした場合が例示されているが、これに限定されず、例えば、第１の実施形態に係る固体撮像装置２００など、他の実施形態に係る固体撮像装置２００をベースとすることも可能である。
また、その他の構成、動作及び効果は、上述した実施形態と同様であってよいため、ここでは詳細な説明を省略する。
１０．第９の実施形態
次に、第９の実施形態に係る固体撮像装置及び撮像装置について、図面を参照して詳細に説明する。
次に、第９の実施形態に係る固体撮像装置及び撮像装置について、図面を参照して詳細に説明する。
上述した第８の実施形態では、画素信号生成部３２０を第２チップ２０１ｂに配置した場合を例示したが、画素信号生成部３２０を配置する層は、第２チップ２０１ｂに限定されない。例えば、図４５に示すように、受光チップ２０１に第３チップ２０１ｃを追加し、図４６に示すように、この第３チップ２０１ｃに画素信号生成部３２０を配置することも可能である。
１０．１ 固体撮像装置の断面構造例
図４７は、本実施形態に係る固体撮像装置の断面構造例を示す断面図である。なお、図４７には、例えば、図４２と同様、光の入射面（受光面）に対して垂直な面で固体撮像装置８００を切断した場合の断面構造例が示されている。
図４７は、本実施形態に係る固体撮像装置の断面構造例を示す断面図である。なお、図４７には、例えば、図４２と同様、光の入射面（受光面）に対して垂直な面で固体撮像装置８００を切断した場合の断面構造例が示されている。
図４７に示すように、本実施形態に係る固体撮像装置８００では、例えば、第８の実施形態において図４２を用いて説明した固体撮像装置８００と同様の断面構造において、第２チップ２０１ｂと検出チップ２０２との間に、半導体基板８２１と、層間絶縁膜８２２と、配線層６１３と、層間絶縁膜８１１とからなる第３チップが配置されている。
このような層構造において、画素信号生成部３２０（例えば、リセットトランジスタ３２１）は、半導体基板８２１に形成される。また、リセットトランジスタ３２１のソース及び増幅トランジスタ３２２のゲートと転送トランジスタ３３１のドレインとを接続する接続部８０１におけるＴＳＶ８０１ａは、層間絶縁膜８２２の上面から半導体基板８２１、層間絶縁膜８１１、半導体基板６１１及び層間絶縁膜６０８を経て半導体基板６０１に形成されたコンタクト層８０７まで貫通することで、コンタクト層８０７に接続される。
なお、第２チップ２０１ｂと第３チップ２０１ｃとの間の層間絶縁膜８１１は、第３チップ２０１ｃ側に限らず、第２チップ２０１ｂ側に設けられてもよい。
１０．２ 作用・効果
以上のように、上層画素回路５００を配置するチップ（例えば、第３チップ２０１ｃ）を増やすことで、上層画素回路５００を構成する各トランジスタに割り当てる面積を増加させることが可能となる。それにより、上層画素回路５００を構成する各トランジスタに十分な面積を確保することが可能となるため、各トランジスタのノイズ特性の悪化を抑制して、ＤＶＳのノイズ特性の悪化をより抑制することが可能となる。
以上のように、上層画素回路５００を配置するチップ（例えば、第３チップ２０１ｃ）を増やすことで、上層画素回路５００を構成する各トランジスタに割り当てる面積を増加させることが可能となる。それにより、上層画素回路５００を構成する各トランジスタに十分な面積を確保することが可能となるため、各トランジスタのノイズ特性の悪化を抑制して、ＤＶＳのノイズ特性の悪化をより抑制することが可能となる。
なお、本実施形態では、第８の実施形態に係る固体撮像装置８００をベースとした場合が例示されているが、これに限定されず、例えば、第１の実施形態に係る固体撮像装置２００など、他の実施形態に係る固体撮像装置２００をベースとすることも可能である。
また、その他の構成、動作及び効果は、上述した実施形態と同様であってよいため、ここでは詳細な説明を省略する。
１１．第１０の実施形態
次に、第１０の実施形態に係る固体撮像装置及び撮像装置について、図面を参照して詳細に説明する。
次に、第１０の実施形態に係る固体撮像装置及び撮像装置について、図面を参照して詳細に説明する。
上述したように、画素アレイ部３００の複数の単位画素は、それぞれが所定数の単位画素からなる複数の画素ブロックにグループ化されていてもよい。そこで本実施形態では、画素アレイ部３００の複数の単位画素が複数の画素ブロックにグループ化されている場合について、図面を参照して詳細に説明する。なお、以下の説明では、第８の実施形態に係る固体撮像装置８００をベースとするが、これに限定されず、例えば、第１の実施形態に係る固体撮像装置２００など、他の実施形態に係る固体撮像装置２００をベースとすることも可能である。
１１．１ 画素アレイ部の構成例
図４８は、本実施形態に係る画素アレイ部の概略構成例を示すブロック図である。上述したように、本実施形態において、複数の単位画素は、複数の画素ブロック１０１０にグループ化される。そこで、図４８に示すように、本実施形態では、画素アレイ部３００における複数の光電変換素子３３３が、複数の画素ブロック１０１０にグループ化される。画素ブロック１０１０それぞれは、Ｉ行×Ｊ列（Ｉ及びＪは正の整数）に配列する複数の光電変換素子３３３を含む。したがって、各画素ブロック１０１０は、複数のＩ行×Ｊ列（Ｉ及びＪは正の整数）に配列する複数の単位画素で構成される。
図４８は、本実施形態に係る画素アレイ部の概略構成例を示すブロック図である。上述したように、本実施形態において、複数の単位画素は、複数の画素ブロック１０１０にグループ化される。そこで、図４８に示すように、本実施形態では、画素アレイ部３００における複数の光電変換素子３３３が、複数の画素ブロック１０１０にグループ化される。画素ブロック１０１０それぞれは、Ｉ行×Ｊ列（Ｉ及びＪは正の整数）に配列する複数の光電変換素子３３３を含む。したがって、各画素ブロック１０１０は、複数のＩ行×Ｊ列（Ｉ及びＪは正の整数）に配列する複数の単位画素で構成される。
各画素ブロック１０１０は、Ｉ行×Ｊ列の複数の光電変換素子３３３に加え、画素信号生成部３２０と、アドレスイベント検出部４００とを備える。画素信号生成部３２０及びアドレスイベント検出部４００は、画素ブロック１０１０内の複数の光電変換素子３３３で共有される。すなわち、各単位画素は、同一の画素ブロック１０１０における、１つの光電変換素子３３３と、共有された画素信号生成部３２０及びアドレスイベント検出部４００とを含んで構成される。各単位画素の座標は、固体撮像装置８００の受光面において二次元格子状に配列する光電変換素子３３３の座標に従う。
１つの画素ブロック１０１０の列には、１つの垂直信号線ＶＳＬが配線される。したがって、画素ブロック１０１０の列数をｍ（ｍは正の整数）とすると、画素アレイ部３００には、ｍ本の垂直信号線ＶＳＬが配列される。
画素信号生成部３２０は、光電変換素子３３３から供給された光電流の電荷量に応じた電圧値の信号を画素信号として生成する。この画素信号生成部３２０は、生成した画素信号を、垂直信号線ＶＳＬを介してカラムＡＤＣ２２０に供給する。
アドレスイベント検出部４００は、同一の画素ブロック１０１０内の光電変換素子３３３から供給された光電流の電流値又はその変化量が所定の閾値を超えたか否かに基づき、アドレスイベントの発火の有無を検出する。このアドレスイベントには、例えば、変化量が上限の閾値を超えた旨を示すオンイベントと、その変化量が下限の閾値を下回った旨を示すオフイベントとが含まれ得る。また、アドレスイベントの検出信号には、例えば、オンイベントの検出結果を示す１ビットと、オフイベントの検出結果を示す１ビットとが含まれ得る。なお、アドレスイベント検出部４００は、オンイベント及びオフイベントのうちの何れか一方を検出する構成であってもよい。
アドレスイベントが発火した際、アドレスイベント検出部４００は、検出信号の送信を要求するリクエストをアービタ２１３に供給する。そして、リクエストに対する応答をアービタ２１３から受け取ると、アドレスイベント検出部４００は、検出信号を駆動回路２１１及び信号処理部２１２に供給する。
検出信号が供給された駆動回路２１１は、この検出信号を供給したアドレスイベント検出部４００を備える画素ブロック１０１０に属する各単位画素に対する読出しを実行する。この読出しにより、読出し対象とされた画素ブロック１０１０における各単位画素からカラムＡＤＣ２２０へ、アナログ値の画素信号が順次入力される。
１１．２ 画素ブロックの例
図４８に示す構成において、画素ブロック１０１０は、例えば、色彩を再構成するために必要となる波長成分を受光する光電変換素子３３３の組合せで構成される。例えば、ＲＧＢ三原色に基づいて色彩を再構成する場合では、赤（Ｒ）色の光を受光する光電変換素子３３３と、緑（Ｇ）色の光を受光する光電変換素子３３３と、青（Ｂ）色の光を受光する光電変換素子３３３との組合せで、１つの画素ブロック１０１０が構成される。
図４８に示す構成において、画素ブロック１０１０は、例えば、色彩を再構成するために必要となる波長成分を受光する光電変換素子３３３の組合せで構成される。例えば、ＲＧＢ三原色に基づいて色彩を再構成する場合では、赤（Ｒ）色の光を受光する光電変換素子３３３と、緑（Ｇ）色の光を受光する光電変換素子３３３と、青（Ｂ）色の光を受光する光電変換素子３３３との組合せで、１つの画素ブロック１０１０が構成される。
そこで本実施形態では、例えば、各光電変換素子３３３に対して設けた波長選択素子（例えば、カラーフィルタ）の配列（以下、カラーフィルタ配列という）に基づいて、画素アレイ部３００において二次元格子状に配列する複数の光電変換素子３３３を複数の画素ブロック１０１０にグループ化する。
カラーフィルタ配列としては、例えば、２×２画素のベイヤー配列や、Ｘ－Ｔｒａｎｓ（登録商標）ＣＭＯＳセンサで採用されている３×３画素のカラーフィルタ配列（以下、Ｘ－Ｔｒａｎｓ（登録商標）型配列という）や、４×４画素のクアッドベイヤー配列（クワドラ配列ともいう）や、ベイヤー配列にホワイトＲＧＢカラーフィルタを組み合わせた４×４画素のカラーフィルタ（以下、ホワイトＲＧＢ配列という）など、種々の配列が存在する。
そこで以下に、代表的なカラーフィルタ配列を採用した場合の画素ブロック１０１０について、幾つか例を挙げて説明する。
１１．２．１ ベイヤー配列
図４９は、カラーフィルタ配列にベイヤー配列を採用した場合の画素ブロックの構成例を示す模式図である。図４９に示すように、カラーフィルタ配列としてベイヤー配列を採用した場合、１つの画素ブロック１０１０Ａは、ベイヤー配列における繰返しの単位である２×２画素の計４つの光電変換素子３３３よりなる基本パターン（以下、単位パターンともいう）で構成される。したがって、本例に係る各画素ブロック１０１０Ａには、例えば、赤（Ｒ）色のカラーフィルタを備える光電変換素子３３３Ｒと、緑（Ｇｒ）色のカラーフィルタを備える光電変換素子３３３Ｇｒと、緑（Ｇｂ）色のカラーフィルタを備える光電変換素子３３３Ｇｂと、青（Ｂ）色のカラーフィルタを備える光電変換素子３３３Ｂとが含まれる。
図４９は、カラーフィルタ配列にベイヤー配列を採用した場合の画素ブロックの構成例を示す模式図である。図４９に示すように、カラーフィルタ配列としてベイヤー配列を採用した場合、１つの画素ブロック１０１０Ａは、ベイヤー配列における繰返しの単位である２×２画素の計４つの光電変換素子３３３よりなる基本パターン（以下、単位パターンともいう）で構成される。したがって、本例に係る各画素ブロック１０１０Ａには、例えば、赤（Ｒ）色のカラーフィルタを備える光電変換素子３３３Ｒと、緑（Ｇｒ）色のカラーフィルタを備える光電変換素子３３３Ｇｒと、緑（Ｇｂ）色のカラーフィルタを備える光電変換素子３３３Ｇｂと、青（Ｂ）色のカラーフィルタを備える光電変換素子３３３Ｂとが含まれる。
１１．２．２ Ｘ－Ｔｒａｎｓ（登録商標）型配列
図５０は、カラーフィルタ配列にＸ－Ｔｒａｎｓ（登録商標）型配列を採用した場合の画素ブロックの構成例を示す模式図である。図５０に示すように、本例では、１つの画素ブロック１０１０Ｂは、Ｘ－Ｔｒａｎｓ（登録商標）型配列における繰返しの単位である３×３画素の計９つの光電変換素子３３３よりなる基本パターン（以下、これも単位パターンという）で構成される。したがって、本例に係る各画素ブロック１０１０Ｂには、例えば、単位パターンを形成する矩形領域の２つの対角線に沿って配置された緑（Ｇ）色のカラーフィルタを備える５つの光電変換素子３３３Ｇと、矩形領域の中心に位置する光電変換素子３３３Ｇを中心軸として点対称に配置された赤（Ｒ）色のカラーフィルタを備える２つの光電変換素子３３３Ｒと、同じく、矩形領域の中心に位置する光電変換素子３３３Ｇを中心軸として点対称に配置された青（Ｂ）色のカラーフィルタを備える２つの光電変換素子３３３Ｂとが含まれる。
図５０は、カラーフィルタ配列にＸ－Ｔｒａｎｓ（登録商標）型配列を採用した場合の画素ブロックの構成例を示す模式図である。図５０に示すように、本例では、１つの画素ブロック１０１０Ｂは、Ｘ－Ｔｒａｎｓ（登録商標）型配列における繰返しの単位である３×３画素の計９つの光電変換素子３３３よりなる基本パターン（以下、これも単位パターンという）で構成される。したがって、本例に係る各画素ブロック１０１０Ｂには、例えば、単位パターンを形成する矩形領域の２つの対角線に沿って配置された緑（Ｇ）色のカラーフィルタを備える５つの光電変換素子３３３Ｇと、矩形領域の中心に位置する光電変換素子３３３Ｇを中心軸として点対称に配置された赤（Ｒ）色のカラーフィルタを備える２つの光電変換素子３３３Ｒと、同じく、矩形領域の中心に位置する光電変換素子３３３Ｇを中心軸として点対称に配置された青（Ｂ）色のカラーフィルタを備える２つの光電変換素子３３３Ｂとが含まれる。
１１．２．３ クアッドベイヤー配列
図５１は、カラーフィルタ配列にクアッドベイヤー配列を採用した場合の画素ブロックの構成例を示す模式図である。図５１に示すように、カラーフィルタ配列としてベイヤー配列を採用した場合、１つの画素ブロック１０１０Ｃは、クアッドベイヤー配列における繰返しの単位である４×４画素の計１６つの光電変換素子３３３よりなる基本パターン（以下、これも単位パターンという）で構成される。したがって、本例に係る各画素ブロック１０１０Ｃには、例えば、赤（Ｒ）色のカラーフィルタを備える２×２画素の計４つの光電変換素子３３３Ｒと、緑（Ｇｒ）色のカラーフィルタを備える２×２画素の計４つの光電変換素子３３３Ｇｒと、緑（Ｇｂ）色のカラーフィルタを備える２×２画素の計４つの光電変換素子３３３Ｇｂと、青（Ｂ）色のカラーフィルタを備える２×２画素の計４つの光電変換素子３３３Ｂとが含まれる。
図５１は、カラーフィルタ配列にクアッドベイヤー配列を採用した場合の画素ブロックの構成例を示す模式図である。図５１に示すように、カラーフィルタ配列としてベイヤー配列を採用した場合、１つの画素ブロック１０１０Ｃは、クアッドベイヤー配列における繰返しの単位である４×４画素の計１６つの光電変換素子３３３よりなる基本パターン（以下、これも単位パターンという）で構成される。したがって、本例に係る各画素ブロック１０１０Ｃには、例えば、赤（Ｒ）色のカラーフィルタを備える２×２画素の計４つの光電変換素子３３３Ｒと、緑（Ｇｒ）色のカラーフィルタを備える２×２画素の計４つの光電変換素子３３３Ｇｒと、緑（Ｇｂ）色のカラーフィルタを備える２×２画素の計４つの光電変換素子３３３Ｇｂと、青（Ｂ）色のカラーフィルタを備える２×２画素の計４つの光電変換素子３３３Ｂとが含まれる。
１１．２．４ ホワイトＲＧＢ配列
図５２は、カラーフィルタ配列にホワイトＲＧＢ配列を採用した場合の画素ブロックの構成例を示す模式図である。図５２に示すように、カラーフィルタ配列としてホワイトＲＧＢ配列を採用した場合、１つの画素ブロック１０１０Ｄは、ホワイトＲＧＢ配列における繰返しの単位である４×４画素の計１６つの光電変換素子３３３よりなる基本パターン（以下、これも単位パターンという）で構成される。したがって、本例に係る各画素ブロック１０１０Ｄは、例えば、赤（Ｒ）色のカラーフィルタを備える光電変換素子３３３Ｒと、緑（Ｇ）色のカラーフィルタを備える光電変換素子３３３Ｇと、青（Ｂ）色のカラーフィルタを備える光電変換素子３３３Ｂとの間に、ＲＧＢ三原色それぞれの波長成分を受光するホワイトＲＧＢカラーフィルタを備えた光電変換素子３３３Ｗが配置された構成を備える。
図５２は、カラーフィルタ配列にホワイトＲＧＢ配列を採用した場合の画素ブロックの構成例を示す模式図である。図５２に示すように、カラーフィルタ配列としてホワイトＲＧＢ配列を採用した場合、１つの画素ブロック１０１０Ｄは、ホワイトＲＧＢ配列における繰返しの単位である４×４画素の計１６つの光電変換素子３３３よりなる基本パターン（以下、これも単位パターンという）で構成される。したがって、本例に係る各画素ブロック１０１０Ｄは、例えば、赤（Ｒ）色のカラーフィルタを備える光電変換素子３３３Ｒと、緑（Ｇ）色のカラーフィルタを備える光電変換素子３３３Ｇと、青（Ｂ）色のカラーフィルタを備える光電変換素子３３３Ｂとの間に、ＲＧＢ三原色それぞれの波長成分を受光するホワイトＲＧＢカラーフィルタを備えた光電変換素子３３３Ｗが配置された構成を備える。
なお、ホワイトＲＧＢ配列を採用した場合には、例えば、各光電変換素子３３３Ｒ、３３３Ｇ、３３３Ｂ及び３３３Ｗから転送された電荷に基づく画素信号を信号処理部２１２において信号処理することで、画素アレイ部３００から読み出された１フレーム分の画像データをベイヤー配列の画像データに変換することが可能である。
以上のように、光電変換素子３３３に対してカラーフィルタを設けた場合では、色彩を再構成するために必要となる波長成分を受光する光電変換素子３３３の組合せとして、カラーフィルタ配列における繰返しの単位パターンを構成する光電変換素子３３３の集合を用いることができる。
ただし、これらに限定されず、複数の単位パターンで１つの画素ブロック１０１０が構成されてもよい。また、単位パターンに制約されず、各画素ブロック１０１０が色彩を再構成するのに必要となる光電変換素子３３３を含むように、画素アレイ部３００における複数の光電変換素子３３３を複数の画素ブロック１０１０にグループ化することも可能である。
さらに、例えば、クアッドベイヤー配列の場合には、単位パターンにおける同色の光電変換素子グループを１つの画素ブロック１０１０としてもよいし、各色の光電変換素子３３３を１つずつ含む計４つの光電変換素子３３３Ｒ、３３３Ｇｒ、３３３Ｇｂ及び３３３Ｂを１つの画素ブロック１０１０としてもよい。
１１．３ 画素ブロックの構成例
つづいて、画素ブロック１０１０の構成例について説明する。図５３は、第１０の実施形態に係る画素ブロックの概略構成例を示す回路図である。図５３に示すように、画素ブロック１０１０は、例えば、画素信号生成部３２０と、受光部１０３０と、アドレスイベント検出部４００とを備える。なお、図５３におけるロジック回路２１０は、例えば、図３７における駆動回路２１１と、信号処理部２１２と、アービタ２１３とからなるロジック回路であってよい。
つづいて、画素ブロック１０１０の構成例について説明する。図５３は、第１０の実施形態に係る画素ブロックの概略構成例を示す回路図である。図５３に示すように、画素ブロック１０１０は、例えば、画素信号生成部３２０と、受光部１０３０と、アドレスイベント検出部４００とを備える。なお、図５３におけるロジック回路２１０は、例えば、図３７における駆動回路２１１と、信号処理部２１２と、アービタ２１３とからなるロジック回路であってよい。
受光部１０３０は、例えば、赤（Ｒ）色のカラーフィルタを備える光電変換素子３３３Ｒと、緑（Ｇｒ）色のカラーフィルタを備える光電変換素子３３３Ｇｒと、緑（Ｇｂ）色のカラーフィルタを備える光電変換素子３３３Ｇｂと、青（Ｂ）色のカラーフィルタを備える光電変換素子３３３Ｂとを備える。また、受光部１０３０は、４つの光電変換素子３３３Ｒ、３３３Ｇｒ、３３３Ｇｂ及び３３３Ｂに対して一対一に設けられた４つの転送トランジスタ３３１Ｒ、３３１Ｇｒ、３３１Ｇｂ及び３３１Ｂと、転送トランジスタ３３１と、ＯＦＧトランジスタ３３２とを備える。
転送トランジスタ３３１Ｒ、３３１Ｇｒ、３３１Ｇｂ及び３３１Ｂそれぞれのゲートには、駆動回路２１１から制御信号ＴＲＧＲ、ＴＲＧＧｒ、ＴＲＧＧｂ又はＴＲＧＢが供給される。また、転送トランジスタ３３１のゲートには、駆動回路２１１から制御信号ＴＲＧが供給される。ＯＦＧトランジスタ３３２のゲートには、駆動回路２１１から制御信号ＯＦＧが供給される。各の転送トランジスタ３３１Ｒ、３３１Ｇｒ、３３１Ｇｂ及び３３１Ｂを介した出力は、ノード３３４で統合される。ノード３３４は、転送トランジスタ３３１を介して画素信号生成部３２０に接続されるとともに、ＯＦＧトランジスタ３３２を介してアドレスイベント検出部４００に接続される。なお、転送トランジスタ３３１は省略されてもよい。
受光部１０３０の転送トランジスタ３３１Ｒ、３３１Ｇｒ、３３１Ｇｂ及び３３１Ｂと、転送トランジスタ３３１と、ＯＦＧトランジスタ３３２とは、例えば、ＮＭＯＳトランジスタを用いて構成される。
受光部１０３０の光電変換素子３３３Ｒ、３３３Ｇｒ、３３３Ｇｂ及び３３３Ｂそれぞれは、入射光における特定の波長成分の光を光電変換して電荷を生成する。
転送トランジスタ３３１Ｒ、３３１Ｇｒ、３３１Ｇｂ及び３３１Ｂは、それぞれのゲートに印加された制御信号ＴＲＧＲ、ＴＲＧＧｒ、ＴＲＧＧｂ又はＴＲＧＢに従って、光電変換素子３３３Ｒ、３３３Ｇｒ、３３３Ｇｂ又は３３３Ｂに発生した電荷をノード３３４へ転送する。
転送トランジスタ３３１は、制御信号ＴＲＧに従って、ノード３３４の電荷を画素信号生成部３２０の浮遊拡散層３２４へ転送する。一方、ＯＦＧトランジスタ３３２は、制御信号ＯＦＧに従って、ノード３３４の電荷を光電流としてアドレスイベント検出部４００に供給する。
ロジック回路２１０における駆動回路２１１は、制御部１３０によりアドレスイベントの検出開始が指示されると、画素アレイ部３００における全ての受光部１０３０のＯＦＧトランジスタ３３２と、全ての転送トランジスタ３３１Ｒ、３３１Ｇｒ、３３１Ｇｂ及び３３１Ｂとをオン状態とする制御信号、ＯＦＧ、ＴＲＧＲ、ＴＲＧＧｒ、ＴＲＧＧｂ及びＴＲＧＢを出力するとともに、全ての受光部１０３０の転送トランジスタ３３１をオフ状態とする制御信号ＴＲＧを出力する。これにより、各画素ブロック１０１０のアドレスイベント検出部４００には、受光部１０３０の光電変換素子３３３Ｒ、３３３Ｇｒ、３３３Ｇｂ及び３３３Ｂで発生した光電流がノード３３４及びＯＦＧトランジスタ３３２を介して供給される。
各画素ブロック１０１０のアドレスイベント検出部４００は、受光部１０３０からの光電流に基づきアドレスイベントの発火を検出すると、アービタ２１３に対してリクエストを出力する。これに対し、アービタ２１３は、それぞれの画素ブロック１０１０からのリクエストを調停し、この調停結果に基づいて、リクエストを発行した画素ブロック１０１０に所定の応答を送信する。この応答を受け取った画素ブロック１０１０は、アドレスイベントの発火の有無を示す検出信号をロジック回路２１０における駆動回路２１１及び信号処理部２１２に供給する。
駆動回路２１１は、アドレスイベント検出信号の供給元である画素ブロック１０１０におけるＯＦＧトランジスタ３３２をオフ状態とする。これにより、当該画素ブロック１０１０における受光部１０３０からアドレスイベント検出部４００への光電流の供給が停止する。
次いで、駆動回路２１１は、当該画素ブロック１０１０の受光部１０３０における転送トランジスタ３３１をオン状態とする制御信号ＴＲＧを出力する。つづいて、駆動回路２１１は、当該受光部１０３０における転送トランジスタ３３１Ｒ、３３１Ｇｒ、３３１Ｇｂ及び３３１Ｂを異なるタイミングでオン状態とする制御信号ＴＲＧＲ、ＴＲＧＧｒ、ＴＲＧＧｂ及びＴＲＧＢを順に出力する。これにより、受光部１０３０の光電変換素子３３３Ｒ、３３３Ｇｒ、３３３Ｇｂ及び３３３Ｂそれぞれで発生した電荷が転送トランジスタ３３１Ｒ、３３１Ｇｒ、３３１Ｇｂ又は３３１Ｂ及び転送トランジスタ３３１を介して浮遊拡散層３２４へ順に転送される。そして、画素信号生成部３２０の選択トランジスタ３２３に接続された垂直信号線ＶＳＬに、浮遊拡散層３２４に蓄積している電荷の電荷量に応じた電圧値の画素信号が順に出現する。
このように、固体撮像装置２００では、アドレスイベントの発火が検出された画素ブロック１０１０に属する単位画素からカラムＡＤＣ２２０へ、画素信号が順に出力される。
このような構成において、第２チップ２０１ｂに配置される上層画素回路５００には、上述した第８の実施形態と同様に、アドレスイベント検出部４００の電流電圧変換部４１０におけるＬＧトランジスタ４１１及び増幅トランジスタ４１２（又は、ＬＧトランジスタ４１１及び４１３並びに増幅トランジスタ４１２及び４１４）と、画素信号生成部３２０を構成するリセットトランジスタ３２１、増幅トランジスタ３２２及び選択トランジスタ３２３とが含まれ得る。
１１．４ 固体撮像装置の動作例
つづいて、本実施形態に係る固体撮像装置８００の動作について、図面を参照して詳細に説明する。
つづいて、本実施形態に係る固体撮像装置８００の動作について、図面を参照して詳細に説明する。
１１．４．１ タイミングチャート
まず、固体撮像装置２００の動作の一例をタイミングチャートを用いて説明する。図５４は、本実施形態に係る固体撮像装置の動作の一例を示すタイミングチャートである。
まず、固体撮像装置２００の動作の一例をタイミングチャートを用いて説明する。図５４は、本実施形態に係る固体撮像装置の動作の一例を示すタイミングチャートである。
図５４に示すように、タイミングＴ０において、制御部１３０によりアドレスイベントの検出開始が指示されると、駆動回路２１１は、画素アレイ部３００における全ての受光部１０３０のＯＦＧトランジスタ３３２のゲートに印加する制御信号ＯＦＧをハイレベルに立ち上げるとともに、同じく全ての受光部１０３０の転送トランジスタ３３１Ｒ、３３１Ｇｒ、３３１Ｇｂ及び３３１Ｂのゲートに印加する制御信号ＴＲＧＲ、ＴＲＧＧｒ、ＴＲＧＧｂ及びＴＲＧＢをハイレベルに立ち上げる。これにより、全ての受光部１０３０のＯＦＧトランジスタ３３２と転送トランジスタ３３１Ｒ、３３１Ｇｒ、３３１Ｇｂ及び３３１Ｂとがオン状態となり、各受光部３３０から各アドレスイベント検出部４００へ、各光電変換素子３３３Ｒ、３３３Ｇｒ、３３３Ｇｂ及び３３３Ｂで発生した電荷に基づく光電流が供給される。ただし、この期間、画素アレイ部３００における全ての受光部１０３０の転送トランジスタ３３１はオフ状態とされている。
つづいて、制御信号ＯＦＧがハイレベルである期間中に、ある画素ブロック１０１０のアドレスイベント検出部４００がアドレスイベントの発火を検出した場合を想定する。この場合、アドレスイベントの発火を検出したアドレスイベント検出部４００は、アービタ２１３にリクエストを送信する。アービタ２１３からは、リクエストを発行したアドレスイベント検出部４００に対して、リクエストに対する応答が返される。
応答を受信したアドレスイベント検出部４００は、例えば、タイミングＴ１～Ｔ２の期間、駆動回路２１１及び信号処理部２１２に入力する検出信号をハイレベルに立ち上げる。なお、本説明において、検出信号は、オンイベントの検出結果を示す１ビットの信号であるものとする。
タイミングＴ１でアドレスイベント検出部４００からハイレベルの検出信号が入力された駆動回路２１１は、次のタイミングＴ２で、全ての制御信号ＯＦＧと全ての制御信号ＴＲＧＲ、ＴＲＧＧｒ、ＴＲＧＧｂ及びＴＲＧＢとをローレベルに立ち下げる。これにより、画素アレイ部３００の全ての受光部１０３０からアドレスイベント検出部４００への光電流の供給が停止する。
また、駆動回路２１１は、タイミングＴ２で、読出し対象の画素ブロック１０１０の画素信号生成部３２０における選択トランジスタ３２３のゲートに印加する選択信号ＳＥＬをハイレベルに立ち上げるとともに、同一の画素信号生成部３２０のリセットトランジスタ３２１のゲートに印加するリセット信号ＲＳＴを一定のパルス期間に亘ってハイレベルに立ち上げる。これにより、この画素信号生成部３２０の浮遊拡散層３２４に蓄積された電荷が放出（初期化）されて単位画素が画素ブロック単位でリセットされる。このようにして浮遊拡散層３２４を初期化した状態で垂直信号線ＶＳＬに出現した電圧は、画素ブロック１０１０毎のリセットレベルとして、カラムＡＤＣ２２０における当該垂直信号線ＶＳＬに接続されたＡＤＣ２３０で読み出されて、デジタル値に変換される。
次に、リセットレベルを読み出した後のタイミングＴ３において、読出し対象の画素ブロック１０１０における転送トランジスタ３３１のゲートに印加する制御信号ＴＲＧをハイレベルに立ち上げる。また、駆動回路２１１は、読出し対象の画素ブロック１０１０における例えば転送トランジスタ３３１Ｒのゲートに、一定パルス期間の制御信号ＴＲＧＲを印加する。これにより、光電変換素子３３３Ｒで発生した電荷が画素信号生成部３２０における浮遊拡散層３２４へ転送されて、浮遊拡散層３２４に蓄積された電荷に応じた電圧が垂直信号線ＶＳＬに出現する。このようにして垂直信号線ＶＳＬに出現した電圧は、赤（Ｒ）色の信号レベルとして、カラムＡＤＣ２２０における当該垂直信号線ＶＳＬに接続されたＡＤＣ２３０で読み出されて、デジタル値に変換される。
信号処理部２１２は、以上のようにして読み出されたリセットレベルと信号レベルとの差分を、光電変換素子３３３Ｒの受光量に応じた正味の画素信号として求めるＣＤＳ処理を実行する。
つづいて、光電変換素子３３３Ｒに基づく信号レベルを読み出した後のタイミングＴ４において、駆動回路２１１は、同じく読出し対象の画素ブロック１０１０における例えば転送トランジスタ３３１Ｇｒのゲートに、一定パルス期間の制御信号ＴＲＧＧｒを印加する。これにより、光電変換素子３３３Ｇｒで発生した電荷が画素信号生成部３２０における浮遊拡散層３２４へ転送されて、浮遊拡散層３２４に蓄積された電荷に応じた電圧が垂直信号線ＶＳＬに出現する。そして、垂直信号線ＶＳＬに出現した電圧が、緑（Ｇｒ）色の信号レベルとしてカラムＡＤＣ２２０のＡＤＣ２３０で読み出されて、デジタル値に変換される。
以降、同様にして、読出し対象の画素ブロック１０１０における光電変換素子３３３Ｇｂ及び３３３Ｂそれぞれに基づく信号レベルがカラムＡＤＣ２２０のＡＤＣ２３０で読み出されて、デジタル値に変換される（タイミングＴ５及びＴ６）。
その後、読出し対象の画素ブロック１０１０における全ての光電変換素子３３３に基づく信号レベルの読出しが完了すると、駆動回路２１１は、画素アレイ部３００における全ての受光部３３０の転送トランジスタ３３１のゲートに印加する制御信号ＴＲＧをローレベルに立ち下げるとともに、ＯＦＧトランジスタ３３２のゲートに印加する制御信号ＯＦＧと、同じく全ての受光部３３０の転送トランジスタ３３１Ｒ、３３１Ｇｒ、３３１Ｇｂ及び３３１Ｂのゲートに印加する制御信号ＴＲＧＲ、ＴＲＧＧｒ、ＴＲＧＧｂ及びＴＲＧＢをハイレベルに立ち上げる。これにより、画素アレイ部３００における全ての受光部３３０でのアドレスイベントの発火の検出が再開される。
１１．４．２ フローチャート
次に、固体撮像装置８００の動作の一例をフローチャートを用いて説明する。図５５は、本実施形態に係る固体撮像装置の動作の一例を示すフローチャートである。この動作は、例えば、アドレスイベントを検出するための所定のアプリケーションが実行されたときに開始される。
次に、固体撮像装置８００の動作の一例をフローチャートを用いて説明する。図５５は、本実施形態に係る固体撮像装置の動作の一例を示すフローチャートである。この動作は、例えば、アドレスイベントを検出するための所定のアプリケーションが実行されたときに開始される。
図５５に示すように、本動作では、まず、画素アレイ部３００における画素ブロック１０１０それぞれが、アドレスイベントの発火の有無を検出する（ステップＳ１００１）。そして、駆動回路２１１が、いずれかの画素ブロック１０１０においてアドレスイベントの発火が検出されたか否かを判断する（ステップＳ１００２）。
アドレスイベントの発火が検出されていない場合（ステップＳ１００２のＮＯ）、本動作は、ステップＳ１００４へ進む。一方、アドレスイベントの発火が検出された場合（ステップＳ１００２のＹＥＳ）、駆動回路２１１は、アドレスイベントの発火が検出された画素ブロック１０１０に属する単位画素に対して、画素信号の読出しを順次実行することで、この読出し対象の画素ブロック１０１０に属する各単位画素から順次、画素信号を読み出し（ステップＳ１００３）、ステップＳ１００４へ進む。
ステップＳ１００４では、本動作を終了するか否かが判断される。終了しない場合（ステップＳ１００４のＮＯ）、本動作がステップＳ１００１へリターンし、以降の動作が繰り返される。一方、終了する場合（ステップＳ１００４のＹＥＳ）、本動作が終了する。
１１．５ フロアマップ例
つづいて、本実施形態に係る第１チップ２０１ａ及び第２チップ２０１ｂそれぞれのフロアマップについて、幾つか例を挙げて説明する。なお、以下の説明では、電流電圧変換部４１０をソースフォロア型（図４参照）とした場合を例示するが、これに限定されず、例えば、電流電圧変換部４１０をゲインブースト型（図６参照）とした場合でも、同様に適用することが可能である。
つづいて、本実施形態に係る第１チップ２０１ａ及び第２チップ２０１ｂそれぞれのフロアマップについて、幾つか例を挙げて説明する。なお、以下の説明では、電流電圧変換部４１０をソースフォロア型（図４参照）とした場合を例示するが、これに限定されず、例えば、電流電圧変換部４１０をゲインブースト型（図６参照）とした場合でも、同様に適用することが可能である。
１１．５．１ 第１例
１１．５．１．１ 第１チップ
図５６は、第１例に係る第１チップのフロアマップ例を示す平面図である。図５６に示すように、第１チップ２０１ａには、受光部１０３０が２次元格子状に配列している。各受光部１０３０では、画素ブロック１０１０を構成する複数の光電変換素子３３３がＩ行×Ｊ列に配列している。本例では、ベイヤー配列の単位パターンを構成する４つの光電変換素子３３３Ｒ、３３３Ｇｒ、３３３Ｇｂ及び３３３Ｂが２行×２列に配列している。
１１．５．１．１ 第１チップ
図５６は、第１例に係る第１チップのフロアマップ例を示す平面図である。図５６に示すように、第１チップ２０１ａには、受光部１０３０が２次元格子状に配列している。各受光部１０３０では、画素ブロック１０１０を構成する複数の光電変換素子３３３がＩ行×Ｊ列に配列している。本例では、ベイヤー配列の単位パターンを構成する４つの光電変換素子３３３Ｒ、３３３Ｇｒ、３３３Ｇｂ及び３３３Ｂが２行×２列に配列している。
単位パターンを構成する４つの光電変換素子３３３Ｒ、３３３Ｇｒ、３３３Ｇｂ及び３３３Ｂは、互いに対向する角部に転送トランジスタ３３１Ｒ、３３１Ｇｒ、３３１Ｇｂ及び３３１Ｂが設けられている。転送トランジスタ３３１Ｒ、３３１Ｇｒ、３３１Ｇｂ及び３３１Ｂのドレインは、ノード３３４（図５３参照）に共通に接続されている。ノード３３４と接続部５０１のＴＳＶ５０１ａとを結ぶ配線には、ＯＦＧトランジスタ３３２が設けられている。ノード３３４と接続部８０１のＴＳＶ８０１ａを結ぶ配線には、転送トランジスタ３３１が設けられている。
１１．５．１．２ 第２チップ
図５７は、第１例に係る第２チップのフロアマップ例を示す平面図である。図５７に示すように、第２チップ２０１ｂには、第８の実施形態において図４４を用いて説明した第２チップ２０１ｂと同様に、ＬＧトランジスタ４１１と増幅トランジスタ４１２とからなる上層検出回路４１０Ａと、リセットトランジスタ３２１と増幅トランジスタ３２２と選択トランジスタ３２３と浮遊拡散層３２４とからなる画素信号生成部３２０とを含む上層画素回路５００が、２次元格子状に配列している。各上層画素回路５００は、例えば、第１チップ２０１ａに形成された光電変換素子３３３と同程度の領域内に形成されている。なお、上層検出回路４１０Ａは、上述した実施形態における上層画素回路５００と同様であってよい。
図５７は、第１例に係る第２チップのフロアマップ例を示す平面図である。図５７に示すように、第２チップ２０１ｂには、第８の実施形態において図４４を用いて説明した第２チップ２０１ｂと同様に、ＬＧトランジスタ４１１と増幅トランジスタ４１２とからなる上層検出回路４１０Ａと、リセットトランジスタ３２１と増幅トランジスタ３２２と選択トランジスタ３２３と浮遊拡散層３２４とからなる画素信号生成部３２０とを含む上層画素回路５００が、２次元格子状に配列している。各上層画素回路５００は、例えば、第１チップ２０１ａに形成された光電変換素子３３３と同程度の領域内に形成されている。なお、上層検出回路４１０Ａは、上述した実施形態における上層画素回路５００と同様であってよい。
１１．５．２ 第２例
図５８は、第２例に係る第１チップのフロアマップ例を示す平面図である。図５９は、第２例に係る第２チップのフロアマップ例を示す平面図である。
図５８は、第２例に係る第１チップのフロアマップ例を示す平面図である。図５９は、第２例に係る第２チップのフロアマップ例を示す平面図である。
本実施形態において、アドレスイベント検出部４００がアドレスイベントの発火の有無を監視する光電変換素子３３３のグループと、画素信号生成部３２０が画素信号を読み出す光電変換素子３３３のグループとは、必ずしも一致している必要はない。例えば、図５８に示すように、各アドレスイベント検出部４００が（２ｉ＋１）行及び（２ｉ＋２）行（ｉは０以上の整数）の光電変換素子３３３のうちの（２ｊ＋１）列と（２ｊ＋２）列と（ｊは０以上の整数）の光電変換素子３３３Ｒ、３３３Ｇｒ、３３３Ｇｂ及び３３３Ｂを監視し、各画素信号生成部３２０が（２ｉ＋１）行及び（２ｉ＋２）行の光電変換素子３３３のうちの（２ｊ）列と（２ｊ＋１）列との光電変換素子３３３Ｒ、３３３Ｇｒ、３３３Ｇｂ及び３３３Ｂから画素信号を読み出すように構成することも可能である。
その場合、図５９に示すように、第２チップ２０１ｂでは、偶数列にアドレスイベント検出部４００が配列し、奇数列に画素信号生成部３２０が配列するように、それぞれがレイアウトされる。
なお、あるアドレスイベント検出部４００がアドレスイベントの発火を検出した際には、当該アドレスイベント検出部４００が監視する複数の光電変換素子３３３のうちの少なくとも１つを担当する全ての画素信号生成部３２０が、それぞれが担当する複数の光電変換素子３３３から画素信号を読み出すように構成されてもよい、アドレスイベント検出部４００と画素信号生成部３２０とを予め対応付けておき、あるアドレスイベント検出部４００がアドレスイベントの発火を検出した際にはそれと対応付けられている画素信号生成部３２０が画素信号を読み出すように構成されてもよい。
１１．５．３ 第３例
図６０は、第３例に係る第１チップのフロアマップ例を示す平面図である。図６１は、第３例に係る第２チップのフロアマップ例を示す平面図である。
図６０は、第３例に係る第１チップのフロアマップ例を示す平面図である。図６１は、第３例に係る第２チップのフロアマップ例を示す平面図である。
上述した第２例では、アドレスイベント検出部４００と画素信号生成部３２０とを行方向に交互に配置した場合を例示した。これに対し、第３例では、行方向だけでなく、列方向においても交互に、アドレスイベント検出部４００と画素信号生成部３２０とを配置する場合について例示する。
図６０に示すように、第３例では、各アドレスイベント検出部４００が、（２ｉ＋１）行（２ｊ＋１）列、（２ｉ＋１）行（２ｊ＋２）列、（２ｉ＋２）行（２ｊ＋１）列、及び、（２ｉ＋２）行（２ｊ＋２）列の計４つ（又は２つ）の光電変換素子３３３Ｒ、３３３Ｇｒ、３３３Ｇｂ及び３３３Ｂを監視し、各画素信号生成部３２０が、２ｉ行２ｊ列、２ｉ行（２ｊ＋１）列、（２ｉ＋１）行２ｊ列、及び、（２ｉ＋１）行（２ｊ＋１）列の計４つ（又は１つ若しくは２つ）の光電変換素子３３３Ｒ、３３３Ｇｒ、３３３Ｇｂ及び３３３Ｂから画素信号を読み出すように構成することも可能である。
その場合、図６１に示すように、第２チップ２０１ｂでは、偶数列の奇数行にアドレスイベント検出部４００が配列し、奇数列の偶数行に画素信号生成部３２０が配列するように、それぞれがレイアウトされる。
なお、第２例と同様に、あるアドレスイベント検出部４００がアドレスイベントの発火を検出した際には、当該アドレスイベント検出部４００が監視する複数の光電変換素子３３３のうちの少なくとも１つを担当する全ての画素信号生成部３２０が、それぞれが担当する複数の光電変換素子３３３から画素信号を読み出すように構成されてもよい、アドレスイベント検出部４００と画素信号生成部３２０とを予め対応付けておき、あるアドレスイベント検出部４００がアドレスイベントの発火を検出した際にはそれと対応付けられている画素信号生成部３２０が画素信号を読み出すように構成されてもよい。
１１．６ 作用・効果
以上で説明したように、本実施形態によれば、色彩を再構成するために必要となる波長成分を受光する複数（Ｎ個）の単位画素の集合（画素ブロック１０１０）をアドレスイベントの発火の有無を検出する単位（画素ブロック単位）とし、画素ブロック単位でアドレスイベントの発火が検出された場合には、画素ブロック単位で画素信号が読み出されるように構成されている。これにより、ある波長成分の単位画素でアドレスイベントが発火した際には、色彩の再構成に必要となる全ての波長成分の画素信号が同期して読み出されるため、正しい色彩を再構成することが可能となる。その結果、正しく色彩が再構成されたカラー画像を取得できるイベントドリブン型の固体撮像装置及び撮像装置を実現することが可能となる。
以上で説明したように、本実施形態によれば、色彩を再構成するために必要となる波長成分を受光する複数（Ｎ個）の単位画素の集合（画素ブロック１０１０）をアドレスイベントの発火の有無を検出する単位（画素ブロック単位）とし、画素ブロック単位でアドレスイベントの発火が検出された場合には、画素ブロック単位で画素信号が読み出されるように構成されている。これにより、ある波長成分の単位画素でアドレスイベントが発火した際には、色彩の再構成に必要となる全ての波長成分の画素信号が同期して読み出されるため、正しい色彩を再構成することが可能となる。その結果、正しく色彩が再構成されたカラー画像を取得できるイベントドリブン型の固体撮像装置及び撮像装置を実現することが可能となる。
なお、本実施形態では、第８の実施形態に係る固体撮像装置８００をベースとした場合が例示されているが、これに限定されず、例えば、第１の実施形態に係る固体撮像装置２００など、他の実施形態に係る固体撮像装置２００をベースとすることも可能である。
また、その他の構成、動作及び効果は、上述した実施形態と同様であってよいため、ここでは詳細な説明を省略する。
１２．移動体への応用例
本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。
本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。
図６２は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。
車両制御システム１２０００は、通信ネットワーク１２００１を介して接続された複数の電子制御ユニットを備える。図６２に示した例では、車両制御システム１２０００は、駆動系制御ユニット１２０１０、ボディ系制御ユニット１２０２０、車外情報検出ユニット１２０３０、車内情報検出ユニット１２０４０、及び統合制御ユニット１２０５０を備える。また、統合制御ユニット１２０５０の機能構成として、マイクロコンピュータ１２０５１、音声画像出力部１２０５２、及び車載ネットワークＩ／Ｆ（Interface）１２０５３が図示されている。
駆動系制御ユニット１２０１０は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット１２０１０は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。
ボディ系制御ユニット１２０２０は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット１２０２０は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット１２０２０には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット１２０２０は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。
車外情報検出ユニット１２０３０は、車両制御システム１２０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット１２０３０には、撮像部１２０３１が接続される。車外情報検出ユニット１２０３０は、撮像部１２０３１に車外の画像を撮像させるとともに、撮像された画像を受信する。車外情報検出ユニット１２０３０は、受信した画像に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。
撮像部１２０３１は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部１２０３１は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。また、撮像部１２０３１が受光する光は、可視光であっても良いし、赤外線等の非可視光であっても良い。
車内情報検出ユニット１２０４０は、車内の情報を検出する。車内情報検出ユニット１２０４０には、例えば、運転者の状態を検出する運転者状態検出部１２０４１が接続される。運転者状態検出部１２０４１は、例えば運転者を撮像するカメラを含み、車内情報検出ユニット１２０４０は、運転者状態検出部１２０４１から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。
マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット１２０１０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ（Advanced Driver Assistance System）の機能実現を目的とした協調制御を行うことができる。
また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で取得される車外の情報に基づいて、ボディ系制御ユニット１２０２０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で検知した先行車又は対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替える等の防眩を図ることを目的とした協調制御を行うことができる。
音声画像出力部１２０５２は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図６２の例では、出力装置として、オーディオスピーカ１２０６１、表示部１２０６２及びインストルメントパネル１２０６３が例示されている。表示部１２０６２は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。
図６３は、撮像部１２０３１の設置位置の例を示す図である。
図６３では、撮像部１２０３１として、撮像部１２１０１、１２１０２、１２１０３、１２１０４、１２１０５を有する。
撮像部１２１０１、１２１０２、１２１０３、１２１０４、１２１０５は、例えば、車両１２１００のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部等の位置に設けられる。フロントノーズに備えられる撮像部１２１０１及び車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として車両１２１００の前方の画像を取得する。サイドミラーに備えられる撮像部１２１０２、１２１０３は、主として車両１２１００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部１２１０４は、主として車両１２１００の後方の画像を取得する。車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。
なお、図６３には、撮像部１２１０１ないし１２１０４の撮影範囲の一例が示されている。撮像範囲１２１１１は、フロントノーズに設けられた撮像部１２１０１の撮像範囲を示し、撮像範囲１２１１２，１２１１３は、それぞれサイドミラーに設けられた撮像部１２１０２，１２１０３の撮像範囲を示し、撮像範囲１２１１４は、リアバンパ又はバックドアに設けられた撮像部１２１０４の撮像範囲を示す。例えば、撮像部１２１０１ないし１２１０４で撮像された画像データが重ね合わせられることにより、車両１２１００を上方から見た俯瞰画像が得られる。
撮像部１２１０１ないし１２１０４の少なくとも１つは、距離情報を取得する機能を有していてもよい。例えば、撮像部１２１０１ないし１２１０４の少なくとも１つは、複数の撮像素子からなるステレオカメラであってもよいし、位相差検出用の画素を有する撮像素子であってもよい。
例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を基に、撮像範囲１２１１１ないし１２１１４内における各立体物までの距離と、この距離の時間的変化（車両１２１００に対する相対速度）を求めることにより、特に車両１２１００の進行路上にある最も近い立体物で、車両１２１００と略同じ方向に所定の速度（例えば、０km/h以上）で走行する立体物を先行車として抽出することができる。さらに、マイクロコンピュータ１２０５１は、先行車の手前に予め確保すべき車間距離を設定し、自動ブレーキ制御（追従停止制御も含む）や自動加速制御（追従発進制御も含む）等を行うことができる。このように運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を元に、立体物に関する立体物データを、２輪車、普通車両、大型車両、歩行者、電柱等その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ１２０５１は、車両１２１００の周辺の障害物を、車両１２１００のドライバが視認可能な障害物と視認困難な障害物とに識別する。そして、マイクロコンピュータ１２０５１は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ１２０６１や表示部１２０６２を介してドライバに警報を出力することや、駆動系制御ユニット１２０１０を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。
撮像部１２１０１ないし１２１０４の少なくとも１つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在するか否かを判定することで歩行者を認識することができる。かかる歩行者の認識は、例えば赤外線カメラとしての撮像部１２１０１ないし１２１０４の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順によって行われる。マイクロコンピュータ１２０５１が、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部１２０５２は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部１２０６２を制御する。また、音声画像出力部１２０５２は、歩行者を示すアイコン等を所望の位置に表示するように表示部１２０６２を制御してもよい。
以上、本開示に係る技術が適用され得る車両制御システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、撮像部１２０３１や運転者状態検出部１２０４１等に適用され得る。
以上、本開示の実施形態について説明したが、本開示の技術的範囲は、上述の実施形態そのままに限定されるものではなく、本開示の要旨を逸脱しない範囲において種々の変更が可能である。また、異なる実施形態及び変形例にわたる構成要素を適宜組み合わせてもよい。
また、本明細書に記載された各実施形態における効果はあくまで例示であって限定されるものでは無く、他の効果があってもよい。
なお、本技術は以下のような構成も取ることができる。
（１）
行列方向の２次元格子状に配列し、それぞれ受光量に応じた電荷を発生させる複数の光電変換素子と、
前記複数の光電変換素子に発生した電荷に基づく光電流を検出する検出部と、
を備え、
前記光電変換素子と前記検出部の少なくとも一部とは、異なるチップに配置される
固体撮像装置。
（２）
前記検出部は、ループ状のソースフォロア回路を含む電流電圧変換回路を備え、
前記光電変換素子は、第１チップに配置され、
前記ソースフォロア回路は、前記第１チップに接合された第２チップに配置される
前記（１）に記載の固体撮像装置。
（３）
前記検出部は、前記第２チップに配置される前記（２）に記載の固体撮像装置。
（４）
前記光電変換素子と前記検出部との間に配置された第１トランジスタをさらに備え、
前記第１トランジスタは、前記第１チップに配置される
前記（２）又は（３）に記載の固体撮像装置。
（５）
前記検出部に接続されたロジック回路をさらに備え、
前記ロジック回路は、前記第１及び第２チップとは異なる第３チップに配置される
前記（２）～（４）の何れか１項に記載の固体撮像装置。
（６）
前記光電変換素子からの電荷の読出しを制御する駆動回路をさらに備え、
前記駆動回路は、前記第２チップに配置される
前記（２）～（５）の何れか１項に記載の固体撮像装置。
（７）
前記光電変換素子で発生した電荷の電荷量に応じた電圧値の画素信号を生成する生成部をさらに備え、
前記生成部は、前記第２チップに配置される
前記（２）～（６）の何れか１項に記載の固体撮像装置。
（８）
前記光電変換素子で発生した電荷の電荷量に応じた電圧値の画素信号を生成する生成部をさらに備え、
前記生成部は、前記第１チップと前記第２チップとの間に接合された第４チップに配置される
前記（２）～（６）の何れか１項に記載の固体撮像装置。
（９）
前記光電変換素子と前記生成部との間に配置された第２トランジスタをさらに備え、
前記第２トランジスタは、前記第１チップに配置される
前記（７）又は（８）に記載の固体撮像装置。
（１０）
前記複数の光電変換素子は、１つ以上の光電変換素子よりなる複数のグループに区分けされ、
前記検出部及び前記生成部は、前記複数のグループそれぞれに対して設けられている
前記（７）～（９）の何れか１項に記載の固体撮像装置。
（１１）
前記複数のグループそれぞれは、入射光の色彩を再構成するために必要となる波長成分をそれぞれ受光する光電変換素子の組合せで構成されている前記（１０）に記載の固体撮像装置。
（１２）
前記検出部は、前記複数のグループのうちの第１のグループに接続され、
前記生成部は、前記複数のグループのうちの第２のグループに接続され、
前記第１のグループに属する少なくとも１つの光電変換素子は、前記第２のグループにも属する
前記（１０）又は（１１）に記載の固体撮像装置。
（１３）
前記ソースフォロア回路は、
ソースが前記光電変換素子に接続された第３トランジスタと、
ゲートが前記光電変換素子に接続され、ドレインが前記第３トランジスタのゲートに接続された第４トランジスタと、
を含む前記（２）～（１２）の何れか１項に記載の固体撮像装置。
（１４）
前記ソースフォロア回路は、
ソースが前記第３トランジスタのドレインに接続された第５トランジスタと、
ソースが前記第３トランジスタのゲート及び前記第４トランジスタのドレインに接続され、ゲートが前記第３トランジスタのドレイン及び前記第５トランジスタのソースに接続された第６トランジスタと、
をさらに含む前記（１３）に記載の固体撮像装置。
（１５）
前記第３及び第４トランジスタは、ＭＯＳ（Metal-Oxide-Semiconductor）トランジスタである前記（１３）又は（１４）に記載の固体撮像装置。
（１６）
前記第３及び第４トランジスタは、バックバイアスを印加するための端子を備える前記（１３）又は（１４）に記載の固体撮像装置。
（１７）
前記第２チップは、ＳＯＩ（Silicon On Insulator）基板である前記（１６）に記載の固体撮像装置。
（１８）
前記第３及び第４トランジスタは、トンネルＦＥＴ（Field effect transistor）又はＦｉｎＦＥＴである前記（１３）又は（１４）に記載の固体撮像装置。
（１９）
前記第２チップに設けられ、前記第２チップへ水素原子を供給する水素供給膜と、
前記第１チップと前記第２チップとの間に介在し、前記第２チップから前記光電変換素子への水素原子の拡散を防止する拡散防止膜と、
をさらに備える前記（２）～（１８）の何れか１項に記載の固体撮像装置。
（２０）
固体撮像装置と、
入射光を前記固体撮像装置の受光面に結像する光学系と、
前記固体撮像装置を制御する制御部と、
を備え、
前記固体撮像装置は、
行列方向の２次元格子状に配列し、それぞれ受光量に応じた電荷を発生させる複数の光電変換素子と、
前記複数の光電変換素子に発生した電荷に基づく光電流を検出する検出部と、
を備え、
前記光電変換素子と前記検出部の少なくとも一部とは、異なるチップに配置される
撮像装置。
（１）
行列方向の２次元格子状に配列し、それぞれ受光量に応じた電荷を発生させる複数の光電変換素子と、
前記複数の光電変換素子に発生した電荷に基づく光電流を検出する検出部と、
を備え、
前記光電変換素子と前記検出部の少なくとも一部とは、異なるチップに配置される
固体撮像装置。
（２）
前記検出部は、ループ状のソースフォロア回路を含む電流電圧変換回路を備え、
前記光電変換素子は、第１チップに配置され、
前記ソースフォロア回路は、前記第１チップに接合された第２チップに配置される
前記（１）に記載の固体撮像装置。
（３）
前記検出部は、前記第２チップに配置される前記（２）に記載の固体撮像装置。
（４）
前記光電変換素子と前記検出部との間に配置された第１トランジスタをさらに備え、
前記第１トランジスタは、前記第１チップに配置される
前記（２）又は（３）に記載の固体撮像装置。
（５）
前記検出部に接続されたロジック回路をさらに備え、
前記ロジック回路は、前記第１及び第２チップとは異なる第３チップに配置される
前記（２）～（４）の何れか１項に記載の固体撮像装置。
（６）
前記光電変換素子からの電荷の読出しを制御する駆動回路をさらに備え、
前記駆動回路は、前記第２チップに配置される
前記（２）～（５）の何れか１項に記載の固体撮像装置。
（７）
前記光電変換素子で発生した電荷の電荷量に応じた電圧値の画素信号を生成する生成部をさらに備え、
前記生成部は、前記第２チップに配置される
前記（２）～（６）の何れか１項に記載の固体撮像装置。
（８）
前記光電変換素子で発生した電荷の電荷量に応じた電圧値の画素信号を生成する生成部をさらに備え、
前記生成部は、前記第１チップと前記第２チップとの間に接合された第４チップに配置される
前記（２）～（６）の何れか１項に記載の固体撮像装置。
（９）
前記光電変換素子と前記生成部との間に配置された第２トランジスタをさらに備え、
前記第２トランジスタは、前記第１チップに配置される
前記（７）又は（８）に記載の固体撮像装置。
（１０）
前記複数の光電変換素子は、１つ以上の光電変換素子よりなる複数のグループに区分けされ、
前記検出部及び前記生成部は、前記複数のグループそれぞれに対して設けられている
前記（７）～（９）の何れか１項に記載の固体撮像装置。
（１１）
前記複数のグループそれぞれは、入射光の色彩を再構成するために必要となる波長成分をそれぞれ受光する光電変換素子の組合せで構成されている前記（１０）に記載の固体撮像装置。
（１２）
前記検出部は、前記複数のグループのうちの第１のグループに接続され、
前記生成部は、前記複数のグループのうちの第２のグループに接続され、
前記第１のグループに属する少なくとも１つの光電変換素子は、前記第２のグループにも属する
前記（１０）又は（１１）に記載の固体撮像装置。
（１３）
前記ソースフォロア回路は、
ソースが前記光電変換素子に接続された第３トランジスタと、
ゲートが前記光電変換素子に接続され、ドレインが前記第３トランジスタのゲートに接続された第４トランジスタと、
を含む前記（２）～（１２）の何れか１項に記載の固体撮像装置。
（１４）
前記ソースフォロア回路は、
ソースが前記第３トランジスタのドレインに接続された第５トランジスタと、
ソースが前記第３トランジスタのゲート及び前記第４トランジスタのドレインに接続され、ゲートが前記第３トランジスタのドレイン及び前記第５トランジスタのソースに接続された第６トランジスタと、
をさらに含む前記（１３）に記載の固体撮像装置。
（１５）
前記第３及び第４トランジスタは、ＭＯＳ（Metal-Oxide-Semiconductor）トランジスタである前記（１３）又は（１４）に記載の固体撮像装置。
（１６）
前記第３及び第４トランジスタは、バックバイアスを印加するための端子を備える前記（１３）又は（１４）に記載の固体撮像装置。
（１７）
前記第２チップは、ＳＯＩ（Silicon On Insulator）基板である前記（１６）に記載の固体撮像装置。
（１８）
前記第３及び第４トランジスタは、トンネルＦＥＴ（Field effect transistor）又はＦｉｎＦＥＴである前記（１３）又は（１４）に記載の固体撮像装置。
（１９）
前記第２チップに設けられ、前記第２チップへ水素原子を供給する水素供給膜と、
前記第１チップと前記第２チップとの間に介在し、前記第２チップから前記光電変換素子への水素原子の拡散を防止する拡散防止膜と、
をさらに備える前記（２）～（１８）の何れか１項に記載の固体撮像装置。
（２０）
固体撮像装置と、
入射光を前記固体撮像装置の受光面に結像する光学系と、
前記固体撮像装置を制御する制御部と、
を備え、
前記固体撮像装置は、
行列方向の２次元格子状に配列し、それぞれ受光量に応じた電荷を発生させる複数の光電変換素子と、
前記複数の光電変換素子に発生した電荷に基づく光電流を検出する検出部と、
を備え、
前記光電変換素子と前記検出部の少なくとも一部とは、異なるチップに配置される
撮像装置。
１００ 撮像装置
１１０ 撮像レンズ
１２０ 記録部
１３０ 制御部
１３９、２０９ 信号線
２００ 固体撮像装置
２０１ 受光チップ
２０１ａ 第１チップ
２０１ｂ 第２チップ
２０１ｃ 第３チップ
２０２ 検出チップ
２０３ ロジックチップ
２１０ ロジック回路
２１１ 駆動回路
２１２ 信号処理部
２１３ アービタ
２２０ カラムＡＤＣ
２３０ ＡＤＣ
３００ 画素アレイ部
３１０ 単位画素
３２０ 画素信号生成部
３２１ リセットトランジスタ
３２２ 増幅トランジスタ
３２３ 選択トランジスタ
３２４ 浮遊拡散層
３２５、３２６、３２７、３２８、４１６、４１７、４１８、４１９、４１７１、４１９１ 拡散領域
３２１１、３２２１、３２３１、３３１１、３３２１、４１１１、４１２１、４１３１、４１４１ ゲート
３３０、７３０、８３０、１０３０ 受光部
３３１、３３１Ｂ、３３１Ｇｂ、３３１Ｇｒ、３３１Ｒ 転送トランジスタ
３３２ ＯＦＧトランジスタ
３３３、３３３Ｂ、３３３Ｇ、３３３Ｇｂ、３３３Ｇｒ、３３３Ｒ、３３３Ｗ 光電変換素子
３３４ ノード
４００ アドレスイベント検出部
４１０ 電流電圧変換部
４１０Ａ 上層検出回路
４１１、４１３ ＬＧトランジスタ
４１２、４１４ 増幅トランジスタ
４１５ 定電流回路
４２０ バッファ
４３０ 減算器
４３１、４３３ コンデンサ
４３２ インバータ
４３４ スイッチ
４４０ 量子化器
４４１ コンパレータ
４５０ 転送部
５００ 上層画素回路
５０１、５０２、８０１ 接続部
５０１ａ、５０１ｂ、５０１ｃ、７３６、８０１ａ、８０１ｂ、８０１ｃ ＴＳＶ
５０１ｄ、７３７、８０１ｄ、３２４１ 配線
５１０ 回路構成
５１１ 回路素子
６０１、６１１、６２１ 半導体基板
６０２ オンチップレンズ
６０３ 平坦化膜
６０４ 画素分離部
６０５ ｐ型半導体領域
６０６、３３１２、３３２２ ｎ型半導体領域
６０７、７３４、８０７ コンタクト層
６０８、６１２、６２２ 層間絶縁膜
６１０、６２０ 接合面
６１３、６２３ 配線層
６１９、６２９ Ｃｕパッド
７００ トランジスタ
７０１ ＦＤＳＯＩ基板
７０１Ａ ＳＯＩ基板
７０２ シリコン薄膜
７０２Ａ シリコン層
７０３ 埋込み酸化膜
７０４ 支持基板
７０５ ゲート
７０６ ゲート絶縁膜
７０６Ａ、７３１ シリコン酸化膜
７０７ ソース
７０８ ドレイン
７１０ トンネルＦＥＴ
７２０ ＦｉｎＦＥＴ
７３２ 素子分離絶縁膜
７３３ トレンチ
７５１ 水素供給膜
７５２ 水素拡散防止膜
１０１０、１０１０Ａ、１０１０Ｂ、１０１０Ｃ、１０１０Ｄ 画素ブロック
ＶＳＬ 垂直信号線
１１０ 撮像レンズ
１２０ 記録部
１３０ 制御部
１３９、２０９ 信号線
２００ 固体撮像装置
２０１ 受光チップ
２０１ａ 第１チップ
２０１ｂ 第２チップ
２０１ｃ 第３チップ
２０２ 検出チップ
２０３ ロジックチップ
２１０ ロジック回路
２１１ 駆動回路
２１２ 信号処理部
２１３ アービタ
２２０ カラムＡＤＣ
２３０ ＡＤＣ
３００ 画素アレイ部
３１０ 単位画素
３２０ 画素信号生成部
３２１ リセットトランジスタ
３２２ 増幅トランジスタ
３２３ 選択トランジスタ
３２４ 浮遊拡散層
３２５、３２６、３２７、３２８、４１６、４１７、４１８、４１９、４１７１、４１９１ 拡散領域
３２１１、３２２１、３２３１、３３１１、３３２１、４１１１、４１２１、４１３１、４１４１ ゲート
３３０、７３０、８３０、１０３０ 受光部
３３１、３３１Ｂ、３３１Ｇｂ、３３１Ｇｒ、３３１Ｒ 転送トランジスタ
３３２ ＯＦＧトランジスタ
３３３、３３３Ｂ、３３３Ｇ、３３３Ｇｂ、３３３Ｇｒ、３３３Ｒ、３３３Ｗ 光電変換素子
３３４ ノード
４００ アドレスイベント検出部
４１０ 電流電圧変換部
４１０Ａ 上層検出回路
４１１、４１３ ＬＧトランジスタ
４１２、４１４ 増幅トランジスタ
４１５ 定電流回路
４２０ バッファ
４３０ 減算器
４３１、４３３ コンデンサ
４３２ インバータ
４３４ スイッチ
４４０ 量子化器
４４１ コンパレータ
４５０ 転送部
５００ 上層画素回路
５０１、５０２、８０１ 接続部
５０１ａ、５０１ｂ、５０１ｃ、７３６、８０１ａ、８０１ｂ、８０１ｃ ＴＳＶ
５０１ｄ、７３７、８０１ｄ、３２４１ 配線
５１０ 回路構成
５１１ 回路素子
６０１、６１１、６２１ 半導体基板
６０２ オンチップレンズ
６０３ 平坦化膜
６０４ 画素分離部
６０５ ｐ型半導体領域
６０６、３３１２、３３２２ ｎ型半導体領域
６０７、７３４、８０７ コンタクト層
６０８、６１２、６２２ 層間絶縁膜
６１０、６２０ 接合面
６１３、６２３ 配線層
６１９、６２９ Ｃｕパッド
７００ トランジスタ
７０１ ＦＤＳＯＩ基板
７０１Ａ ＳＯＩ基板
７０２ シリコン薄膜
７０２Ａ シリコン層
７０３ 埋込み酸化膜
７０４ 支持基板
７０５ ゲート
７０６ ゲート絶縁膜
７０６Ａ、７３１ シリコン酸化膜
７０７ ソース
７０８ ドレイン
７１０ トンネルＦＥＴ
７２０ ＦｉｎＦＥＴ
７３２ 素子分離絶縁膜
７３３ トレンチ
７５１ 水素供給膜
７５２ 水素拡散防止膜
１０１０、１０１０Ａ、１０１０Ｂ、１０１０Ｃ、１０１０Ｄ 画素ブロック
ＶＳＬ 垂直信号線
Claims (14)
- 行列方向の２次元格子状に配列し、それぞれ受光量に応じた電荷を発生させる複数の光電変換素子と、
前記複数の光電変換素子に発生した電荷に基づく光電流を検出する検出部と、
前記光電変換素子で発生した電荷の電荷量に応じた電圧値の画素信号を生成する生成部と、
を備え、
前記検出部は、ループ状のソースフォロア回路を含む電流電圧変換回路を有し、
前記光電変換素子は、第１チップに配置され、
前記ソースフォロア回路は、前記第１チップに接合された第２チップに配置され、
前記生成部は、前記第２チップに配置され、
前記複数の光電変換素子は、１つ以上の光電変換素子よりなる複数のグループに区分けされ、
前記複数のグループそれぞれは、入射光の色彩を再構成するために必要となる波長成分をそれぞれ受光する光電変換素子の組合せで構成されており、
前記検出部は、前記複数のグループのうちの第１のグループに接続され、
前記生成部は、前記複数のグループのうちの第２のグループに接続され、
少なくとも１つの光電変換素子は、前記第１及び第２のグループに属し、
前記生成部は、前記検出部が前記第１のグループの前記複数の光電変換素子から前記光電流を検出した場合に、前記第２のグループの前記複数の光電変換素子から前記画素信号を読み出すように、構成されている、
固体撮像装置。 - 前記検出部は、前記第２チップに配置される請求項１に記載の固体撮像装置。
- 前記光電変換素子と前記検出部との間に配置された第１トランジスタをさらに備え、
前記第１トランジスタは、前記第１チップに配置される、
請求項１又は２に記載の固体撮像装置。 - 前記検出部に接続されたロジック回路をさらに備え、
前記ロジック回路は、前記第１及び第２チップとは異なる第３チップに配置される、
請求項１～３のいずれか１項に記載の固体撮像装置。 - 前記光電変換素子からの電荷の読出しを制御する駆動回路をさらに備え、
前記駆動回路は、前記第２チップに配置される、
請求項１～４のいずれか１項に記載の固体撮像装置。 - 前記光電変換素子と前記生成部との間に配置された第２トランジスタをさらに備え、
前記第２トランジスタは、前記第１チップに配置される、
請求項１に記載の固体撮像装置。 - 前記ソースフォロア回路は、
ソースが前記光電変換素子に接続された第３トランジスタと、
ゲートが前記光電変換素子に接続され、ドレインが前記第３トランジスタのゲートに接続された第４トランジスタと、
を含む、請求項１～６のいずれか１項に記載の固体撮像装置。 - 前記ソースフォロア回路は、
ソースが前記第３トランジスタのドレインに接続された第５トランジスタと、
ソースが前記第３トランジスタのゲート及び前記第４トランジスタのドレインに接続され、ゲートが前記第３トランジスタのドレイン及び前記第５トランジスタのソースに接続された第６トランジスタと、
をさらに含む、請求項７に記載の固体撮像装置。 - 前記第３及び第４トランジスタは、ＭＯＳ（Metal-Oxide-Semiconductor）トランジスタである、請求項７又は８に記載の固体撮像装置。
- 前記第３及び第４トランジスタは、バックバイアスを印加するための端子を備える、請求項７又は８に記載の固体撮像装置。
- 前記第２チップは、ＳＯＩ（Silicon On Insulator）基板である、請求項１０に記載の固体撮像装置。
- 前記第３及び第４トランジスタは、トンネルＦＥＴ（Field effect transistor）又はＦｉｎＦＥＴである、請求項７又は８に記載の固体撮像装置。
- 前記第２チップに設けられ、前記第２チップへ水素原子を供給する水素供給膜と、
前記第１チップと前記第２チップとの間に介在し、前記第２チップから前記光電変換素子への水素原子の拡散を防止する拡散防止膜と、
をさらに備える、請求項１～１２のいずれか１項に記載の固体撮像装置。 - 固体撮像装置と、
入射光を前記固体撮像装置の受光面に結像する光学系と、
前記固体撮像装置を制御する制御部と、
を備え、
前記固体撮像装置は、
行列方向の２次元格子状に配列し、それぞれ受光量に応じた電荷を発生させる複数の光電変換素子と、
前記複数の光電変換素子に発生した電荷に基づく光電流を検出する検出部と、
前記光電変換素子で発生した電荷の電荷量に応じた電圧値の画素信号を生成する生成部と、
を備え、
前記検出部は、ループ状のソースフォロア回路を含む電流電圧変換回路を有し、
前記光電変換素子は、第１チップに配置され、
前記ソースフォロア回路は、前記第１チップに接合された第２チップに配置され、
前記生成部は、前記第２チップに配置され、
前記複数の光電変換素子は、１つ以上の光電変換素子よりなる複数のグループに区分けされ、
前記複数のグループそれぞれは、入射光の色彩を再構成するために必要となる波長成分をそれぞれ受光する光電変換素子の組合せで構成されており、
前記検出部は、前記複数のグループのうちの第１のグループに接続され、
前記生成部は、前記複数のグループのうちの第２のグループに接続され、
少なくとも１つの光電変換素子は、前記第１及び第２のグループに属し、
前記生成部は、前記検出部が前記第１のグループの前記複数の光電変換素子から前記光電流を検出した場合に、前記第２のグループの前記複数の光電変換素子から前記画素信号を読み出すように、構成されている、
撮像装置。
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