JP7508879B2

JP7508879B2 - Support-attached wiring board, wiring board, and semiconductor device

Info

Publication number: JP7508879B2
Application number: JP2020104003A
Authority: JP
Inventors: 祐幹新田
Original assignee: Individual
Current assignee: Individual
Priority date: 2020-06-16
Filing date: 2020-06-16
Publication date: 2024-07-02
Anticipated expiration: 2040-06-16
Also published as: JP2021197484A

Description

本発明は、支持体付き配線基板、配線基板、及び半導体装置に関する。 The present invention relates to a wiring board with a support, a wiring board, and a semiconductor device.

近年半導体装置の高速化、高集積化が進む中で、ＦＣ－ＢＧＡ（ＦｌｉｐＣｈｉｐ－ＢａｌｌＧｒｉｄＡｒｒａｙ）用配線基板に対しても、半導体素子との接続端子の狭ピッチ化、基板配線の微細化が求められている。
一方、ＦＣ－ＢＧＡ用配線基板とマザーボードとの接続は、従来とほぼ変わらないピッチの接続端子での接続が要求されている。この半導体素子との接続端子の狭ピッチ化、基板配線の微細化のため、シリコン上に配線を形成して半導体素子接続用の基板（シリコンインターポーザ）として、それぞれＦＣ－ＢＧＡ用配線基板に接続する方式が知られている。 As semiconductor devices have become faster and more highly integrated in recent years, there is a demand for narrower pitches for connection terminals with semiconductor elements and finer board wiring for FC-BGA (Flip Chip-Ball Grid Array) wiring boards.
On the other hand, the connection between the FC-BGA wiring board and the motherboard requires connection terminals with a pitch that is almost the same as before. In order to narrow the pitch of the connection terminals with the semiconductor elements and to miniaturize the board wiring, a method is known in which wiring is formed on silicon to serve as a board for connecting semiconductor elements (silicon interposer), and these are then connected to the FC-BGA wiring board.

また、ＦＣ－ＢＧＡ用配線基板の表面をＣＭＰ（ＣｈｅｍｉｃａｌＭｅｃｈａｎｉｃａｌＰｏｌｉｓｈｉｎｇ、化学機械研磨）等で平坦化してから微細配線を形成する方式が特許文献１に開示されている。また、支持基板の上に微細な配線層を形成する方式が特許文献２及び特許文献３に開示されている。特許文献２には、支持基板の上に微細な配線層を形成しＦＣ－ＢＧＡ用配線基板に搭載した後、支持基板を剥離することで狭ピッチな配線基板を形成する方式が開示されている。特許文献３には、支持基板の上に微細な配線層を形成した後に、半導体素子と一体化し、支持体を剥離した後に個片化することで配線層が形成された半導体装置の製造方法が開示されている。 Patent Document 1 discloses a method of forming fine wiring after planarizing the surface of a wiring board for FC-BGA by CMP (Chemical Mechanical Polishing) or the like. Patent Documents 2 and 3 disclose methods of forming a fine wiring layer on a support substrate. Patent Document 2 discloses a method of forming a fine wiring layer on a support substrate, mounting it on a wiring substrate for FC-BGA, and then peeling off the support substrate to form a narrow-pitch wiring substrate. Patent Document 3 discloses a method of manufacturing a semiconductor device in which a fine wiring layer is formed on a support substrate, integrated with a semiconductor element, the support is peeled off, and then the substrate is singulated to form a wiring layer.

特開２０１４－２２５６７１号公報JP 2014-225671 A 国際公開第２０１８／０４７８６１号International Publication No. 2018/047861 特開２００７－２４２８８８号公報JP 2007-242888 A

シリコンインターポーザは、シリコンウェハを利用して、半導体前工程用の設備を用いて製作されている。シリコンウェハは形状、サイズに制限があり、１枚のウェハから製作できるインターポーザの数が少なく、製造設備も高価である。そのため、インターポーザも高価となる。また、シリコンウェハが半導体であることから、伝送特性も劣化するという問題がある。 Silicon interposers are manufactured using silicon wafers with equipment for semiconductor front-end processing. Silicon wafers are limited in shape and size, so only a small number of interposers can be manufactured from a single wafer, and the manufacturing equipment is expensive. As a result, interposers are also expensive. In addition, because silicon wafers are semiconductors, there is the problem that their transmission characteristics deteriorate.

また、ＦＣ－ＢＧＡ用配線基板の表面の平坦化を行いその上に微細配線層を形成する方式においては、シリコンインターポーザに見られる伝送特性劣化は小さいが、ＦＣ－ＢＧＡ用配線基板の製造不良と、難易度の高い微細配線形成時の不良との通算で同一基板面内収率が低下する問題や、ＦＣ－ＢＧＡ用配線基板の反り、歪みに起因した半導体素子の実装における問題がある。 In addition, in the method of flattening the surface of the FC-BGA wiring board and forming a fine wiring layer on top of it, the deterioration of transmission characteristics seen in silicon interposers is small, but there are problems with the combined yield within the same board due to manufacturing defects in the FC-BGA wiring board and defects during the highly difficult formation of the fine wiring, as well as problems with mounting semiconductor elements due to warping and distortion of the FC-BGA wiring board.

一方、支持基板の上に微細な配線層を形成し、これをＦＣ－ＢＧＡ用配線基板に搭載した後、若しくは、支持基板の上に微細な配線層を形成し、半導体素子と一体化した後、支持体を剥離する方式においては、次のような問題があった。すなわち、支持体を剥離した後に露出した半導体実装用パッドは、平滑な支持体と接していたことから、パッド表面が平坦なため、はんだの濡れ性が悪く、信頼性試験において、はんだクラックを生じやすいという問題があった。 On the other hand, the method of forming a fine wiring layer on a support substrate, mounting this on an FC-BGA wiring board, or forming a fine wiring layer on a support substrate and integrating it with a semiconductor element, and then peeling off the support, had the following problem. That is, the semiconductor mounting pads exposed after peeling off the support were in contact with the smooth support, and the flat pad surface had poor solder wettability, which made it prone to solder cracks during reliability tests.

そこで本発明は、上記問題に鑑みなされたものであり、はんだの濡れ性が良く、信頼性試験において、はんだクラックが生じにくい支持体付き配線基板、配線基板、及び半導体装置を提供することを目的としている。 The present invention has been made in consideration of the above problems, and aims to provide a wiring board with a support, a wiring board, and a semiconductor device that have good solder wettability and are less likely to develop solder cracks in reliability tests.

上記目的を達成するべく、本発明の一態様によれば、支持体と、支持体の一方の面に形成された剥離層と、剥離層の支持体とは逆側の面に形成され、剥離層側の面に露出した導体層を含む第２配線基板と、を備え、剥離層の第２配線基板が形成される側の面は粗面である支持体付き配線基板が提供される。
また、本発明の他の態様によれば、上記態様の支持体付き配線基板を用いて製造される配線基板であって、支持体及び剥離層を除去した第２配線基板の、剥離層が除去された側の面に、はんだを含む接合部を介して第１配線基板が接合されている配線基板が提供される。 In order to achieve the above-mentioned object, according to one aspect of the present invention, there is provided a wiring board with a support, comprising a support, a release layer formed on one side of the support, and a second wiring board formed on the side of the release layer opposite the support and including a conductor layer exposed on the side of the release layer, wherein the side of the release layer on which the second wiring board is formed is a rough surface.
According to another aspect of the present invention, there is provided a wiring board manufactured using the wiring board with support of the above aspect, in which a first wiring board is joined to a surface of a second wiring board from which the support and release layer have been removed, the surface being on the side from which the release layer has been removed, via a joint including solder.

また、本発明の他の態様によれば、上記態様の配線基板を用いて製造される半導体装置であって、第２配線基板の、第１配線基板とは逆側の面に、半導体素子がはんだを含む接合部を介して接合されている半導体装置が提供される。
さらに、本発明の他の態様によれば、上記態様の支持体付き配線基板を用いて製造される半導体装置であって、支持体及び剥離層を除去した第２配線基板の、剥離層が除去された側の面に、はんだを含む接合部を介して半導体素子が接合されている半導体装置が提供される。 According to another aspect of the present invention, there is provided a semiconductor device manufactured using the wiring board of the above aspect, in which a semiconductor element is joined to a surface of the second wiring board opposite the first wiring board via a joint including solder.
Furthermore, according to another aspect of the present invention, there is provided a semiconductor device manufactured using the wiring board with support of the above aspect, in which a semiconductor element is joined via a joint including solder to the surface of the second wiring board from which the support and the release layer have been removed, the surface being on the side from which the release layer has been removed.

本発明によれば、はんだの濡れ性を向上させ、はんだのクラックの発生を防止することができ、配線基板の信頼性を向上させることができる。 The present invention improves the wettability of the solder, prevents the occurrence of solder cracks, and improves the reliability of the wiring board.

本発明の一実施形態に係る配線基板に半導体素子を実装した半導体装置の構成の一例を示す断面図である。1 is a cross-sectional view showing an example of a configuration of a semiconductor device in which a semiconductor element is mounted on a wiring board according to an embodiment of the present invention. 本発明の一実施形態に係るインターポーザが支持体上に形成された支持体付き配線基板の一例を示す断面図である。1 is a cross-sectional view showing an example of a wiring board with a support body in which an interposer according to an embodiment of the present invention is formed on a support body. 本発明の一実施形態に係る支持体付き配線基板の製造工程の一例を示す断面図である。5A to 5C are cross-sectional views showing an example of a manufacturing process for a wiring board with a support according to an embodiment of the present invention. 図３Ａの続きである。This is a continuation of Figure 3A. 図３Ｂの続きである。This is a continuation of Figure 3B. 本発明の一実施形態に係るＦＣ－ＢＧＡ用配線基板とインターポーザを接合し、半導体装置を製造する工程の一例を示す断面図である。1A to 1C are cross-sectional views showing an example of a process for manufacturing a semiconductor device by bonding an interposer to an FC-BGA wiring substrate according to an embodiment of the present invention. 図４Ａの続きである。This is a continuation of Figure 4A. 図４Ｂの続きである。This is a continuation of Figure 4B. 図４Ｃの続きである。This is a continuation of Figure 4C. 図４Ｄの続きである。This is a continuation of Figure 4D. 本発明の第二の実施形態に係る支持体付き配線基板に半導体素子を接合し、半導体装置を製造する工程の一例を示す断面図である。5A to 5C are cross-sectional views showing an example of a process for manufacturing a semiconductor device by bonding a semiconductor element to a wiring board with a support according to a second embodiment of the present invention. 図５Ａの続きである。This is a continuation of Figure 5A. 図５Ｂの続きである。This is a continuation of Figure 5B. 導体層表面の性状の一例を示す拡大図である。FIG. 4 is an enlarged view showing an example of the properties of a surface of a conductor layer.

以下に、本発明の実施形態について図面を参照して説明する。
以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれている。
また、以下に示す実施形態は、本発明の技術的思想を具体化するための装置や方法を例示するものであって、本発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。本発明の技術的思想は、特許請求の範囲に記載された請求項が規定する技術的範囲内において、種々の変更を加えることができる。 Hereinafter, an embodiment of the present invention will be described with reference to the drawings.
In the following description of the drawings, the same or similar parts are denoted by the same or similar reference numerals. However, it should be noted that the drawings are schematic, and the relationship between thickness and planar dimensions, the thickness ratio of each layer, etc., differ from the actual ones. Therefore, the specific thickness and dimensions should be determined by taking into consideration the following explanation. In addition, there are parts in which the dimensional relationships and ratios differ between the drawings.
In addition, the embodiments shown below are merely examples of devices and methods for embodying the technical idea of the present invention, and the technical idea of the present invention does not specify the materials, shapes, structures, arrangements, etc. of the components to those described below. The technical idea of the present invention can be modified in various ways within the technical scope defined by the claims.

＜第一の実施形態＞
図１は、本発明の第一の実施形態に係る配線基板（ＦＣ－ＢＧＡ配線用基板）に半導体素子を実装した半導体装置の一例を示す断面図である。
本発明の一実施形態に係る半導体装置２４は、ＦＣ－ＢＧＡ用配線基板（第１配線基板）１の一方の面に、樹脂と配線とが積層されてなるビルドアップ配線層のみで形成された微細配線層を備えた薄いインターポーザ（第２配線基板）３が、はんだバンプ、銅ポスト（銅ピラー）若しくは、金バンプ等からなるインターポーザ－ＦＣ－ＢＧＡ接合部１８で接合されている。また、ＦＣ－ＢＧＡ用配線基板１とインターポーザ３との間隙が絶縁性の接着部材としてのアンダーフィル２で埋め込まれている。さらにインターポーザ３の、ＦＣ－ＢＧＡ用配線基板１とは逆側の面に半導体素子４が銅ピラーやはんだ等からなる半導体素子－インターポーザ接合部２０で接合され、半導体素子４とインターポーザ３との間隙がアンダーフィル２１で埋め込まれている。 First Embodiment
FIG. 1 is a cross-sectional view showing an example of a semiconductor device in which a semiconductor element is mounted on a wiring board (FC-BGA wiring board) according to a first embodiment of the present invention.
In a semiconductor device 24 according to an embodiment of the present invention, a thin interposer (second wiring board) 3 having a fine wiring layer formed only of a build-up wiring layer formed by laminating resin and wiring is bonded to one surface of an FC-BGA wiring board (first wiring board) 1 by an interposer-FC-BGA bonding portion 18 made of a solder bump, a copper post (copper pillar), a gold bump, or the like. In addition, the gap between the FC-BGA wiring board 1 and the interposer 3 is filled with an underfill 2 as an insulating adhesive member. Furthermore, a semiconductor element 4 is bonded to the surface of the interposer 3 opposite to the FC-BGA wiring board 1 by a semiconductor element-interposer bonding portion 20 made of a copper pillar, solder, or the like, and the gap between the semiconductor element 4 and the interposer 3 is filled with an underfill 21.

インターポーザ３の配線幅は、一例としてＬｉｎｅ/Ｓｐａｃｅ＝１/１μｍ以上５/５μｍ以下であり、ＦＣ－ＢＧＡ用配線基板１の線幅は、一例としてＬｉｎｅ/Ｓｐａｃｅ＝８/８μｍ以上２５/２５μｍ以下である。インターポーザ３では、少なくとも一つ以上搭載されている半導体素子４の信号線を引き回すことが可能であれば、適宜配線幅を変更して構わない。
また、インターポーザ３に使用される、後述の有機絶縁樹脂層１１は、感光性樹脂であり、感光性のエポキシ系樹脂、ポリイミド、ポリアミド系が少なくとも一つ以上が使用されており、所望の配線幅を得ることが可能であれば、配線形成方法は、Ｄａｍａｓｃｅｎｅ：ダマシン、ＳＡＰ：ＳｅｍｉＡｄｄｉｔｉｖｅＰｒｏｃｅｓｓ等の方式から適宜プロセスを選択してよい。 The wiring width of the interposer 3 is, for example, Line/Space = 1/1 μm or more and 5/5 μm or less, and the wiring width of the FC-BGA wiring board 1 is, for example, Line/Space = 8/8 μm or more and 25/25 μm or less. In the interposer 3, the wiring width may be changed as appropriate as long as it is possible to route the signal lines of at least one or more semiconductor elements 4 mounted thereon.
In addition, the organic insulating resin layer 11 used in the interposer 3, which will be described later, is a photosensitive resin, and at least one of photosensitive epoxy resin, polyimide, and polyamide resin is used. If it is possible to obtain the desired wiring width, the wiring formation method may be appropriately selected from methods such as Damascene and SAP (Semi Additive Process).

アンダーフィル２は、ＦＣ－ＢＧＡ用配線基板１とインターポーザ３とを固定するため及びインターポーザ－ＦＣ－ＢＧＡ接合部１８を封止するために用いられる接着材料である。アンダーフィル２としては、例えば、エポキシ樹脂、ウレタン樹脂、シリコン樹脂、ポリエステル樹脂、オキセタン樹脂、及びマレイミド樹脂の１種又はこれらの樹脂の２種類以上が混合された樹脂に、フィラーとしてのシリカ、酸化チタン、酸化アルミニウム、酸化マグネシウム、又は酸化亜鉛等が加えられた材料が用いられる。アンダーフィル２は、液状の樹脂を充填させることで形成される。 The underfill 2 is an adhesive material used to fix the FC-BGA wiring board 1 and the interposer 3 together and to seal the interposer-FC-BGA joint 18. For example, the underfill 2 may be a material in which one or more of epoxy resin, urethane resin, silicone resin, polyester resin, oxetane resin, and maleimide resin are mixed together, with silica, titanium oxide, aluminum oxide, magnesium oxide, zinc oxide, or the like added as a filler. The underfill 2 is formed by filling with liquid resin.

アンダーフィル２１は半導体素子４とインターポーザ３とを固定するため及び半導体素子－インターポーザ接合部２０を封止するために用いられる接着材料であり、アンダーフィル２と同様の材料で構成される。またこれら毛細管現象を利用して、接合後に液状の樹脂を充填させるアンダーフィル２及び／またはアンダーフィル２１の代わりに、接合前にシート状のフィルムを予め配置し、接合時に空間を充填する異方性導電フィルム（ＡＣＦ）または、フィルム状接続材料（ＮＣＦ）や、接合前に液状の樹脂を予め配置し、接合時に空間を充填する非導電ペースト（ＮＣＰ）等を用いてもよい。 The underfill 21 is an adhesive material used to fix the semiconductor element 4 and the interposer 3 and to seal the semiconductor element-interposer joint 20, and is made of the same material as the underfill 2. Instead of the underfill 2 and/or underfill 21, which utilizes the capillary phenomenon and fills in liquid resin after bonding, an anisotropic conductive film (ACF) or film-like connecting material (NCF) may be used, in which a sheet-like film is placed before bonding and fills the space during bonding, or a non-conductive paste (NCP) may be used, in which a liquid resin is placed before bonding and fills the space during bonding.

インターポーザ３の側面まで封止する封止樹脂５は、アンダーフィル２、２１とは異なる材料であり、エポキシ樹脂、シリコン樹脂、アクリル樹脂、ウレタン樹脂、ポリエステル樹脂、オキセタン樹脂の１種又はこれらの樹脂の２種類以上が混合された樹脂に、フィラーとしてのシリカ、酸化チタン、酸化アルミニウム、酸化マグネシウム、又は酸化亜鉛等が加えられた材料が使用され、コンプレッションモールド、トランスファーモールド等によって形成される。図１では封止樹脂５によりインターポーザ３の側面まで封止しているが、半導体素子４が封止されていれば適宜設計変更可能である。例えば、半導体素子４の側面は封止されているが、インターポーザ３の側面は封止されていない形態としてもよい。 The sealing resin 5 that seals the sides of the interposer 3 is a different material from the underfills 2 and 21, and is made of one of epoxy resin, silicone resin, acrylic resin, urethane resin, polyester resin, and oxetane resin, or a mixture of two or more of these resins, to which silica, titanium oxide, aluminum oxide, magnesium oxide, zinc oxide, or the like is added as a filler, and is formed by compression molding, transfer molding, or the like. In FIG. 1, the sealing resin 5 seals the sides of the interposer 3, but the design can be changed as appropriate as long as the semiconductor element 4 is sealed. For example, the sides of the semiconductor element 4 may be sealed, but the sides of the interposer 3 may not be sealed.

インターポーザ３と半導体素子４との半導体素子－インターポーザ接合部２０の個々の間隔は、インターポーザ－ＦＣ－ＢＧＡ接合部１８の個々の間隔よりも狭いことが一般的である。そのため、インターポーザ３において、半導体素子４を接合する側の方が、ＦＣ－ＢＧＡ用配線基板１と接合する側よりも微細な配線が必要となる。例えば、現在のハイバンドメモリ（ＨＢＭ）の使用に対応するためには、インターポーザ３では配線幅を１μｍ以上５μｍ以下程度にする必要がある。例えば、配線幅が２μｍ、配線高さ２μｍの場合に、配線間の絶縁層の膜厚を２μｍとすると、配線も含めた１層の厚さは４μｍとなる。この４μｍの厚さで２層の配線層を形成し、ＦＣ－ＢＧＡ用配線基板１、及び、半導体素子４との接合部の電極厚を１０μｍとすると、総厚２８μｍ程度のインターポーザ３となる。 The individual intervals between the semiconductor element-interposer joints 20 between the interposer 3 and the semiconductor element 4 are generally narrower than the individual intervals between the interposer-FC-BGA joints 18. Therefore, in the interposer 3, the side where the semiconductor element 4 is joined requires finer wiring than the side where the FC-BGA wiring board 1 is joined. For example, in order to accommodate the use of current high-bandwidth memories (HBMs), the interposer 3 needs to have a wiring width of about 1 μm or more and 5 μm or less. For example, if the wiring width is 2 μm and the wiring height is 2 μm, and the insulating layer between the wiring is 2 μm thick, the thickness of one layer including the wiring is 4 μm. If two wiring layers are formed with a thickness of 4 μm, and the electrode thickness of the joints with the FC-BGA wiring board 1 and the semiconductor element 4 is 10 μm, the interposer 3 will have a total thickness of about 28 μm.

前記の通り、インターポーザ３の厚みは総厚２８μｍ程度と薄く、そのままの状態ではＦＣ－ＢＧＡ用配線基板１との接合が困難であるため、後述の支持体６を用いて剛直性を担保することが有効である。また、２μｍ程度の幅と高さを有する配線の形成のためにも、変形が少ない剛直な支持体６が有利である。上記理由により、図２に示すように、インターポーザ３は、剛直な支持体６上に剥離層７とシード層８を介して形成される。なお、支持体６上には剥離層７、シード層８以外の層を設けてもよい。 As mentioned above, the interposer 3 is thin, with a total thickness of approximately 28 μm, and since it is difficult to bond it to the FC-BGA wiring board 1 in its current state, it is effective to ensure rigidity using the support 6 described below. In addition, a rigid support 6 with little deformation is advantageous for forming wiring with a width and height of approximately 2 μm. For the above reasons, as shown in FIG. 2, the interposer 3 is formed on the rigid support 6 via the release layer 7 and seed layer 8. Note that layers other than the release layer 7 and seed layer 8 may be provided on the support 6.

次に図３Ａ～図３Ｃを用いて、本発明の第一の実施形態に係る支持体６上へのインターポーザ（第２配線基板）３の製造工程の一例を説明する。
まず、図３Ａ（ａ）に示すように、支持体６を準備する。支持体６は、後述の剥離層７にＵＶ光等の光によって剥離可能となる材料を用いる場合、透明性を有する必要があり、例えばガラスを用いることができる。ガラスは剛直性に優れており、インターポーザ３の微細なパターン形成に適している。また、ガラスはＣＴＥ（ｃｏｅｆｆｉｃｉｅｎｔｏｆｔｈｅｒｍａｌｅｘｐａｎｓｉｏｎ、熱膨張率）が小さく歪みにくいことから、パターン配置精度及び平坦性の確保に優れている。 Next, an example of a process for manufacturing the interposer (second wiring substrate) 3 on the support body 6 according to the first embodiment of the present invention will be described with reference to FIGS. 3A to 3C.
First, as shown in Fig. 3A(a), a support 6 is prepared. When a material that can be peeled off by light such as UV light is used for the peeling layer 7 described later, the support 6 needs to have transparency, and for example, glass can be used. Glass has excellent rigidity and is suitable for forming a fine pattern on the interposer 3. In addition, glass has a small CTE (coefficient of thermal expansion) and is not easily distorted, so it is excellent in ensuring pattern arrangement accuracy and flatness.

支持体６としてガラスを用いる場合、ガラスの厚さは、製造プロセスにおける反りの発生を抑制する観点から厚い方が望ましく、例えば０．７ｍｍ以上、好ましくは１．１ｍｍ以上の厚みである。また、ガラスのＣＴＥは３ｐｐｍ以上１５ｐｐｍ以下が好ましく、ＦＣ－ＢＧＡ用配線基板１、半導体素子４のＣＴＥの観点から９ｐｐｍ程度がより好ましい。
一方、剥離層７に熱によって発泡する樹脂を用いた場合は、加熱する事で支持体６を取り去る。この場合、支持体６には、ガラスの他、歪みの少ない例えばメタルやセラミックス等を用いることができる。本発明の第一の実施形態では支持体６としてガラスを用いる。 When glass is used as the support 6, it is desirable that the glass has a large thickness in order to suppress the occurrence of warping in the manufacturing process, for example, a thickness of 0.7 mm or more, preferably a thickness of 1.1 mm or more. The CTE of the glass is preferably 3 ppm or more and 15 ppm or less, and more preferably about 9 ppm in terms of the CTE of the FC-BGA wiring board 1 and the semiconductor element 4.
On the other hand, when a resin that foams when heated is used for the release layer 7, the support 6 is removed by heating. In this case, in addition to glass, materials with less distortion, such as metals and ceramics, can be used for the support 6. In the first embodiment of the present invention, glass is used as the support 6.

次いで、図３Ａ（ｂ）に示すように、支持体６の一方の面に、後の工程で支持体６を剥離するために必要な剥離層７を形成する。
剥離層７はＩＲ光やＵＶ光等の光を吸収して発熱、もしくは、変質によって剥離可能となる樹脂でもよく、熱によって発泡することにより剥離可能となる樹脂でもよい。ＵＶ光等の光、例えばレーザー光によって剥離可能となる樹脂を用いる場合、支持体６の、剥離層７を設けた側とは反対側の面から支持体６にレーザー光を照射して、支持体６を取り去る。 Next, as shown in FIG. 3A(b), a release layer 7 necessary for peeling off the support 6 in a later step is formed on one surface of the support 6.
The peeling layer 7 may be a resin that becomes peelable by absorbing light such as IR light or UV light and generating heat or by being altered, or may be a resin that becomes peelable by foaming due to heat. When a resin that becomes peelable by light such as UV light, for example laser light, is used, the support 6 is irradiated with laser light from the surface of the support 6 opposite to the side where the peeling layer 7 is provided, and the support 6 is removed.

剥離層７は、特にカーボンブラックとシリカフィラーとアクリル樹脂を含有するインクをガラス基板に塗布・乾燥したものが望ましい。
剥離層７の表面粗さは、インクの分散処理とフィルタリングにより制御するが、特にペイントシェーカによる分散処理時間と、ガラス繊維フィルタのフィルタ径により、剥離層７の表面粗さを制御することができる。剥離層７の表面粗さ（算術平均粗さＲａ）は１５ｎｍ以上４００ｎｍ以下の粗さになるようにする。また、形成済みの剥離層７に対して、ドライエッチングやウエットエッチング、サンドブラスト、ウエットブラストを行い、表面粗さを制御することもできる。 The release layer 7 is preferably formed by applying ink containing carbon black, silica filler, and acrylic resin to a glass substrate and drying the applied ink.
The surface roughness of the release layer 7 is controlled by the dispersion treatment and filtering of the ink, and in particular, the surface roughness of the release layer 7 can be controlled by the dispersion treatment time using a paint shaker and the filter diameter of the glass fiber filter. The surface roughness (arithmetic mean roughness Ra) of the release layer 7 is set to be 15 nm or more and 400 nm or less. In addition, the surface roughness can also be controlled by performing dry etching, wet etching, sand blasting, or wet blasting on the formed release layer 7.

剥離層７は、他にもエポキシ樹脂、ポリイミド樹脂、ポリウレタン樹脂、シリコン樹脂、ポリエステル樹脂、オキセタン樹脂、マレイミド樹脂、及び、アクリル樹脂等の有機樹脂や、アモルファスシリコン、ガリウムナイトライド、金属酸化物層等の無機層から選ぶことが出来る。さらに剥離層７は光分解促進剤や光吸収剤、増感剤、フィラー等の添加剤を含有してもよい。
さらに剥離層７は複数層で構成されていてもよく、例えば支持体６上に形成される多層配線層の保護を目的として、剥離層７上にさらに保護層を設けてもよい。さらに剥離層７と多層配線層との間にレーザー光反射層や金属層を設けてもよく、その構成は本実施形態により限定されない。 The release layer 7 may be selected from organic resins such as epoxy resin, polyimide resin, polyurethane resin, silicone resin, polyester resin, oxetane resin, maleimide resin, and acrylic resin, and inorganic layers such as amorphous silicon, gallium nitride, and metal oxide layers. Furthermore, the release layer 7 may contain additives such as a photodecomposition promoter, a light absorber, a sensitizer, and a filler.
Furthermore, the release layer 7 may be composed of multiple layers, and for example, a protective layer may be further provided on the release layer 7 for the purpose of protecting the multilayer wiring layer formed on the support 6. Furthermore, a laser light reflecting layer or a metal layer may be provided between the release layer 7 and the multilayer wiring layer, and the configuration is not limited to this embodiment.

剥離層７の形成方法としては、液状の有機樹脂を用いる場合は、スリットコート、カーテンコート、ダイコート、スプレーコート、静電塗布法、インクジェットコート、グラビアコート、スクリーン印刷、グラビアオフセット印刷、スピンコート、ドクターコートより選定できる。フィルム状の有機樹脂で用いる場合は、ラミネート、真空ラミネート、真空プレス等が適用できる。また、無機層を用いる場合は、真空蒸着法、スパッタリング法、イオンプレーティング法、ＭＢＥ法、レーザーアブレーション法、ＣＶＤ法等が適用できる。 When a liquid organic resin is used, the method of forming the release layer 7 can be selected from slit coating, curtain coating, die coating, spray coating, electrostatic coating, inkjet coating, gravure coating, screen printing, gravure offset printing, spin coating, and doctor coating. When a film-like organic resin is used, lamination, vacuum lamination, vacuum pressing, etc. can be applied. When an inorganic layer is used, vacuum deposition, sputtering, ion plating, MBE, laser ablation, CVD, etc. can be applied.

これら剥離層７の厚みは有機樹脂の場合は１００ｎｍ以上１００μｍ以下であることが望ましい。１００ｎｍ以下である場合、有機樹脂の形成が困難である。１００μｍ以上である場合、後で取り除く層であることを考慮すると生産性に欠ける。また、無機層を用いる場合の厚みは、１０ｎｍ以上１μｍ以下であることが望ましい。１０ｎｍ以下である場合、連続膜として成り立たず層としての機能が発現しない。１０μｍ以上の場合、成膜時間がかかりすぎて量産性に欠ける。本発明の一実施形態では、剥離層７としてＵＶレーザー光を吸収して剥離可能となる樹脂を用い、支持体６にはガラスを用いる。 In the case of organic resin, the thickness of these peeling layers 7 is preferably 100 nm or more and 100 μm or less. If it is 100 nm or less, it is difficult to form the organic resin. If it is 100 μm or more, it is poor in productivity considering that it is a layer that will be removed later. Furthermore, if an inorganic layer is used, the thickness is preferably 10 nm or more and 1 μm or less. If it is 10 nm or less, it will not function as a continuous film and will not function as a layer. If it is 10 μm or more, it will take too long to form the film, making it poor for mass production. In one embodiment of the present invention, a resin that absorbs UV laser light and becomes peelable is used as the peeling layer 7, and glass is used for the support 6.

次いで、図３Ａ（ｃ）に示すように、真空中で、剥離層７上にシード層８を形成する。シード層８は配線形成において、電解めっきの給電層として作用する。
シード層８は、例えば、スパッタリング法、またはＣＶＤ法等により形成され、例えば、Ｃｕ、Ｎｉ、Ａｌ、Ｔｉ、Ｃｒ、Ｍｏ、Ｗ、Ｔａ、Ａｕ、Ｉｒ、Ｒｕ、Ｐｄ、Ｐｔ、ＡｌＳｉ、ＡｌＳｉＣｕ、ＡｌＣｕ、ＮｉＦｅ、ＩＴＯ、ＩＺＯ、ＡＺＯ、ＺｎＯ、ＰＺＴ、ＴｉＮ、Ｃｕ_３Ｎ_４、Ｃｕ合金等を単体でもしくは複数組み合わせて適用することができる。本発明では、電気特性、製造の容易性の観点およびコスト面を考慮して、チタン層、続いて銅層を順次スパッタリング法で形成する。
チタンと銅層の合計の膜厚は、電解めっきの給電層として１μｍ以下とするのが好ましい。本発明の一実施形態ではＣｕ：３００ｎｍを形成した。 3A(c), a seed layer 8 is formed in a vacuum on the release layer 7. The seed layer 8 acts as a power supply layer for electrolytic plating in forming wiring.
The seed layer 8 is formed by, for example, a sputtering method or a CVD method, and may be made of, for example, Cu, Ni, Al, Ti, Cr, Mo, W, Ta, Au, Ir, Ru, Pd, Pt, AlSi, AlSiCu, AlCu, NiFe, ITO, IZO, AZO, ZnO, PZT, TiN, Cu ₃ N ₄ , Cu alloy, etc., either alone or in combination. In the present invention, in consideration of electrical characteristics, ease of manufacture, and cost, a titanium layer and then a copper layer are formed in this order by a sputtering method.
The total thickness of the titanium and copper layers is preferably 1 μm or less as a power supply layer for electrolytic plating. In one embodiment of the present invention, Cu: 300 nm was formed.

次に図３Ａ（ｄ）に示すようにシード層８上にレジストパターン９を形成する。レジストパターン９は公知のフォトリソグラフィー法によって形成が可能である。
その後、図３Ａ（ｅ）のように、電解めっきにより導体層１０を形成した後、レジストパターン９を除去する。導体層１０は半導体素子４と接合するための電極となる。電解めっき法は電解ニッケルめっき、電解銅めっき、電解クロムめっき、電解Ｐｄめっき、電解金めっき、電解ロジウムめっき、電解イリジウムめっき等が挙げられるが、電解銅めっきであることが簡便で安価で、電気伝導性が良好であることから望ましい。
電解銅めっきの厚みは、回路の接続信頼性、及び、製造コストの観点から、１μm以上３０μm以下であることが望ましい。レジストパターン９は例えばアルカリ系溶剤等の公知の剥離液によって除去が可能である。 3D, a resist pattern 9 is formed on the seed layer 8. The resist pattern 9 can be formed by a known photolithography method.
3A(e), a conductor layer 10 is formed by electrolytic plating, and then the resist pattern 9 is removed. The conductor layer 10 serves as an electrode for bonding to the semiconductor element 4. Examples of electrolytic plating include nickel electrolytic plating, copper electrolytic plating, chromium electrolytic plating, Pd electrolytic plating, gold electrolytic plating, rhodium electrolytic plating, and iridium electrolytic plating. Of these, copper electrolytic plating is preferable because it is simple, inexpensive, and has good electrical conductivity.
The thickness of the electrolytic copper plating is desirably 1 μm or more and 30 μm or less from the viewpoints of circuit connection reliability and manufacturing costs. The resist pattern 9 can be removed by a known stripping solution such as an alkaline solvent.

次に、図３Ｂ（ｆ）に示すように、シード層８及び導体層１０の上に絶縁樹脂層１１を形成する。絶縁樹脂層１１は導体層１０が絶縁樹脂層１１の層内に埋め込まれるように形成する。本実施形態では、絶縁樹脂層１１として例えば、感光性のエポキシ系樹脂をスピンコート法により形成する。感光性のエポキシ樹脂は比較的低温で硬化することができ、形成後の硬化による収縮が少ないため、その後の微細パターン形成に優れる。絶縁樹脂層１１としては、感光性のエポキシ系樹脂を用いてスピンコート法により形成する他、絶縁樹脂フィルムを真空ラミネータで圧縮キュアを行って形成することも可能であり、この場合は平坦性の良い絶縁膜を形成することができる。その他、例えばポリイミドを絶縁樹脂として用いることも可能である。 Next, as shown in FIG. 3B(f), an insulating resin layer 11 is formed on the seed layer 8 and the conductor layer 10. The insulating resin layer 11 is formed so that the conductor layer 10 is embedded in the insulating resin layer 11. In this embodiment, the insulating resin layer 11 is formed, for example, by a spin-coating method using a photosensitive epoxy resin. Photosensitive epoxy resin can be cured at a relatively low temperature and shrinks little due to curing after formation, making it excellent for subsequent fine pattern formation. The insulating resin layer 11 can be formed by using a photosensitive epoxy resin by a spin-coating method, or by compressing and curing an insulating resin film with a vacuum laminator, in which case an insulating film with good flatness can be formed. In addition, for example, polyimide can be used as the insulating resin.

次に、図３Ｂ（ｇ）に示すように、フォトリソグラフィー法により、絶縁樹脂層１１に開口部１１ａを形成する。開口部１１ａは、導体層１０の一部を露出するように形成する。開口部１１ａに対して、現像時の残渣除去を目的として、プラズマ処理を行ってもよい。
次に、図３Ｂ（ｈ）に示すように、絶縁樹脂層１１に開口部１１ａを形成することにより露出した導体層１０上と、絶縁樹脂層１１上の少なくともその上層に導体層１４が形成される領域とにシード層１２を設ける。シード層１２の構成については前述したシード層８と同様で、適宜構成、厚みを変更可能である。本発明の一実施形態ではシード層１２として、Ｔｉ：５０ｎｍ、Ｃｕ：３００ｎｍをスパッタリング法で形成する。 3G, an opening 11a is formed in the insulating resin layer 11 by photolithography. The opening 11a is formed so as to expose a part of the conductor layer 10. A plasma treatment may be performed on the opening 11a in order to remove residues from development.
3B(h), a seed layer 12 is provided on the conductor layer 10 exposed by forming the opening 11a in the insulating resin layer 11 and on at least a region of the insulating resin layer 11 on which the conductor layer 14 is to be formed. The configuration of the seed layer 12 is the same as that of the seed layer 8 described above, and the configuration and thickness can be changed as appropriate. In one embodiment of the present invention, the seed layer 12 is formed by sputtering a layer of Ti: 50 nm and Cu: 300 nm.

次に、図３Ｂ（ｉ）に示すように、シード層１２上にレジストパターン１３を形成し、その開口部１３ａに電解めっきにより導体層（配線層）１４を形成する。導体層１４は、インターポーザ３の内部の配線層となる。本発明の一実施形態では導体層１４を銅により形成した。その後、図３Ｂ（ｊ）に示すようにレジストパターン１３を除去する。その後、不要なシード層１２をエッチング除去する。
次に、図３Ｂ（ｆ）から図３Ｂ（ｊ）の工程を繰り返し、図３Ｂ（ｋ）に示すような、導体層（配線層）１４が多層化された基板を得る。最表面に形成される導体層１５は、ＦＣ－ＢＧＡ用配線基板１との接合用の電極となる。 Next, as shown in Fig. 3B(i), a resist pattern 13 is formed on the seed layer 12, and a conductor layer (wiring layer) 14 is formed in the openings 13a by electrolytic plating. The conductor layer 14 becomes the wiring layer inside the interposer 3. In one embodiment of the present invention, the conductor layer 14 is formed from copper. Thereafter, as shown in Fig. 3B(j), the resist pattern 13 is removed. Thereafter, unnecessary seed layer 12 is removed by etching.
3B(f) to 3B(j) are then repeated to obtain a substrate having multiple conductor layers (wiring layers) 14 as shown in FIG. 3B(k). The conductor layer 15 formed on the outermost surface serves as an electrode for bonding to the FC-BGA wiring substrate 1.

次に、図３Ｃ（ｌ）に示すように、インターポーザ３に最表面絶縁樹脂層１６を形成し、最表面絶縁樹脂層１６には、フォトリソグラフィー法により、導体層１５の少なくとも一部を露出させる開口部１６ａを形成する。本発明の実施形態では、感光性エポキシ樹脂を使用して最表面絶縁樹脂層１６を形成する。なお、最表面絶縁樹脂層１６は絶縁樹脂層１１と同一材料でも構わない。 Next, as shown in FIG. 3C(l), a top surface insulating resin layer 16 is formed on the interposer 3, and an opening 16a is formed in the top surface insulating resin layer 16 by photolithography to expose at least a portion of the conductor layer 15. In an embodiment of the present invention, the top surface insulating resin layer 16 is formed using a photosensitive epoxy resin. Note that the top surface insulating resin layer 16 may be made of the same material as the insulating resin layer 11.

次に、図３Ｃ（ｍ）に示すように導体層１５の表面の酸化防止と、はんだバンプの濡れ性をよくするため、表面処理層１７を設けてもよい。本発明の実施形態では、表面処理層１７として無電解Ｎｉ／Ｐｄ／Ａｕめっきを成膜する。なお、表面処理層１７には、ＯＳＰ（ＯｒｇａｎｉｃＳｏｉｄｅｒａｂｉｌｉｔｙＰｒｅｓｅｒｖａｔｉｖｅ水溶性プレフラックスによる表面処理）膜を形成してもよい。また、無電解スズめっき、無電解Ｎｉ／Ａｕめっき等から適宜用途に応じて選択しても良い。
次に、図３Ｃ（ｎ）に示すように、表面処理層１７上に、はんだ材料を搭載した後、一度溶融冷却して固着させることで、はんだバンプ等からなるインターポーザ３側の接合部１８ａを得る。これにより、支持体６上に形成されたインターポーザ（第２配線基板）３である支持体付き配線基板２２が完成する。 Next, as shown in Fig. 3C(m), a surface treatment layer 17 may be provided to prevent oxidation of the surface of the conductor layer 15 and to improve the wettability of the solder bump. In the embodiment of the present invention, an electroless Ni/Pd/Au plating film is formed as the surface treatment layer 17. Note that an OSP (Organic Soiderability Preservative, surface treatment with a water-soluble preflux) film may be formed on the surface treatment layer 17. Alternatively, electroless tin plating, electroless Ni/Au plating, etc. may be appropriately selected depending on the application.
3C(n), a solder material is mounted on the surface treatment layer 17, and then melted, cooled, and fixed to obtain a joint 18a on the interposer 3 side, which is made of a solder bump or the like. This completes a wiring board 22 with a support, which is the interposer (second wiring board) 3 formed on the support 6.

次に、図４Ａから図４Ｅを用いて、支持体６上に形成されたインターポーザ（第２配線基板）３とＦＣ－ＢＧＡ用配線基板（第１配線基板）１の第一の実施形態に係る接合工程の一例を説明する。
図４Ａに示すように、インターポーザ３側の接合部１８ａに合わせてはんだバンプ等からなるＦＣ－ＢＧＡ用配線基板１側の接合部１８ｂを設計し、製造したＦＣ－ＢＧＡ用配線基板１に対して、支持体６上に形成されたインターポーザ３を配置する。そして、図４Ｂに示すように、支持体６上に形成されたインターポーザ３とＦＣ－ＢＧＡ用配線基板１を接合した後、アンダーフィル２を充填し、インターポーザ３とＦＣ－ＢＧＡ用配線基板１の固定及び接合部の封止を行う。 Next, an example of a bonding process according to the first embodiment of the present invention will be described with reference to Figures 4A to 4E. The bonding process is performed for an interposer (second wiring board) 3 formed on a support 6 and a wiring board (first wiring board) 1 for FC-BGA.
As shown in Fig. 4A, joints 18b on the FC-BGA wiring board 1 side, which are made of solder bumps or the like, are designed to match joints 18a on the interposer 3 side, and the interposer 3 formed on the support body 6 is placed on the manufactured FC-BGA wiring board 1. Then, as shown in Fig. 4B, after the interposer 3 formed on the support body 6 and the FC-BGA wiring board 1 are joined, underfill 2 is filled to fix the interposer 3 and the FC-BGA wiring board 1 and seal the joints.

次に、支持体６を剥離する。剥離層７は、図４Ｃに示すように、ＵＶのレーザー光１９を照射して剥離する。支持体６の背面、すなわち、支持体６のＦＣ－ＢＧＡ用配線基板１とは逆側の面から、レーザー光１９を支持体６との界面に形成された剥離層７に照射し、剥離可能な状態とすることで、図４Ｄに示すように支持体６を取り外すことが可能となる。
次に、シード層８を除去し、図４Ｅに示すような基板を得る。本発明の実施形態では、シード層８は、チタンと銅を用いており、それぞれアルカリ系のエッチング剤と、酸系のエッチング剤にて溶解除去することができる。このようにして、インターポーザ（第２配線基板）３とＦＣ－ＢＧＡ用配線基板（第１配線基板）１が接合される。 Next, the support 6 is peeled off. The peeling layer 7 is peeled off by irradiating it with UV laser light 19 as shown in Fig. 4C. The peeling layer 7 formed at the interface with the support 6 is irradiated with laser light 19 from the rear surface of the support 6, i.e., the surface of the support 6 opposite the FC-BGA wiring board 1, to make it peelable, which makes it possible to remove the support 6 as shown in Fig. 4D.
Next, the seed layer 8 is removed to obtain a substrate as shown in Fig. 4E. In the embodiment of the present invention, the seed layer 8 is made of titanium and copper, which can be dissolved and removed by an alkaline etching agent and an acidic etching agent, respectively. In this manner, the interposer (second wiring substrate) 3 and the FC-BGA wiring substrate (first wiring substrate) 1 are bonded together.

この後、表面に露出した導体層１０上に、酸化防止及びはんだバンプの濡れ性をよくするため、無電解Ｎｉ／Ｐｄ／Ａｕめっき、ＯＳＰ、無電解スズめっき、無電解Ｎｉ／Ａｕめっき等の表面処理を施してもよい。以上により配線基板２３が完成する。
この後、半導体素子４を配線基板２３に接合し、アンダーフィル２１を充填し、半導体素子４とインターポーザ３の固定及び接合部の封止を行い、封止樹脂５によって半導体素子４を封止することで図１に示す半導体装置２４が完成する。
なお、図１中の導体層１０及び絶縁樹脂層１１、図２及び図４Ａ～図４Ｅ中の、シード層８と接する導体層１０の表面は、実際には、図３Ｂに示すように、シード層８の表面の粗面形状と同様の粗面形状となっている。 Thereafter, in order to prevent oxidation and improve the wettability of the solder bumps, the conductor layer 10 exposed on the surface may be subjected to a surface treatment such as electroless Ni/Pd/Au plating, OSP, electroless tin plating, electroless Ni/Au plating, etc. In this manner, the wiring board 23 is completed.
Thereafter, the semiconductor element 4 is bonded to the wiring board 23, underfill 21 is filled, the semiconductor element 4 and the interposer 3 are fixed and the bonded portions are sealed, and the semiconductor element 4 is sealed with sealing resin 5 to complete the semiconductor device 24 shown in FIG. 1.
In addition, the surfaces of the conductor layer 10 and insulating resin layer 11 in Figure 1, and the conductor layer 10 in Figure 2 and Figures 4A to 4E that contact the seed layer 8 actually have a rough surface shape similar to the rough surface shape of the surface of the seed layer 8, as shown in Figure 3B.

＜第二の実施形態＞
次に、第二の実施形態に係るＦＣ－ＢＧＡ用配線基板１とインターポーザ３と半導体素子４を実装した半導体装置の製造方法について説明する。
第二の実施形態に係る支持体６上のインターポーザ３の製造方法と、第一の実施形態に係る支持体６上のインターポーザ３の製造方法とは類似であるが、半導体素子４及びＦＣ－ＢＧＡ用配線基板１との接合の順番が異なる。具体的には、先立ってインターポーザ３と半導体素子４を接合し支持体６を除去した後に、インターポーザ３をＦＣ－ＢＧＡ用配線基板１と接合する。
次に図５Ａから図５Ｃを用いて、本発明の第二の実施形態に係る半導体装置２５の製造工程の一例を説明する。 Second Embodiment
Next, a method for manufacturing a semiconductor device in which the FC-BGA wiring board 1, the interposer 3, and the semiconductor element 4 are mounted according to the second embodiment will be described.
The manufacturing method of the interposer 3 on the support 6 according to the second embodiment is similar to the manufacturing method of the interposer 3 on the support 6 according to the first embodiment, but differs in the order of bonding the semiconductor element 4 and the FC-BGA wiring board 1. Specifically, the interposer 3 and the semiconductor element 4 are bonded together first, the support 6 is removed, and then the interposer 3 is bonded to the FC-BGA wiring board 1.
Next, an example of a manufacturing process for the semiconductor device 25 according to the second embodiment of the present invention will be described with reference to FIGS. 5A to 5C.

図５Ａ（ａ）に示すように、支持体６上に形成されたインターポーザ３の、支持体６とは逆側の面に半導体素子４を銅ピラーやはんだで接合（半導体素子－インターポーザ接合部２０）する。その後、図５Ａ（ｂ）に示すように、アンダーフィル２１を充填し、半導体素子４とインターポーザ３とを固定すると共に、半導体素子－インターポーザ接合部２０の封止を行う。
次に図５Ａ（ｃ）に示すように、半導体素子４を封止する封止樹脂５を形成する。封止樹脂５は、アンダーフィル２、２１とは異なる材料であり、エポキシ樹脂、シリコン樹脂、アクリル樹脂、ウレタン樹脂、ポリエステル樹脂、オキセタン樹脂の１種又はこれらの樹脂の２種類以上が混合された樹脂に、フィラーとしてのシリカ、酸化チタン、酸化アルミニウム、酸化マグネシウム、又は酸化亜鉛等が加えられた材料が使用され、コンプレッションモールド、トランスファーモールド等によって形成される。 5A(a), the semiconductor element 4 is bonded (semiconductor element-interposer bond 20) with copper pillars or solder to the surface of the interposer 3 formed on the support 6, opposite the support 6. Then, as shown in FIG. 5A(b), underfill 21 is filled to fix the semiconductor element 4 and the interposer 3, and the semiconductor element-interposer bond 20 is sealed.
5A(c), a sealing resin 5 is formed to seal the semiconductor element 4. The sealing resin 5 is made of a material different from the underfills 2 and 21, and is made of one type of epoxy resin, silicon resin, acrylic resin, urethane resin, polyester resin, and oxetane resin, or a mixture of two or more types of these resins, to which silica, titanium oxide, aluminum oxide, magnesium oxide, zinc oxide, or the like is added as a filler, and is formed by compression molding, transfer molding, or the like.

次に支持体６を剥離する。図５Ｂ（ｄ）に示すように、剥離層７にＵＶのレーザー光１９を照射して剥離する。支持体６の背面、すなわち、支持体６の半導体素子４とは逆側の面からレーザー光１９を支持体６との界面に形成された剥離層７に照射し、剥離層７を剥離可能な状態とすることで、図５Ｂ（ｅ）に示すように支持体６を取り外すことが可能となる。 Next, the support 6 is peeled off. As shown in FIG. 5B(d), the peeling layer 7 is irradiated with UV laser light 19 to peel it off. The peeling layer 7 formed at the interface with the support 6 is irradiated with laser light 19 from the back side of the support 6, i.e., the side of the support 6 opposite the semiconductor element 4, and the peeling layer 7 is made peelable, making it possible to remove the support 6 as shown in FIG. 5B(e).

次に、シード層８を除去し、図５Ｃ（ｆ）に示すような基板を得る。本発明の実施形態では、シード層８は、チタンと銅を用いており、それぞれアルカリ系のエッチング剤と、酸系のエッチング剤にて溶解除去することができる。このようにして、インターポーザ（第２配線基板）３と半導体素子４とが接合された半導体装置２５を得る。
この後、表面に露出した導体層１０上に、酸化防止とはんだバンプの濡れ性をよくするため、無電解Ｎｉ／Ｐｄ／Ａｕめっき、ＯＳＰ、無電解スズめっき、無電解Ｎｉ／Ａｕめっきなどの表面処理を施してもよい。以上により半導体装置２５が完成する。 Next, the seed layer 8 is removed to obtain a substrate as shown in Fig. 5C(f). In the embodiment of the present invention, the seed layer 8 is made of titanium and copper, which can be dissolved and removed by an alkaline etching agent and an acidic etching agent, respectively. In this manner, a semiconductor device 25 in which the interposer (second wiring substrate) 3 and the semiconductor element 4 are bonded is obtained.
Thereafter, in order to prevent oxidation and improve the wettability of the solder bumps, the conductor layer 10 exposed on the surface may be subjected to a surface treatment such as electroless Ni/Pd/Au plating, OSP, electroless tin plating, electroless Ni/Au plating, etc. In this manner, the semiconductor device 25 is completed.

この後、半導体装置２５をＦＣ－ＢＧＡ用配線基板（第１配線基板）１に、はんだバンプ、銅ポスト（銅ピラー）若しくは、金バンプ等からなるインターポーザ－ＦＣ－ＢＧＡ接合部１８で接合し、アンダーフィル２を充填し、ＦＣ－ＢＧＡ用配線基板１の固定及びインターポーザ－ＦＣ－ＢＧＡ接合部１８の封止を行いＦＣ－ＢＧＡ用配線基板（第１配線基板）１と接合された半導体装置２５が完成する。 Then, the semiconductor device 25 is bonded to the FC-BGA wiring board (first wiring board) 1 at the interposer-FC-BGA joint 18 consisting of a solder bump, copper post (copper pillar), gold bump, or the like, and underfill 2 is filled in. The FC-BGA wiring board 1 is fixed and the interposer-FC-BGA joint 18 is sealed, completing the semiconductor device 25 bonded to the FC-BGA wiring board (first wiring board) 1.

表１に、本実施形態における効果確認として、剥離層７の表面粗さを変更した比較評価結果を示す。信頼性試験におけるはんだクラックを評価対象として比較を行った。 Table 1 shows the results of a comparative evaluation in which the surface roughness of the peeling layer 7 was changed to confirm the effect of this embodiment. The comparison was made by evaluating solder cracks in a reliability test.

＜評価用基板作製＞
評価用基板は、第一実施形態に係る配線基板２３を用いて作製した。
支持体６として、ガラス基板（１．１ｍｍ厚）を使用した。剥離層７には、Ｌｉｇｈｔ－Ｔｏ－Ｈｅａｔ－Ｃｏｎｖｅｒｓｉｏｎ（ＬＴＨＣ：住友スリーエム株式会社製）を用い、所望の表面粗さとなるように分散処理とフィルタリング処理を実施し、また所望の膜厚となるようにスピンコート塗布条件を調整した。
実施例および比較例では、剥離層７を形成した後、光学式表面形状測定機（走査型白色干渉計）で算術平均粗さ（Ｒａ）を測定した。 <Preparation of evaluation board>
The evaluation board was fabricated using the wiring board 23 according to the first embodiment.
A glass substrate (1.1 mm thick) was used as the support 6. Light-To-Heat-Conversion (LTHC: manufactured by Sumitomo 3M Limited) was used for the release layer 7, and dispersion and filtering processes were performed to obtain a desired surface roughness, and spin-coating conditions were adjusted to obtain a desired film thickness.
In the examples and comparative examples, after the release layer 7 was formed, the arithmetic mean roughness (Ra) was measured by an optical surface profile measuring instrument (scanning white light interferometer).

次いで、シード層８として、Ｔｉ：５０ｎｍ、Ｃｕ：３００ｎｍをスパッタリング法で形成した。次いで、シード層８上に、フォトリソグラフィー法によりレジストパターン９を形成し、電解銅めっきにより導体層１０を形成した。その後レジストパターン９を除去した。
次いで、導体層１０が層内に埋め込まれるように絶縁樹脂層１１を形成した。絶縁樹脂層１１は感光性のエポキシ系樹脂をスピンコート法により形成した。 Next, Ti: 50 nm and Cu: 300 nm were formed by sputtering as a seed layer 8. Next, a resist pattern 9 was formed on the seed layer 8 by photolithography, and a conductor layer 10 was formed by electrolytic copper plating. Thereafter, the resist pattern 9 was removed.
Next, an insulating resin layer 11 was formed so as to embed the conductor layer 10. The insulating resin layer 11 was formed by spin coating a photosensitive epoxy resin.

次に、フォトリソグラフィー法により、絶縁樹脂層１１に開口部１１ａを形成し、現像時の残渣除去を目的として、プラズマ処理を行った。
次に、絶縁樹脂層１１の開口部１１ａに露出した導体層１０上にシード層１２を設けた。シード層１２はＴｉ：５０ｎｍ、Ｃｕ：３００ｎｍをスパッタリング法で形成した。
次にシード層１２上にレジストパターン１３を形成し、その開口部１３ａに電解銅めっきにより導体層（配線層）１４を形成した。その後、レジストパターン１３を除去した後、不要なシード層１２をエッチング除去した。
以上の工程を繰り返し、導体層（配線層）１４が多層化されたインターポーザ３を得た。 Next, an opening 11a was formed in the insulating resin layer 11 by photolithography, and a plasma treatment was carried out in order to remove residues from development.
Next, a seed layer 12 was provided on the conductor layer 10 exposed in the opening 11a of the insulating resin layer 11. The seed layer 12 was formed by sputtering Ti: 50 nm and Cu: 300 nm.
Next, a resist pattern 13 was formed on the seed layer 12, and a conductor layer (wiring layer) 14 was formed in the openings 13a by electrolytic copper plating. Thereafter, the resist pattern 13 was removed, and then unnecessary seed layer 12 was removed by etching.
The above steps were repeated to obtain an interposer 3 having multiple conductor layers (wiring layers) 14 .

次に、インターポーザ３に最表面絶縁樹脂層１６を形成し、最表面絶縁樹脂層１６に、フォトリソグラフィー法により、多層化された導体層１４のうち最上層の導体層１５の一部を露出させる開口部１６ａを形成した。開口部１６ａに露出した導体層１５の表面に表面処理層１７として、無電解Ｎｉ／Ｐｄ／Ａuめっきを成膜した。
次に、表面処理層１７上に、はんだ材料を搭載した後、一度溶融冷却して固着させることで、はんだバンプからなるインターポーザ３側の接合部１８ａを得た。これにより、支持体６上に形成されたインターポーザ（第２配線基板）３である支持体付き配線基板２２を得た。 Next, an outermost insulating resin layer 16 was formed on the interposer 3, and an opening 16a was formed by photolithography in the outermost insulating resin layer 16 to expose a part of the uppermost conductor layer 15 of the multi-layered conductor layers 14. Electroless Ni/Pd/Au plating was formed as a surface treatment layer 17 on the surface of the conductor layer 15 exposed in the opening 16a.
Next, a solder material was mounted on the surface treatment layer 17, and then melted, cooled, and fixed to obtain a joint 18a on the interposer 3 side, which is made of a solder bump. In this way, a wiring board 22 with a support body, which is an interposer (second wiring board) 3 formed on the support body 6, was obtained.

続けて図４Ａに示すように、インターポーザ３側の接合部１８ａに合わせてはんだバンプ等からなるＦＣ－ＢＧＡ用配線基板１側の接合部１８ｂを設計し、製造したＦＣ－ＢＧＡ用配線基板１に対して、支持体６上に形成されたインターポーザ３を配置し、図４Ｂに示すように、支持体６上に形成されたインターポーザ３とＦＣ－ＢＧＡ用配線基板１を接合した後、アンダーフィル２を充填し、インターポーザ３とＦＣ－ＢＧＡ用配線基板１の固定及びインターポーザ－ＦＣ－ＢＧＡ接合部１８の封止を行う。
次に図４Ｃに示すように、支持体６を剥離した。剥離層７は、レーザー光１９で照射して剥離した。支持体６の背面、すなわち、支持体６のＦＣ－ＢＧＡ用配線基板１とは逆側の面からレーザー光１９を支持体６との界面に形成された剥離層７に照射し剥離可能な状態とすることで、図４Ｄに示すように支持体６を取り外した。 Next, as shown in FIG. 4A, joint 18b on the FC-BGA wiring board 1 side, which is made of a solder bump or the like, is designed to match joint 18a on the interposer 3 side, and interposer 3 formed on support body 6 is placed on the manufactured FC-BGA wiring board 1. As shown in FIG. 4B, after bonding the interposer 3 formed on support body 6 and the FC-BGA wiring board 1, underfill 2 is filled to fix the interposer 3 and FC-BGA wiring board 1 and seal the interposer-FC-BGA bonding portion 18.
Next, as shown in Fig. 4C, the support 6 was peeled off. The peeling layer 7 was peeled off by irradiating it with a laser beam 19. The peeling layer 7 formed at the interface with the support 6 was irradiated with laser beam 19 from the rear surface of the support 6, i.e., the surface of the support 6 opposite the FC-BGA wiring board 1, to make it peelable, and the support 6 was removed as shown in Fig. 4D.

次に、シード層８を除去した。シード層８は、チタンと銅を用いており、それぞれアルカリ系のエッチング剤と、酸系のエッチング剤にて溶解除去した。これにより、インターポーザ（第２配線基板）３とＦＣ－ＢＧＡ用配線基板（第１配線基板）１とが接合された。
この後、表面に露出した導体層１０上に、酸化防止とはんだバンプの濡れ性をよくするため、無電解Ｎｉ／Ｐｄ／Ａｕめっき、ＯＳＰ、無電解スズめっき、無電解Ｎｉ／Ａｕめっき等の表面処理を施し配線基板２３を作製した。
この後、半導体素子４を配線基板２３に接合し、アンダーフィル２１を充填し、半導体素子４とインターポーザ３との固定及び半導体素子－インターポーザ接合部２０の封止を行い、封止樹脂５によって半導体素子４を封止することで半導体装置２４を作製した。 Next, the seed layer 8 was removed. The seed layer 8 was made of titanium and copper, and was dissolved and removed with an alkaline etching agent and an acidic etching agent, respectively. As a result, the interposer (second wiring substrate) 3 and the FC-BGA wiring substrate (first wiring substrate) 1 were bonded together.
Thereafter, in order to prevent oxidation and improve the wettability of the solder bumps, the conductor layer 10 exposed on the surface was subjected to surface treatments such as electroless Ni/Pd/Au plating, OSP, electroless tin plating, and electroless Ni/Au plating to produce the wiring board 23.
Thereafter, the semiconductor element 4 is bonded to the wiring board 23, underfill 21 is filled, the semiconductor element 4 is fixed to the interposer 3, and the semiconductor element-interposer joint 20 is sealed. The semiconductor element 4 is then sealed with sealing resin 5 to produce a semiconductor device 24.

封止樹脂５によって半導体素子４を封止し半導体装置２４を作製した後に、半導体装置２４を信頼性試験に投入した。信頼性試験は冷熱衝撃試験（ＪＩＳＣ５０１２，９．２）を実施した。
その後１０００サイクル後に抵抗値および断面観察によりはんだクラック数を測定した。
信頼性試験により発生したクラック数を比較するため、信頼性試験前に導通しているはんだ数のうち、信頼性試験後のはんだクラックが発生した数を、計算することで「はんだクラック発生率」を算出した。 After the semiconductor element 4 was sealed with the sealing resin 5 to produce the semiconductor device 24, the semiconductor device 24 was subjected to a reliability test. The reliability test was a thermal shock test (JIS C5012, 9.2).
After 1000 cycles, the resistance value and the number of solder cracks were measured by observing the cross section.
In order to compare the number of cracks that occurred as a result of the reliability test, the "solder crack occurrence rate" was calculated by counting the number of solder pieces that had solder cracks after the reliability test out of the number of solder pieces that were conductive before the reliability test.

実施例１～３においては、剥離層７の表面粗さを２０ｎｍ、５０ｎｍ、４００ｎｍに調整したもの、比較例１～３においては、剥離層７の表面粗さを５ｎｍ、１０ｎｍ、５００ｎｍに調整したものを作製し、支持体の除去の可否とはんだクラック発生率とを評価した。 In Examples 1 to 3, the surface roughness of the peeling layer 7 was adjusted to 20 nm, 50 nm, and 400 nm, and in Comparative Examples 1 to 3, the surface roughness of the peeling layer 7 was adjusted to 5 nm, 10 nm, and 500 nm, and the possibility of removing the support and the rate of solder cracking were evaluated.

実施例１～３および、比較例１～３において、はんだクラックについて考察する。実施例および比較例では、剥離層表面粗さを制御し、５ｎｍ以上５００ｎｍ以下の範囲とした。剥離層７の厚みは５００ｎｍ一定とした。また剥離層７からの支持体の除去の可否についても評価した。
この実験では、支持体の除去が可能でかつ、はんだクラックの発生率が低いことが好ましい。実験の結果、剥離層の表面粗さが２０ｎｍ以上の場合ははんだクラック発生率が１％以下になることが確認された。また、比較例３は支持体６を剥離することができず、半導体素子４を接合することができず、はんだクラックの発生率を評価することができなかった。表１から剥離層７の表面粗さは、１５ｎｍ以上４００ｎｍ以下の範囲内であることが好ましいことがわかる。 Solder cracks will be considered in Examples 1 to 3 and Comparative Examples 1 to 3. In the Examples and Comparative Examples, the surface roughness of the release layer was controlled to be in the range of 5 nm to 500 nm. The thickness of the release layer 7 was fixed at 500 nm. In addition, the possibility of removing the support from the release layer 7 was also evaluated.
In this experiment, it is preferable that the support can be removed and the incidence of solder cracks is low. As a result of the experiment, it was confirmed that when the surface roughness of the release layer is 20 nm or more, the incidence of solder cracks is 1% or less. In addition, in Comparative Example 3, the support 6 could not be peeled off, the semiconductor element 4 could not be joined, and the incidence of solder cracks could not be evaluated. It can be seen from Table 1 that the surface roughness of the release layer 7 is preferably in the range of 15 nm to 400 nm.

実施例１～３および比較例１～３において、はんだクラック発生率について考察する。比較例１、２、３及び実施例１、２、３のように剥離層７の表面粗さを大きくすることで、剥離層７の凹凸に変化が起きる。剥離層７の凹凸は、インターポーザ３（第２配線基板）の半導体素子搭載面の導体層１０に転写されるため、図６のように導体層１０の表面に微小な凹凸が形成される。この導体層１０の表面凹凸により、半導体素子-インターポーザ接合部２０における、はんだと導体層１０との界面強度が向上し、信頼性試験でのはんだクラックが生じにくくなると考えられる。また、このように、はんだと導体層１０との界面強度が向上するため、支持体６上に配線層を形成する際の熱履歴や、蓄積される応力に対しても耐性を有することができる。 The solder crack occurrence rate is considered in Examples 1 to 3 and Comparative Examples 1 to 3. By increasing the surface roughness of the release layer 7 as in Comparative Examples 1, 2, and 3 and Examples 1, 2, and 3, the unevenness of the release layer 7 changes. The unevenness of the release layer 7 is transferred to the conductor layer 10 on the semiconductor element mounting surface of the interposer 3 (second wiring board), so that minute unevenness is formed on the surface of the conductor layer 10 as shown in FIG. 6. This surface unevenness of the conductor layer 10 improves the interfacial strength between the solder and the conductor layer 10 at the semiconductor element-interposer joint 20, and it is considered that solder cracks are less likely to occur in reliability tests. In addition, since the interfacial strength between the solder and the conductor layer 10 is improved in this way, it is possible to have resistance to the thermal history and accumulated stress when forming a wiring layer on the support 6.

実施例１～３では、第一の実施形態に係る配線基板２３を用い、インターポーザ３の凹凸を有する導体層１０と半導体素子４とを接合しているが、第二の実施形態に係る半導体装置２５を用い、インターポーザ３の凹凸を有する導体層１０とＦＣ－ＢＧＡ用配線基板１とを接合する場合も同様に、導体層１０とインターポーザ-ＦＣ－ＢＧＡ接合部１８との界面強度を向上させることができ、はんだクラックの発生を抑制することができる。 In Examples 1 to 3, the wiring board 23 according to the first embodiment is used to bond the uneven conductor layer 10 of the interposer 3 to the semiconductor element 4. Similarly, when the semiconductor device 25 according to the second embodiment is used to bond the uneven conductor layer 10 of the interposer 3 to the FC-BGA wiring board 1, the interface strength between the conductor layer 10 and the interposer-FC-BGA bonding portion 18 can be improved and the occurrence of solder cracks can be suppressed.

上述の実施形態は、本発明の一例であって、その他、具体的な細部構造などについては適宜に変更可能であることは勿論である。 The above-described embodiment is one example of the present invention, and other specific details of the structure can of course be modified as appropriate.

１ＦＣ－ＢＧＡ用配線基板（第１配線基板）
２、２１アンダーフィル
３インターポーザ（第２配線基板）
４半導体素子
５封止樹脂
６支持体
７剥離層
８、１２シード層
９、１３レジストパターン
１０、１４、１５導体層
１１絶縁樹脂層
１６最表面絶縁樹脂層
１７表面処理層
１８インターポーザ-ＦＣ－ＢＧＡ接合部
１８ａインターポーザ側の接合部
１８ｂＦＣ－ＢＧＡ用配線基板の接合部
１９レーザー光
２０半導体素子-インターポーザ接合部
２２支持体付き配線基板
２３配線基板
２４、２５半導体装置 1. FC-BGA wiring board (first wiring board)
2, 21 Underfill 3 Interposer (second wiring substrate)
Reference Signs List 4 Semiconductor element 5 Sealing resin 6 Support 7 Release layer 8, 12 Seed layer 9, 13 Resist pattern 10, 14, 15 Conductor layer 11 Insulating resin layer 16 Outermost insulating resin layer 17 Surface treatment layer 18 Interposer-FC-BGA bonding portion 18a Bonding portion on interposer side 18b Bonding portion of FC-BGA wiring board 19 Laser light 20 Semiconductor element-interposer bonding portion 22 Wiring board with support 23 Wiring board 24, 25 Semiconductor device

Claims

支持体と、
当該支持体の一方の面に形成された剥離層と、
当該剥離層の前記支持体とは逆側の面に形成され、前記剥離層側の面に露出した導体層を含む第２配線基板と、を備え、
前記剥離層の前記第２配線基板が形成される側の面は粗面であることを特徴とする支持体付き配線基板。 A support;
A release layer formed on one surface of the support;
a second wiring substrate formed on a surface of the release layer opposite to the support body and including a conductor layer exposed on the surface of the release layer;
2. The wiring board with a support, wherein the surface of the release layer on the side on which the second wiring board is formed is a rough surface.

前記第２配線基板は、一方の面に半導体素子が実装され、他方の面に第１配線基板が実装されるインターポーザ用の配線基板であることを特徴とする請求項１に記載の支持体付き配線基板。 The wiring board with support according to claim 1, characterized in that the second wiring board is a wiring board for an interposer, on one side of which a semiconductor element is mounted and on the other side of which the first wiring board is mounted.

前記剥離層の前記第２配線基板が形成される側の面の算術平均粗さＲａは、１５ｎｍよりも大きいことを特徴とする請求項１又は請求項２に記載の支持体付き配線基板。 The support-attached wiring board according to claim 1 or 2, characterized in that the arithmetic mean roughness Ra of the surface of the release layer on which the second wiring substrate is formed is greater than 15 nm.

前記剥離層の前記第２配線基板が形成される側の面の算術平均粗さＲａは、４００ｎｍ以下であることを特徴とする請求項１から請求項３のいずれか一項に記載の支持体付き配線基板。 The support-attached wiring board according to any one of claims 1 to 3, characterized in that the arithmetic mean roughness Ra of the surface of the release layer on which the second wiring board is formed is 400 nm or less.

前記支持体はガラスであることを特徴とする請求項１から請求項４のいずれか一項に記載の支持体付き配線基板。 The wiring board with support according to any one of claims 1 to 4, characterized in that the support is glass.

前記剥離層は、レーザー光を照射することにより前記支持体を剥離可能な状態となる特性を有することを特徴とする請求項１から請求項５のいずれか一項に記載の支持体付き配線基板。 The wiring board with support according to any one of claims 1 to 5, characterized in that the peeling layer has a property that the support can be peeled off by irradiating it with laser light.

請求項１から請求項６のいずれか一項に記載の支持体付き配線基板を用いて製造される配線基板であって、
前記支持体及び前記剥離層を除去した前記第２配線基板の、前記剥離層が除去された側の面に、はんだを含む接合部を介して第１配線基板が接合されていることを特徴とする配線基板。 A wiring board manufactured by using the support-attached wiring board according to any one of claims 1 to 6,
A wiring board characterized in that a first wiring board is joined to the surface of the second wiring board from which the support and the release layer have been removed via a joint including solder.

請求項７に記載の配線基板を用いて製造される半導体装置であって、
前記第２配線基板の、前記第１配線基板とは逆側の面に、半導体素子がはんだを含む接合部を介して接合されていることを特徴とする半導体装置。 A semiconductor device manufactured by using the wiring board according to claim 7,
a semiconductor element is bonded to a surface of said second wiring board opposite to said first wiring board via a bonding portion including solder;

請求項１から請求項６のいずれか一項に記載の支持体付き配線基板を用いて製造される半導体装置であって、
前記支持体及び前記剥離層を除去した前記第２配線基板の、前記剥離層が除去された側の面に、はんだを含む接合部を介して半導体素子が接合されていることを特徴とする半導体装置。 A semiconductor device manufactured by using the wiring substrate with a support according to any one of claims 1 to 6,
A semiconductor device, characterized in that a semiconductor element is bonded to the surface of the second wiring substrate from which the support and the release layer have been removed, via a joint containing solder.