JP2021197484A - Wiring board with support, wiring board and semiconductor device - Google Patents

Abstract

To prevent the generation of solder cracks.SOLUTION: A wiring board 22 with a support is equipped with a support 6, a peeling layer 7 formed on one surface of the support 6, and an interposer 3 that includes a conductive layer 10 formed on the opposite side surface to the support 6 of the peeling layer 7 and exposed to a surface on the peeling layer 7 side. A surface on a side on which the interposer 3 of the peeling layer 7 is formed is made to be a rough surface. On a surface on the peeling layer 7 side of the conductive layer 10, the rough surface of the peeling layer 7 is transferred to form recesses/projections, so that when a semiconductor element is joined to the conductive layer 10 of the interposer 3 by a solde and the like, the interface strength of the solder and the like and the conductive layer is improved, and the generation of solder cracks and the like can be suppressed.SELECTED DRAWING: Figure 2

Description

本発明は、支持体付き配線基板、配線基板、及び半導体装置に関する。 The present invention relates to a wiring board with a support, a wiring board, and a semiconductor device.

近年半導体装置の高速化、高集積化が進む中で、ＦＣ−ＢＧＡ（Ｆｌｉｐ Ｃｈｉｐ−Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）用配線基板に対しても、半導体素子との接続端子の狭ピッチ化、基板配線の微細化が求められている。
一方、ＦＣ−ＢＧＡ用配線基板とマザーボードとの接続は、従来とほぼ変わらないピッチの接続端子での接続が要求されている。この半導体素子との接続端子の狭ピッチ化、基板配線の微細化のため、シリコン上に配線を形成して半導体素子接続用の基板（シリコンインターポーザ）として、それぞれＦＣ−ＢＧＡ用配線基板に接続する方式が知られている。 In recent years, as semiconductor devices have become faster and more integrated, the pitch of connection terminals with semiconductor elements has been narrowed and the board wiring has been miniaturized for FC-BGA (Flip Chip-Ball Grid Array) wiring boards. Is required.
On the other hand, the connection between the FC-BGA wiring board and the motherboard is required to be connected with connection terminals having a pitch almost unchanged from the conventional one. In order to narrow the pitch of the connection terminals with the semiconductor element and miniaturize the board wiring, wiring is formed on silicon and connected to the FC-BGA wiring board as a substrate (silicon interposer) for connecting the semiconductor element. The method is known.

また、ＦＣ−ＢＧＡ用配線基板の表面をＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ、化学機械研磨）等で平坦化してから微細配線を形成する方式が特許文献１に開示されている。また、支持基板の上に微細な配線層を形成する方式が特許文献２及び特許文献３に開示されている。特許文献２には、支持基板の上に微細な配線層を形成しＦＣ−ＢＧＡ用配線基板に搭載した後、支持基板を剥離することで狭ピッチな配線基板を形成する方式が開示されている。特許文献３には、支持基板の上に微細な配線層を形成した後に、半導体素子と一体化し、支持体を剥離した後に個片化することで配線層が形成された半導体装置の製造方法が開示されている。 Further, Patent Document 1 discloses a method of forming fine wiring after flattening the surface of a wiring board for FC-BGA by CMP (Chemical Mechanical Polishing) or the like. Further, Patent Document 2 and Patent Document 3 disclose a method of forming a fine wiring layer on a support substrate. Patent Document 2 discloses a method in which a fine wiring layer is formed on a support substrate, mounted on a wiring board for FC-BGA, and then the support substrate is peeled off to form a narrow-pitch wiring board. .. Patent Document 3 describes a method for manufacturing a semiconductor device in which a wiring layer is formed by forming a fine wiring layer on a support substrate, integrating it with a semiconductor element, peeling off the support, and then disassembling the wiring layer. It has been disclosed.

特開２０１４−２２５６７１号公報Japanese Unexamined Patent Publication No. 2014-225671 国際公開第２０１８／０４７８６１号International Publication No. 2018/047861 特開２００７−２４２８８８号公報Japanese Unexamined Patent Publication No. 2007-242888

シリコンインターポーザは、シリコンウェハを利用して、半導体前工程用の設備を用いて製作されている。シリコンウェハは形状、サイズに制限があり、１枚のウェハから製作できるインターポーザの数が少なく、製造設備も高価である。そのため、インターポーザも高価となる。また、シリコンウェハが半導体であることから、伝送特性も劣化するという問題がある。 The silicon interposer is manufactured by using a silicon wafer and using equipment for a semiconductor front-end process. Silicon wafers are limited in shape and size, the number of interposers that can be manufactured from one wafer is small, and the manufacturing equipment is expensive. Therefore, the interposer is also expensive. Further, since the silicon wafer is a semiconductor, there is a problem that the transmission characteristics are also deteriorated.

また、ＦＣ−ＢＧＡ用配線基板の表面の平坦化を行いその上に微細配線層を形成する方式においては、シリコンインターポーザに見られる伝送特性劣化は小さいが、ＦＣ−ＢＧＡ用配線基板の製造不良と、難易度の高い微細配線形成時の不良との通算で同一基板面内収率が低下する問題や、ＦＣ−ＢＧＡ用配線基板の反り、歪みに起因した半導体素子の実装における問題がある。 Further, in the method of flattening the surface of the FC-BGA wiring board and forming a fine wiring layer on the surface, the deterioration of the transmission characteristics seen in the silicon interposer is small, but the manufacturing defect of the FC-BGA wiring board is caused. There is a problem that the in-plane yield of the same substrate is lowered due to a total of defects at the time of forming fine wiring with a high degree of difficulty, and there is a problem in mounting a semiconductor element due to warpage and distortion of the wiring board for FC-BGA.

一方、支持基板の上に微細な配線層を形成し、これをＦＣ−ＢＧＡ用配線基板に搭載した後、若しくは、支持基板の上に微細な配線層を形成し、半導体素子と一体化した後、支持体を剥離する方式においては、次のような問題があった。すなわち、支持体を剥離した後に露出した半導体実装用パッドは、平滑な支持体と接していたことから、パッド表面が平坦なため、はんだの濡れ性が悪く、信頼性試験において、はんだクラックを生じやすいという問題があった。 On the other hand, after forming a fine wiring layer on the support substrate and mounting it on the FC-BGA wiring board, or after forming a fine wiring layer on the support substrate and integrating it with the semiconductor element. In the method of peeling off the support, there are the following problems. That is, since the semiconductor mounting pad exposed after peeling off the support was in contact with the smooth support, the surface of the pad was flat, so that the wettability of the solder was poor and solder cracks occurred in the reliability test. There was a problem that it was easy.

そこで本発明は、上記問題に鑑みなされたものであり、はんだの濡れ性が良く、信頼性試験において、はんだクラックが生じにくい支持体付き配線基板、配線基板、及び半導体装置を提供することを目的としている。 Therefore, the present invention has been made in view of the above problems, and an object of the present invention is to provide a wiring board with a support, a wiring board, and a semiconductor device, which have good solder wettability and are less likely to cause solder cracks in a reliability test. It is supposed to be.

上記目的を達成するべく、本発明の一態様によれば、支持体と、支持体の一方の面に形成された剥離層と、剥離層の支持体とは逆側の面に形成され、剥離層側の面に露出した導体層を含む第２配線基板と、を備え、剥離層の第２配線基板が形成される側の面は粗面である支持体付き配線基板が提供される。
また、本発明の他の態様によれば、上記態様の支持体付き配線基板を用いて製造される配線基板であって、支持体及び剥離層を除去した第２配線基板の、剥離層が除去された側の面に、はんだを含む接合部を介して第１配線基板が接合されている配線基板が提供される。 In order to achieve the above object, according to one aspect of the present invention, the support, the peeling layer formed on one surface of the support, and the peeling layer formed on the surface opposite to the support of the peeling layer are formed and peeled. A wiring board with a support is provided, which comprises a second wiring board including an exposed conductor layer on a layer-side surface, and has a rough surface on the side on which the second wiring board of the release layer is formed.
Further, according to another aspect of the present invention, the peeling layer of the second wiring board from which the support and the peeling layer have been removed is removed from the wiring board manufactured by using the wiring board with the support of the above aspect. A wiring board to which the first wiring board is bonded via a joint portion containing solder is provided on the surface on the side to be bonded.

また、本発明の他の態様によれば、上記態様の配線基板を用いて製造される半導体装置であって、第２配線基板の、第１配線基板とは逆側の面に、半導体素子がはんだを含む接合部を介して接合されている半導体装置が提供される。
さらに、本発明の他の態様によれば、上記態様の支持体付き配線基板を用いて製造される半導体装置であって、支持体及び剥離層を除去した第２配線基板の、剥離層が除去された側の面に、はんだを含む接合部を介して半導体素子が接合されている半導体装置が提供される。 Further, according to another aspect of the present invention, in the semiconductor device manufactured by using the wiring board of the above aspect, the semiconductor element is mounted on the surface of the second wiring board opposite to the first wiring board. A semiconductor device that is joined via a joint containing solder is provided.
Further, according to another aspect of the present invention, in the semiconductor device manufactured by using the wiring board with the support of the above aspect, the peeling layer of the second wiring board from which the support and the peeling layer have been removed is removed. Provided is a semiconductor device in which a semiconductor element is bonded to a surface on the side to be bonded via a bonding portion containing solder.

本発明によれば、はんだの濡れ性を向上させ、はんだのクラックの発生を防止することができ、配線基板の信頼性を向上させることができる。 According to the present invention, the wettability of the solder can be improved, the occurrence of cracks in the solder can be prevented, and the reliability of the wiring board can be improved.

本発明の一実施形態に係る配線基板に半導体素子を実装した半導体装置の構成の一例を示す断面図である。It is sectional drawing which shows an example of the structure of the semiconductor device which mounted the semiconductor element on the wiring board which concerns on one Embodiment of this invention. 本発明の一実施形態に係るインターポーザが支持体上に形成された支持体付き配線基板の一例を示す断面図である。It is sectional drawing which shows an example of the wiring board with a support in which the interposer which concerns on one Embodiment of this invention is formed on the support. 本発明の一実施形態に係る支持体付き配線基板の製造工程の一例を示す断面図である。It is sectional drawing which shows an example of the manufacturing process of the wiring board with a support which concerns on one Embodiment of this invention. 図３Ａの続きである。It is a continuation of FIG. 3A. 図３Ｂの続きである。It is a continuation of FIG. 3B. 本発明の一実施形態に係るＦＣ−ＢＧＡ用配線基板とインターポーザを接合し、半導体装置を製造する工程の一例を示す断面図である。It is sectional drawing which shows an example of the process of manufacturing a semiconductor device by joining an interposer with a wiring board for FC-BGA which concerns on one Embodiment of this invention. 図４Ａの続きである。It is a continuation of FIG. 4A. 図４Ｂの続きである。It is a continuation of FIG. 4B. 図４Ｃの続きである。It is a continuation of FIG. 4C. 図４Ｄの続きである。It is a continuation of FIG. 4D. 本発明の第二の実施形態に係る支持体付き配線基板に半導体素子を接合し、半導体装置を製造する工程の一例を示す断面図である。It is sectional drawing which shows an example of the process of bonding a semiconductor element to the wiring board with a support which concerns on 2nd Embodiment of this invention, and manufactures a semiconductor device. 図５Ａの続きである。It is a continuation of FIG. 5A. 図５Ｂの続きである。It is a continuation of FIG. 5B. 導体層表面の性状の一例を示す拡大図である。It is an enlarged view which shows an example of the property of the surface of a conductor layer.

以下に、本発明の実施形態について図面を参照して説明する。
以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれている。
また、以下に示す実施形態は、本発明の技術的思想を具体化するための装置や方法を例示するものであって、本発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。本発明の技術的思想は、特許請求の範囲に記載された請求項が規定する技術的範囲内において、種々の変更を加えることができる。 Hereinafter, embodiments of the present invention will be described with reference to the drawings.
In the description of the drawings below, the same or similar parts are designated by the same or similar reference numerals. However, it should be noted that the drawings are schematic, and the relationship between the thickness and the plane dimensions, the ratio of the thickness of each layer, etc. are different from the actual ones. Therefore, the specific thickness and dimensions should be determined in consideration of the following explanation. In addition, there are parts where the relationships and ratios of the dimensions of the drawings are different from each other.
Further, the embodiments shown below exemplify devices and methods for embodying the technical idea of the present invention, and the technical idea of the present invention describes the material, shape, structure, and arrangement of components. Etc. are not specified as the following. The technical idea of the present invention may be modified in various ways within the technical scope specified by the claims described in the claims.

＜第一の実施形態＞
図１は、本発明の第一の実施形態に係る配線基板（ＦＣ−ＢＧＡ配線用基板）に半導体素子を実装した半導体装置の一例を示す断面図である。
本発明の一実施形態に係る半導体装置２４は、ＦＣ−ＢＧＡ用配線基板（第１配線基板）１の一方の面に、樹脂と配線とが積層されてなるビルドアップ配線層のみで形成された微細配線層を備えた薄いインターポーザ（第２配線基板）３が、はんだバンプ、銅ポスト（銅ピラー）若しくは、金バンプ等からなるインターポーザ−ＦＣ−ＢＧＡ接合部１８で接合されている。また、ＦＣ−ＢＧＡ用配線基板１とインターポーザ３との間隙が絶縁性の接着部材としてのアンダーフィル２で埋め込まれている。さらにインターポーザ３の、ＦＣ−ＢＧＡ用配線基板１とは逆側の面に半導体素子４が銅ピラーやはんだ等からなる半導体素子−インターポーザ接合部２０で接合され、半導体素子４とインターポーザ３との間隙がアンダーフィル２１で埋め込まれている。 <First embodiment>
FIG. 1 is a cross-sectional view showing an example of a semiconductor device in which a semiconductor element is mounted on a wiring board (FC-BGA wiring board) according to the first embodiment of the present invention.
The semiconductor device 24 according to the embodiment of the present invention is formed of only a build-up wiring layer in which a resin and a wiring are laminated on one surface of a wiring board (first wiring board) 1 for FC-BGA. A thin interposer (second wiring board) 3 provided with a fine wiring layer is joined by an interposer-FC-BGA joint portion 18 made of a solder bump, a copper post (copper pillar), a gold bump, or the like. Further, the gap between the FC-BGA wiring board 1 and the interposer 3 is embedded with an underfill 2 as an insulating adhesive member. Further, the semiconductor element 4 is bonded to the surface of the interposer 3 opposite to the FC-BGA wiring board 1 by a semiconductor element-interposer joint portion 20 made of copper pillars, solder, or the like, and a gap between the semiconductor element 4 and the interposer 3 is formed. Is embedded in the underfill 21.

インターポーザ３の配線幅は、一例としてＬｉｎｅ/Ｓｐａｃｅ＝１/１μｍ以上５/５μｍ以下であり、ＦＣ−ＢＧＡ用配線基板１の線幅は、一例としてＬｉｎｅ/Ｓｐａｃｅ＝８/８μｍ以上２５/２５μｍ以下である。インターポーザ３では、少なくとも一つ以上搭載されている半導体素子４の信号線を引き回すことが可能であれば、適宜配線幅を変更して構わない。
また、インターポーザ３に使用される、後述の有機絶縁樹脂層１１は、感光性樹脂であり、感光性のエポキシ系樹脂、ポリイミド、ポリアミド系が少なくとも一つ以上が使用されており、所望の配線幅を得ることが可能であれば、配線形成方法は、Ｄａｍａｓｃｅｎｅ：ダマシン、ＳＡＰ： Ｓｅｍｉ Ａｄｄｉｔｉｖｅ Ｐｒｏｃｅｓｓ等の方式から適宜プロセスを選択してよい。 The wiring width of the interposer 3 is, for example, Line / Space = 1/1 μm or more and 5/5 μm or less, and the line width of the FC-BGA wiring board 1 is, for example, Line / Space = 8/8 μm or more and 25/25 μm or less. Is. In the interposer 3, the wiring width may be appropriately changed as long as it is possible to route the signal lines of at least one of the mounted semiconductor elements 4.
Further, the organic insulating resin layer 11 to be described later used in the interposer 3 is a photosensitive resin, and at least one of a photosensitive epoxy resin, polyimide, and polyamide is used, and a desired wiring width is used. If it is possible to obtain the above, the wiring forming method may appropriately select a process from a method such as Polyamide: Damasin, SAP: Semi Adaptive Process and the like.

アンダーフィル２は、ＦＣ−ＢＧＡ用配線基板１とインターポーザ３とを固定するため及びインターポーザ−ＦＣ−ＢＧＡ接合部１８を封止するために用いられる接着材料である。アンダーフィル２としては、例えば、エポキシ樹脂、ウレタン樹脂、シリコン樹脂、ポリエステル樹脂、オキセタン樹脂、及びマレイミド樹脂の１種又はこれらの樹脂の２種類以上が混合された樹脂に、フィラーとしてのシリカ、酸化チタン、酸化アルミニウム、酸化マグネシウム、又は酸化亜鉛等が加えられた材料が用いられる。アンダーフィル２は、液状の樹脂を充填させることで形成される。 The underfill 2 is an adhesive material used for fixing the FC-BGA wiring board 1 and the interposer 3 and for sealing the interposer-FC-BGA joint portion 18. The underfill 2 includes, for example, an epoxy resin, a urethane resin, a silicon resin, a polyester resin, an oxetane resin, and a resin obtained by mixing one of the maleimide resins or two or more of these resins with silica as a filler and oxidation. A material to which titanium, aluminum oxide, magnesium oxide, zinc oxide or the like is added is used. The underfill 2 is formed by filling with a liquid resin.

アンダーフィル２１は半導体素子４とインターポーザ３とを固定するため及び半導体素子−インターポーザ接合部２０を封止するために用いられる接着材料であり、アンダーフィル２と同様の材料で構成される。またこれら毛細管現象を利用して、接合後に液状の樹脂を充填させるアンダーフィル２及び／またはアンダーフィル２１の代わりに、接合前にシート状のフィルムを予め配置し、接合時に空間を充填する異方性導電フィルム（ＡＣＦ）または、フィルム状接続材料（ＮＣＦ）や、接合前に液状の樹脂を予め配置し、接合時に空間を充填する非導電ペースト（ＮＣＰ）等を用いてもよい。 The underfill 21 is an adhesive material used for fixing the semiconductor element 4 and the interposer 3 and for sealing the semiconductor element-interposer joint portion 20, and is made of the same material as the underfill 2. Further, by utilizing these capillarities, a sheet-like film is pre-arranged before joining instead of the underfill 2 and / or the underfill 21 which fills the liquid resin after joining, and the space is filled at the time of joining. A conductive film (ACF) or a film-like connecting material (NCF), or a non-conductive paste (NCP) in which a liquid resin is arranged in advance before joining and fills a space at the time of joining may be used.

インターポーザ３の側面まで封止する封止樹脂５は、アンダーフィル２、２１とは異なる材料であり、エポキシ樹脂、シリコン樹脂、アクリル樹脂、ウレタン樹脂、ポリエステル樹脂、オキセタン樹脂の１種又はこれらの樹脂の２種類以上が混合された樹脂に、フィラーとしてのシリカ、酸化チタン、酸化アルミニウム、酸化マグネシウム、又は酸化亜鉛等が加えられた材料が使用され、コンプレッションモールド、トランスファーモールド等によって形成される。図１では封止樹脂５によりインターポーザ３の側面まで封止しているが、半導体素子４が封止されていれば適宜設計変更可能である。例えば、半導体素子４の側面は封止されているが、インターポーザ３の側面は封止されていない形態としてもよい。 The sealing resin 5 that seals up to the side surface of the interposer 3 is a material different from the underfills 2 and 21, and is one of epoxy resin, silicon resin, acrylic resin, urethane resin, polyester resin, oxetane resin, or a resin thereof. A material obtained by adding silica, titanium oxide, aluminum oxide, magnesium oxide, zinc oxide or the like as a filler to a resin in which two or more of the above two types are mixed is used, and is formed by a compression mold, a transfer mold or the like. In FIG. 1, the side surface of the interposer 3 is sealed with the sealing resin 5, but the design can be changed as appropriate if the semiconductor element 4 is sealed. For example, the side surface of the semiconductor element 4 may be sealed, but the side surface of the interposer 3 may not be sealed.

インターポーザ３と半導体素子４との半導体素子−インターポーザ接合部２０の個々の間隔は、インターポーザ−ＦＣ−ＢＧＡ接合部１８の個々の間隔よりも狭いことが一般的である。そのため、インターポーザ３において、半導体素子４を接合する側の方が、ＦＣ−ＢＧＡ用配線基板１と接合する側よりも微細な配線が必要となる。例えば、現在のハイバンドメモリ（ＨＢＭ）の使用に対応するためには、インターポーザ３では配線幅を１μｍ以上５μｍ以下程度にする必要がある。例えば、配線幅が２μｍ、配線高さ２μｍの場合に、配線間の絶縁層の膜厚を２μｍとすると、配線も含めた１層の厚さは４μｍとなる。この４μｍの厚さで２層の配線層を形成し、ＦＣ−ＢＧＡ用配線基板１、及び、半導体素子４との接合部の電極厚を１０μｍとすると、総厚２８μｍ程度のインターポーザ３となる。 The individual spacing between the semiconductor element-interposer junction 20 between the interposer 3 and the semiconductor element 4 is generally narrower than the individual spacing between the interposer-FC-BGA junction 18. Therefore, in the interposer 3, the side where the semiconductor element 4 is joined requires finer wiring than the side where the semiconductor element 4 is joined with the FC-BGA wiring board 1. For example, in order to support the use of the current high band memory (HBM), it is necessary for the interposer 3 to have a wiring width of about 1 μm or more and 5 μm or less. For example, when the wiring width is 2 μm and the wiring height is 2 μm, and the film thickness of the insulating layer between the wirings is 2 μm, the thickness of one layer including the wiring is 4 μm. Assuming that two wiring layers are formed with a thickness of 4 μm and the electrode thickness of the junction with the FC-BGA wiring board 1 and the semiconductor element 4 is 10 μm, the interposer 3 has a total thickness of about 28 μm.

前記の通り、インターポーザ３の厚みは総厚２８μｍ程度と薄く、そのままの状態ではＦＣ−ＢＧＡ用配線基板１との接合が困難であるため、後述の支持体６を用いて剛直性を担保することが有効である。また、２μｍ程度の幅と高さを有する配線の形成のためにも、変形が少ない剛直な支持体６が有利である。上記理由により、図２に示すように、インターポーザ３は、剛直な支持体６上に剥離層７とシード層８を介して形成される。なお、支持体６上には剥離層７、シード層８以外の層を設けてもよい。 As described above, the thickness of the interposer 3 is as thin as about 28 μm, and it is difficult to join the interposer 3 to the FC-BGA wiring board 1 as it is. Therefore, the support 6 described later is used to ensure the rigidity. Is valid. Further, the rigid support 6 with less deformation is advantageous for forming the wiring having a width and height of about 2 μm. For the above reason, as shown in FIG. 2, the interposer 3 is formed on the rigid support 6 via the peeling layer 7 and the seed layer 8. A layer other than the release layer 7 and the seed layer 8 may be provided on the support 6.

次に図３Ａ〜図３Ｃを用いて、本発明の第一の実施形態に係る支持体６上へのインターポーザ（第２配線基板）３の製造工程の一例を説明する。
まず、図３Ａ（ａ）に示すように、支持体６を準備する。支持体６は、後述の剥離層７にＵＶ光等の光によって剥離可能となる材料を用いる場合、透明性を有する必要があり、例えばガラスを用いることができる。ガラスは剛直性に優れており、インターポーザ３の微細なパターン形成に適している。また、ガラスはＣＴＥ（ｃｏｅｆｆｉｃｉｅｎｔ ｏｆ ｔｈｅｒｍａｌ ｅｘｐａｎｓｉｏｎ、熱膨張率）が小さく歪みにくいことから、パターン配置精度及び平坦性の確保に優れている。 Next, an example of the manufacturing process of the interposer (second wiring board) 3 on the support 6 according to the first embodiment of the present invention will be described with reference to FIGS. 3A to 3C.
First, as shown in FIG. 3A (a), the support 6 is prepared. When a material that can be peeled off by light such as UV light is used for the peeling layer 7 described later, the support 6 needs to have transparency, and for example, glass can be used. Glass has excellent rigidity and is suitable for forming a fine pattern of the interposer 3. Further, since glass has a small CTE (coefficient of thermal expansion) and is not easily distorted, it is excellent in ensuring pattern arrangement accuracy and flatness.

支持体６としてガラスを用いる場合、ガラスの厚さは、製造プロセスにおける反りの発生を抑制する観点から厚い方が望ましく、例えば０．７ｍｍ以上、好ましくは１．１ｍｍ以上の厚みである。また、ガラスのＣＴＥは３ｐｐｍ以上１５ｐｐｍ以下が好ましく、ＦＣ−ＢＧＡ用配線基板１、半導体素子４のＣＴＥの観点から９ｐｐｍ程度がより好ましい。
一方、剥離層７に熱によって発泡する樹脂を用いた場合は、加熱する事で支持体６を取り去る。この場合、支持体６には、ガラスの他、歪みの少ない例えばメタルやセラミックス等を用いることができる。本発明の第一の実施形態では支持体６としてガラスを用いる。 When glass is used as the support 6, the thickness of the glass is preferably thick from the viewpoint of suppressing the occurrence of warpage in the manufacturing process, and is, for example, 0.7 mm or more, preferably 1.1 mm or more. The CTE of the glass is preferably 3 ppm or more and 15 ppm or less, and more preferably about 9 ppm from the viewpoint of the CTE of the FC-BGA wiring board 1 and the semiconductor element 4.
On the other hand, when a resin that foams by heat is used for the release layer 7, the support 6 is removed by heating. In this case, in addition to glass, for example, metal or ceramics having less distortion can be used for the support 6. In the first embodiment of the present invention, glass is used as the support 6.

次いで、図３Ａ（ｂ）に示すように、支持体６の一方の面に、後の工程で支持体６を剥離するために必要な剥離層７を形成する。
剥離層７はＩＲ光やＵＶ光等の光を吸収して発熱、もしくは、変質によって剥離可能となる樹脂でもよく、熱によって発泡することにより剥離可能となる樹脂でもよい。ＵＶ光等の光、例えばレーザー光によって剥離可能となる樹脂を用いる場合、支持体６の、剥離層７を設けた側とは反対側の面から支持体６にレーザー光を照射して、支持体６を取り去る。 Next, as shown in FIG. 3A (b), a peeling layer 7 necessary for peeling the support 6 in a later step is formed on one surface of the support 6.
The peeling layer 7 may be a resin that absorbs light such as IR light or UV light and can be peeled off by heat generation or alteration, or may be a resin that can be peeled off by foaming due to heat. When a resin that can be peeled off by light such as UV light, for example, laser light, is used, the support 6 is supported by irradiating the support 6 with laser light from the surface of the support 6 opposite to the side on which the peel layer 7 is provided. Remove body 6.

剥離層７は、特にカーボンブラックとシリカフィラーとアクリル樹脂を含有するインクをガラス基板に塗布・乾燥したものが望ましい。
剥離層７の表面粗さは、インクの分散処理とフィルタリングにより制御するが、特にペイントシェーカによる分散処理時間と、ガラス繊維フィルタのフィルタ径により、剥離層７の表面粗さを制御することができる。剥離層７の表面粗さ（算術平均粗さＲａ）は１５ｎｍ以上４００ｎｍ以下の粗さになるようにする。また、形成済みの剥離層７に対して、ドライエッチングやウエットエッチング、サンドブラスト、ウエットブラストを行い、表面粗さを制御することもできる。 The release layer 7 is particularly preferably one in which an ink containing carbon black, a silica filler and an acrylic resin is applied and dried on a glass substrate.
The surface roughness of the peeling layer 7 is controlled by the dispersion treatment and filtering of the ink. In particular, the surface roughness of the peeling layer 7 can be controlled by the dispersion treatment time by the paint shaker and the filter diameter of the glass fiber filter. .. The surface roughness (arithmetic mean roughness Ra) of the peeling layer 7 is set to be 15 nm or more and 400 nm or less. Further, the surface roughness can be controlled by performing dry etching, wet etching, sand blasting, and wet blasting on the formed peeling layer 7.

剥離層７は、他にもエポキシ樹脂、ポリイミド樹脂、ポリウレタン樹脂、シリコン樹脂、ポリエステル樹脂、オキセタン樹脂、マレイミド樹脂、及び、アクリル樹脂等の有機樹脂や、アモルファスシリコン、ガリウムナイトライド、金属酸化物層等の無機層から選ぶことが出来る。さらに剥離層７は光分解促進剤や光吸収剤、増感剤、フィラー等の添加剤を含有してもよい。
さらに剥離層７は複数層で構成されていてもよく、例えば支持体６上に形成される多層配線層の保護を目的として、剥離層７上にさらに保護層を設けてもよい。さらに剥離層７と多層配線層との間にレーザー光反射層や金属層を設けてもよく、その構成は本実施形態により限定されない。 The release layer 7 is also an organic resin such as an epoxy resin, a polyimide resin, a polyurethane resin, a silicon resin, a polyester resin, an oxetane resin, a maleimide resin, and an acrylic resin, an amorphous silicon, a gallium nitride, and a metal oxide layer. You can choose from inorganic layers such as. Further, the release layer 7 may contain additives such as a photodecomposition accelerator, a photoabsorbent, a sensitizer, and a filler.
Further, the peeling layer 7 may be composed of a plurality of layers, and for example, a protective layer may be further provided on the peeling layer 7 for the purpose of protecting the multilayer wiring layer formed on the support 6. Further, a laser light reflecting layer or a metal layer may be provided between the peeling layer 7 and the multilayer wiring layer, and the configuration thereof is not limited by the present embodiment.

剥離層７の形成方法としては、液状の有機樹脂を用いる場合は、スリットコート、カーテンコート、ダイコート、スプレーコート、静電塗布法、インクジェットコート、グラビアコート、スクリーン印刷、グラビアオフセット印刷、スピンコート、ドクターコートより選定できる。フィルム状の有機樹脂で用いる場合は、ラミネート、真空ラミネート、真空プレス等が適用できる。また、無機層を用いる場合は、真空蒸着法、スパッタリング法、イオンプレーティング法、ＭＢＥ法、レーザーアブレーション法、ＣＶＤ法等が適用できる。 When a liquid organic resin is used as the method for forming the release layer 7, a slit coat, a curtain coat, a die coat, a spray coat, an electrostatic coating method, an inkjet coat, a gravure coat, a screen printing, a gravure offset printing, a spin coat, etc. Can be selected from the doctor coat. When used as a film-shaped organic resin, laminating, vacuum laminating, vacuum pressing, or the like can be applied. When an inorganic layer is used, a vacuum vapor deposition method, a sputtering method, an ion plating method, an MBE method, a laser ablation method, a CVD method and the like can be applied.

これら剥離層７の厚みは有機樹脂の場合は１００ｎｍ以上１００μｍ以下であることが望ましい。１００ｎｍ以下である場合、有機樹脂の形成が困難である。１００μｍ以上である場合、後で取り除く層であることを考慮すると生産性に欠ける。また、無機層を用いる場合の厚みは、１０ｎｍ以上１μｍ以下であることが望ましい。１０ｎｍ以下である場合、連続膜として成り立たず層としての機能が発現しない。１０μｍ以上の場合、成膜時間がかかりすぎて量産性に欠ける。本発明の一実施形態では、剥離層７としてＵＶレーザー光を吸収して剥離可能となる樹脂を用い、支持体６にはガラスを用いる。 In the case of an organic resin, the thickness of these release layers 7 is preferably 100 nm or more and 100 μm or less. When it is 100 nm or less, it is difficult to form an organic resin. If it is 100 μm or more, it lacks productivity considering that it is a layer to be removed later. Further, when the inorganic layer is used, the thickness is preferably 10 nm or more and 1 μm or less. When it is 10 nm or less, it does not form as a continuous film and does not function as a layer. If it is 10 μm or more, it takes too much time to form a film and lacks mass productivity. In one embodiment of the present invention, a resin capable of absorbing UV laser light and peeling is used as the peeling layer 7, and glass is used as the support 6.

次いで、図３Ａ（ｃ）に示すように、真空中で、剥離層７上にシード層８を形成する。シード層８は配線形成において、電解めっきの給電層として作用する。
シード層８は、例えば、スパッタリング法、またはＣＶＤ法等により形成され、例えば、Ｃｕ、Ｎｉ、Ａｌ、Ｔｉ、Ｃｒ、Ｍｏ、Ｗ、Ｔａ、Ａｕ、Ｉｒ、Ｒｕ、Ｐｄ、Ｐｔ、ＡｌＳｉ、ＡｌＳｉＣｕ、ＡｌＣｕ、ＮｉＦｅ、ＩＴＯ、ＩＺＯ、ＡＺＯ、ＺｎＯ、ＰＺＴ、ＴｉＮ、Ｃｕ_３Ｎ_４、Ｃｕ合金等を単体でもしくは複数組み合わせて適用することができる。本発明では、電気特性、製造の容易性の観点およびコスト面を考慮して、チタン層、続いて銅層を順次スパッタリング法で形成する。
チタンと銅層の合計の膜厚は、電解めっきの給電層として１μｍ以下とするのが好ましい。本発明の一実施形態ではＣｕ：３００ｎｍを形成した。 Then, as shown in FIG. 3A (c), the seed layer 8 is formed on the release layer 7 in vacuum. The seed layer 8 acts as a feeding layer for electrolytic plating in wiring formation.
The seed layer 8 is formed by, for example, a sputtering method, a CVD method, or the like, and is, for example, Cu, Ni, Al, Ti, Cr, Mo, W, Ta, Au, Ir, Ru, Pd, Pt, AlSi, AlSiCu, and the like. AlCu, NiFe, may ITO, IZO, AZO, ZnO, PZT, TiN, be applied Cu ₃ N 4, Cu alloy or the like alone or in combination. In the present invention, the titanium layer and then the copper layer are sequentially formed by a sputtering method in consideration of electrical characteristics, ease of manufacture, and cost.
The total film thickness of the titanium and the copper layer is preferably 1 μm or less as the feeding layer for electrolytic plating. In one embodiment of the present invention, Cu: 300 nm was formed.

次に図３Ａ（ｄ）に示すようにシード層８上にレジストパターン９を形成する。レジストパターン９は公知のフォトリソグラフィー法によって形成が可能である。
その後、図３Ａ（ｅ）のように、電解めっきにより導体層１０を形成した後、レジストパターン９を除去する。導体層１０は半導体素子４と接合するための電極となる。電解めっき法は電解ニッケルめっき、電解銅めっき、電解クロムめっき、電解Ｐｄめっき、電解金めっき、電解ロジウムめっき、電解イリジウムめっき等が挙げられるが、電解銅めっきであることが簡便で安価で、電気伝導性が良好であることから望ましい。
電解銅めっきの厚みは、回路の接続信頼性、及び、製造コストの観点から、１μm以上３０μm以下であることが望ましい。レジストパターン９は例えばアルカリ系溶剤等の公知の剥離液によって除去が可能である。 Next, as shown in FIG. 3A (d), a resist pattern 9 is formed on the seed layer 8. The resist pattern 9 can be formed by a known photolithography method.
Then, as shown in FIG. 3A (e), the conductor layer 10 is formed by electrolytic plating, and then the resist pattern 9 is removed. The conductor layer 10 serves as an electrode for joining with the semiconductor element 4. Examples of the electrolytic plating method include electrolytic nickel plating, electrolytic copper plating, electrolytic chrome plating, electrolytic Pd plating, electrolytic gold plating, electrolytic rhodium plating, electrolytic iridium plating, etc., but electrolytic copper plating is simple, inexpensive, and electric. It is desirable because it has good conductivity.
The thickness of the electrolytic copper plating is preferably 1 μm or more and 30 μm or less from the viewpoint of circuit connection reliability and manufacturing cost. The resist pattern 9 can be removed by a known stripping solution such as an alkaline solvent.

次に、図３Ｂ（ｆ）に示すように、シード層８及び導体層１０の上に絶縁樹脂層１１を形成する。絶縁樹脂層１１は導体層１０が絶縁樹脂層１１の層内に埋め込まれるように形成する。本実施形態では、絶縁樹脂層１１として例えば、感光性のエポキシ系樹脂をスピンコート法により形成する。感光性のエポキシ樹脂は比較的低温で硬化することができ、形成後の硬化による収縮が少ないため、その後の微細パターン形成に優れる。絶縁樹脂層１１としては、感光性のエポキシ系樹脂を用いてスピンコート法により形成する他、絶縁樹脂フィルムを真空ラミネータで圧縮キュアを行って形成することも可能であり、この場合は平坦性の良い絶縁膜を形成することができる。その他、例えばポリイミドを絶縁樹脂として用いることも可能である。 Next, as shown in FIG. 3B (f), the insulating resin layer 11 is formed on the seed layer 8 and the conductor layer 10. The insulating resin layer 11 is formed so that the conductor layer 10 is embedded in the layer of the insulating resin layer 11. In the present embodiment, for example, a photosensitive epoxy resin is formed as the insulating resin layer 11 by a spin coating method. The photosensitive epoxy resin can be cured at a relatively low temperature, and shrinkage due to curing after formation is small, so that it is excellent in subsequent fine pattern formation. The insulating resin layer 11 can be formed by a spin coating method using a photosensitive epoxy resin, or the insulating resin film can be formed by compression curing with a vacuum laminator. In this case, the insulating resin layer 11 is flat. A good insulating film can be formed. In addition, for example, polyimide can be used as an insulating resin.

次に、図３Ｂ（ｇ）に示すように、フォトリソグラフィー法により、絶縁樹脂層１１に開口部１１ａを形成する。開口部１１ａは、導体層１０の一部を露出するように形成する。開口部１１ａに対して、現像時の残渣除去を目的として、プラズマ処理を行ってもよい。
次に、図３Ｂ（ｈ）に示すように、絶縁樹脂層１１に開口部１１ａを形成することにより露出した導体層１０上と、絶縁樹脂層１１上の少なくともその上層に導体層１４が形成される領域とにシード層１２を設ける。シード層１２の構成については前述したシード層８と同様で、適宜構成、厚みを変更可能である。本発明の一実施形態ではシード層１２として、Ｔｉ：５０ｎｍ、Ｃｕ：３００ｎｍをスパッタリング法で形成する。 Next, as shown in FIG. 3B (g), an opening 11a is formed in the insulating resin layer 11 by a photolithography method. The opening 11a is formed so as to expose a part of the conductor layer 10. The opening 11a may be subjected to plasma treatment for the purpose of removing residues during development.
Next, as shown in FIG. 3B (h), the conductor layer 14 is formed on the conductor layer 10 exposed by forming the opening 11a in the insulating resin layer 11 and at least on the insulating resin layer 11 above the conductor layer 10. A seed layer 12 is provided in each region. The structure of the seed layer 12 is the same as that of the seed layer 8 described above, and the structure and thickness can be appropriately changed. In one embodiment of the present invention, Ti: 50 nm and Cu: 300 nm are formed as the seed layer 12 by a sputtering method.

次に、図３Ｂ（ｉ）に示すように、シード層１２上にレジストパターン１３を形成し、その開口部１３ａに電解めっきにより導体層（配線層）１４を形成する。導体層１４は、インターポーザ３の内部の配線層となる。本発明の一実施形態では導体層１４を銅により形成した。その後、図３Ｂ（ｊ）に示すようにレジストパターン１３を除去する。その後、不要なシード層１２をエッチング除去する。
次に、図３Ｂ（ｆ）から図３Ｂ（ｊ）の工程を繰り返し、図３Ｂ（ｋ）に示すような、導体層（配線層）１４が多層化された基板を得る。最表面に形成される導体層１５は、ＦＣ−ＢＧＡ用配線基板１との接合用の電極となる。 Next, as shown in FIG. 3B (i), a resist pattern 13 is formed on the seed layer 12, and a conductor layer (wiring layer) 14 is formed in the opening 13a by electrolytic plating. The conductor layer 14 is a wiring layer inside the interposer 3. In one embodiment of the invention, the conductor layer 14 is made of copper. After that, the resist pattern 13 is removed as shown in FIG. 3B (j). After that, the unnecessary seed layer 12 is removed by etching.
Next, the steps of FIGS. 3B (f) to 3B (j) are repeated to obtain a substrate in which the conductor layer (wiring layer) 14 is multi-layered as shown in FIG. 3B (k). The conductor layer 15 formed on the outermost surface serves as an electrode for joining to the FC-BGA wiring board 1.

次に、図３Ｃ（ｌ）に示すように、インターポーザ３に最表面絶縁樹脂層１６を形成し、最表面絶縁樹脂層１６には、フォトリソグラフィー法により、導体層１５の少なくとも一部を露出させる開口部１６ａを形成する。本発明の実施形態では、感光性エポキシ樹脂を使用して最表面絶縁樹脂層１６を形成する。なお、最表面絶縁樹脂層１６は絶縁樹脂層１１と同一材料でも構わない。 Next, as shown in FIG. 3C (l), the outermost surface insulating resin layer 16 is formed on the interposer 3, and at least a part of the conductor layer 15 is exposed on the outermost surface insulating resin layer 16 by a photolithography method. The opening 16a is formed. In the embodiment of the present invention, the photosensitive epoxy resin is used to form the outermost surface insulating resin layer 16. The outermost surface insulating resin layer 16 may be made of the same material as the insulating resin layer 11.

次に、図３Ｃ（ｍ）に示すように導体層１５の表面の酸化防止と、はんだバンプの濡れ性をよくするため、表面処理層１７を設けてもよい。本発明の実施形態では、表面処理層１７として無電解Ｎｉ／Ｐｄ／Ａｕめっきを成膜する。なお、表面処理層１７には、ＯＳＰ（Ｏｒｇａｎｉｃ Ｓｏｉｄｅｒａｂｉｌｉｔｙ Ｐｒｅｓｅｒｖａｔｉｖｅ 水溶性プレフラックスによる表面処理）膜を形成してもよい。また、無電解スズめっき、無電解Ｎｉ／Ａｕめっき等から適宜用途に応じて選択しても良い。
次に、図３Ｃ（ｎ）に示すように、表面処理層１７上に、はんだ材料を搭載した後、一度溶融冷却して固着させることで、はんだバンプ等からなるインターポーザ３側の接合部１８ａを得る。これにより、支持体６上に形成されたインターポーザ（第２配線基板）３である支持体付き配線基板２２が完成する。 Next, as shown in FIG. 3C (m), a surface treatment layer 17 may be provided in order to prevent oxidation of the surface of the conductor layer 15 and improve the wettability of the solder bumps. In the embodiment of the present invention, electroless Ni / Pd / Au plating is formed as the surface treatment layer 17. An OSP (Organic Soiderability Preservative surface treatment with water-soluble preflux) film may be formed on the surface treatment layer 17. Further, electroless tin plating, electroless Ni / Au plating and the like may be appropriately selected depending on the intended use.
Next, as shown in FIG. 3C (n), the solder material is mounted on the surface treatment layer 17, and then melt-cooled and fixed once to form the joint portion 18a on the interposer 3 side made of solder bumps or the like. obtain. As a result, the wiring board 22 with a support, which is the interposer (second wiring board) 3 formed on the support 6, is completed.

次に、図４Ａから図４Ｅを用いて、支持体６上に形成されたインターポーザ（第２配線基板）３とＦＣ−ＢＧＡ用配線基板（第１配線基板）１の第一の実施形態に係る接合工程の一例を説明する。
図４Ａに示すように、インターポーザ３側の接合部１８ａに合わせてはんだバンプ等からなるＦＣ−ＢＧＡ用配線基板１側の接合部１８ｂを設計し、製造したＦＣ−ＢＧＡ用配線基板１に対して、支持体６上に形成されたインターポーザ３を配置する。そして、図４Ｂに示すように、支持体６上に形成されたインターポーザ３とＦＣ−ＢＧＡ用配線基板１を接合した後、アンダーフィル２を充填し、インターポーザ３とＦＣ−ＢＧＡ用配線基板１の固定及び接合部の封止を行う。 Next, according to the first embodiment of the interposer (second wiring board) 3 and the FC-BGA wiring board (first wiring board) 1 formed on the support 6 using FIGS. 4A to 4E. An example of the joining process will be described.
As shown in FIG. 4A, for the FC-BGA wiring board 1 manufactured by designing the joint portion 18b on the FC-BGA wiring board 1 side made of solder bumps or the like in accordance with the joint portion 18a on the interposer 3 side. , The interposer 3 formed on the support 6 is arranged. Then, as shown in FIG. 4B, after joining the interposer 3 formed on the support 6 and the FC-BGA wiring board 1, the underfill 2 is filled to form the interposer 3 and the FC-BGA wiring board 1. Fix and seal the joint.

次に、支持体６を剥離する。剥離層７は、図４Ｃに示すように、ＵＶのレーザー光１９を照射して剥離する。支持体６の背面、すなわち、支持体６のＦＣ−ＢＧＡ用配線基板１とは逆側の面から、レーザー光１９を支持体６との界面に形成された剥離層７に照射し、剥離可能な状態とすることで、図４Ｄに示すように支持体６を取り外すことが可能となる。
次に、シード層８を除去し、図４Ｅに示すような基板を得る。本発明の実施形態では、シード層８は、チタンと銅を用いており、それぞれアルカリ系のエッチング剤と、酸系のエッチング剤にて溶解除去することができる。このようにして、インターポーザ（第２配線基板）３とＦＣ−ＢＧＡ用配線基板（第１配線基板）１が接合される。 Next, the support 6 is peeled off. As shown in FIG. 4C, the peeling layer 7 is peeled off by irradiating with a UV laser beam 19. From the back surface of the support 6, that is, the surface of the support 6 opposite to the FC-BGA wiring board 1, the laser beam 19 is irradiated to the release layer 7 formed at the interface with the support 6, and the release layer 7 can be removed. In this state, the support 6 can be removed as shown in FIG. 4D.
Next, the seed layer 8 is removed to obtain a substrate as shown in FIG. 4E. In the embodiment of the present invention, titanium and copper are used for the seed layer 8, which can be dissolved and removed by an alkaline etching agent and an acid etching agent, respectively. In this way, the interposer (second wiring board) 3 and the FC-BGA wiring board (first wiring board) 1 are joined.

この後、表面に露出した導体層１０上に、酸化防止及びはんだバンプの濡れ性をよくするため、無電解Ｎｉ／Ｐｄ／Ａｕめっき、ＯＳＰ、無電解スズめっき、無電解Ｎｉ／Ａｕめっき等の表面処理を施してもよい。以上により配線基板２３が完成する。
この後、半導体素子４を配線基板２３に接合し、アンダーフィル２１を充填し、半導体素子４とインターポーザ３の固定及び接合部の封止を行い、封止樹脂５によって半導体素子４を封止することで図１に示す半導体装置２４が完成する。
なお、図１中の導体層１０及び絶縁樹脂層１１、図２及び図４Ａ〜図４Ｅ中の、シード層８と接する導体層１０の表面は、実際には、図３Ｂに示すように、シード層８の表面の粗面形状と同様の粗面形状となっている。 After that, in order to prevent oxidation and improve the wettability of the solder bumps on the conductor layer 10 exposed on the surface, electroless Ni / Pd / Au plating, OSP, electroless tin plating, electroless Ni / Au plating, etc. Surface treatment may be applied. With the above, the wiring board 23 is completed.
After that, the semiconductor element 4 is bonded to the wiring substrate 23, the underfill 21 is filled, the semiconductor element 4 and the interposer 3 are fixed and the joint is sealed, and the semiconductor element 4 is sealed with the sealing resin 5. This completes the semiconductor device 24 shown in FIG.
The surface of the conductor layer 10 and the insulating resin layer 11 in FIG. 1, and the conductor layer 10 in contact with the seed layer 8 in FIGS. 2 and 4A to 4E is actually a seed as shown in FIG. 3B. It has a rough surface shape similar to the rough surface shape of the surface of the layer 8.

＜第二の実施形態＞
次に、第二の実施形態に係るＦＣ−ＢＧＡ用配線基板１とインターポーザ３と半導体素子４を実装した半導体装置の製造方法について説明する。
第二の実施形態に係る支持体６上のインターポーザ３の製造方法と、第一の実施形態に係る支持体６上のインターポーザ３の製造方法とは類似であるが、半導体素子４及びＦＣ−ＢＧＡ用配線基板１との接合の順番が異なる。具体的には、先立ってインターポーザ３と半導体素子４を接合し支持体６を除去した後に、インターポーザ３をＦＣ−ＢＧＡ用配線基板１と接合する。
次に図５Ａから図５Ｃを用いて、本発明の第二の実施形態に係る半導体装置２５の製造工程の一例を説明する。 <Second embodiment>
Next, a method of manufacturing a semiconductor device on which the FC-BGA wiring board 1, the interposer 3, and the semiconductor element 4 according to the second embodiment will be described.
The method for manufacturing the interposer 3 on the support 6 according to the second embodiment is similar to the method for manufacturing the interposer 3 on the support 6 according to the first embodiment, but the semiconductor element 4 and the FC-BGA are similar. The order of joining with the wiring board 1 is different. Specifically, the interposer 3 and the semiconductor element 4 are joined to each other in advance to remove the support 6, and then the interposer 3 is joined to the FC-BGA wiring board 1.
Next, an example of the manufacturing process of the semiconductor device 25 according to the second embodiment of the present invention will be described with reference to FIGS. 5A to 5C.

図５Ａ（ａ）に示すように、支持体６上に形成されたインターポーザ３の、支持体６とは逆側の面に半導体素子４を銅ピラーやはんだで接合（半導体素子−インターポーザ接合部２０）する。その後、図５Ａ（ｂ）に示すように、アンダーフィル２１を充填し、半導体素子４とインターポーザ３とを固定すると共に、半導体素子−インターポーザ接合部２０の封止を行う。
次に図５Ａ（ｃ）に示すように、半導体素子４を封止する封止樹脂５を形成する。封止樹脂５は、アンダーフィル２、２１とは異なる材料であり、エポキシ樹脂、シリコン樹脂、アクリル樹脂、ウレタン樹脂、ポリエステル樹脂、オキセタン樹脂の１種又はこれらの樹脂の２種類以上が混合された樹脂に、フィラーとしてのシリカ、酸化チタン、酸化アルミニウム、酸化マグネシウム、又は酸化亜鉛等が加えられた材料が使用され、コンプレッションモールド、トランスファーモールド等によって形成される。 As shown in FIG. 5A (a), the semiconductor element 4 is bonded to the surface of the interposer 3 formed on the support 6 on the opposite side of the support 6 with copper pillars or solder (semiconductor element-interposer joint portion 20). )do. After that, as shown in FIG. 5A (b), the underfill 21 is filled, the semiconductor element 4 and the interposer 3 are fixed, and the semiconductor element-interposer joint portion 20 is sealed.
Next, as shown in FIG. 5A (c), a sealing resin 5 for sealing the semiconductor element 4 is formed. The sealing resin 5 is a material different from the underfills 2 and 21, and one kind of epoxy resin, silicon resin, acrylic resin, urethane resin, polyester resin, oxetane resin, or two or more kinds of these resins are mixed. A material obtained by adding silica, titanium oxide, aluminum oxide, magnesium oxide, zinc oxide or the like as a filler to the resin is used, and is formed by a compression mold, a transfer mold or the like.

次に支持体６を剥離する。図５Ｂ（ｄ）に示すように、剥離層７にＵＶのレーザー光１９を照射して剥離する。支持体６の背面、すなわち、支持体６の半導体素子４とは逆側の面からレーザー光１９を支持体６との界面に形成された剥離層７に照射し、剥離層７を剥離可能な状態とすることで、図５Ｂ（ｅ）に示すように支持体６を取り外すことが可能となる。 Next, the support 6 is peeled off. As shown in FIG. 5B (d), the peeling layer 7 is irradiated with UV laser light 19 to peel off. The peeling layer 7 can be peeled off by irradiating the peeling layer 7 formed at the interface with the support 6 with laser light 19 from the back surface of the support 6, that is, the surface of the support 6 opposite to the semiconductor element 4. In this state, the support 6 can be removed as shown in FIG. 5B (e).

次に、シード層８を除去し、図５Ｃ（ｆ）に示すような基板を得る。本発明の実施形態では、シード層８は、チタンと銅を用いており、それぞれアルカリ系のエッチング剤と、酸系のエッチング剤にて溶解除去することができる。このようにして、インターポーザ（第２配線基板）３と半導体素子４とが接合された半導体装置２５を得る。
この後、表面に露出した導体層１０上に、酸化防止とはんだバンプの濡れ性をよくするため、無電解Ｎｉ／Ｐｄ／Ａｕめっき、ＯＳＰ、無電解スズめっき、無電解Ｎｉ／Ａｕめっきなどの表面処理を施してもよい。以上により半導体装置２５が完成する。 Next, the seed layer 8 is removed to obtain a substrate as shown in FIG. 5C (f). In the embodiment of the present invention, titanium and copper are used for the seed layer 8, which can be dissolved and removed by an alkaline etching agent and an acid etching agent, respectively. In this way, the semiconductor device 25 in which the interposer (second wiring board) 3 and the semiconductor element 4 are bonded is obtained.
After that, in order to prevent oxidation and improve the wettability of the solder bumps on the conductor layer 10 exposed on the surface, electroless Ni / Pd / Au plating, OSP, electroless tin plating, electroless Ni / Au plating, etc. Surface treatment may be applied. With the above, the semiconductor device 25 is completed.

この後、半導体装置２５をＦＣ−ＢＧＡ用配線基板（第１配線基板）１に、はんだバンプ、銅ポスト（銅ピラー）若しくは、金バンプ等からなるインターポーザ−ＦＣ−ＢＧＡ接合部１８で接合し、アンダーフィル２を充填し、ＦＣ−ＢＧＡ用配線基板１の固定及びインターポーザ−ＦＣ−ＢＧＡ接合部１８の封止を行いＦＣ−ＢＧＡ用配線基板（第１配線基板）１と接合された半導体装置２５が完成する。 After that, the semiconductor device 25 is joined to the FC-BGA wiring board (first wiring board) 1 by an interposer-FC-BGA joint portion 18 made of a solder bump, a copper post (copper pillar), a gold bump, or the like. The semiconductor device 25 is filled with the underfill 2, the FC-BGA wiring board 1 is fixed, the interposer-FC-BGA junction 18 is sealed, and the FC-BGA wiring board (first wiring board) 1 is joined. Is completed.

表１に、本実施形態における効果確認として、剥離層７の表面粗さを変更した比較評価結果を示す。信頼性試験におけるはんだクラックを評価対象として比較を行った。 Table 1 shows the comparative evaluation results in which the surface roughness of the release layer 7 is changed as the effect confirmation in the present embodiment. Comparisons were made with solder cracks in the reliability test as evaluation targets.

＜評価用基板作製＞
評価用基板は、第一実施形態に係る配線基板２３を用いて作製した。
支持体６として、ガラス基板（１．１ｍｍ厚）を使用した。剥離層７には、Ｌｉｇｈｔ−Ｔｏ−Ｈｅａｔ−Ｃｏｎｖｅｒｓｉｏｎ（ＬＴＨＣ：住友スリーエム株式会社製）を用い、所望の表面粗さとなるように分散処理とフィルタリング処理を実施し、また所望の膜厚となるようにスピンコート塗布条件を調整した。
実施例および比較例では、剥離層７を形成した後、光学式表面形状測定機（走査型白色干渉計）で算術平均粗さ（Ｒａ）を測定した。 <Preparation of evaluation board>
The evaluation board was manufactured by using the wiring board 23 according to the first embodiment.
A glass substrate (1.1 mm thick) was used as the support 6. Light-To-Heat-Conversion (LTHC: manufactured by Sumitomo 3M Ltd.) is used for the peeling layer 7, and dispersion treatment and filtering treatment are performed so as to obtain a desired surface roughness, and a desired film thickness is obtained. The spin coating application conditions were adjusted.
In the examples and comparative examples, after the peeling layer 7 was formed, the arithmetic mean roughness (Ra) was measured with an optical surface shape measuring machine (scanning white interferometer).

次いで、シード層８として、Ｔｉ：５０ｎｍ、Ｃｕ：３００ｎｍをスパッタリング法で形成した。次いで、シード層８上に、フォトリソグラフィー法によりレジストパターン９を形成し、電解銅めっきにより導体層１０を形成した。その後レジストパターン９を除去した。
次いで、導体層１０が層内に埋め込まれるように絶縁樹脂層１１を形成した。絶縁樹脂層１１は感光性のエポキシ系樹脂をスピンコート法により形成した。 Next, as the seed layer 8, Ti: 50 nm and Cu: 300 nm were formed by a sputtering method. Next, a resist pattern 9 was formed on the seed layer 8 by a photolithography method, and a conductor layer 10 was formed by electrolytic copper plating. After that, the resist pattern 9 was removed.
Next, the insulating resin layer 11 was formed so that the conductor layer 10 was embedded in the layer. The insulating resin layer 11 was formed of a photosensitive epoxy resin by a spin coating method.

次に、フォトリソグラフィー法により、絶縁樹脂層１１に開口部１１ａを形成し、現像時の残渣除去を目的として、プラズマ処理を行った。
次に、絶縁樹脂層１１の開口部１１ａに露出した導体層１０上にシード層１２を設けた。シード層１２はＴｉ：５０ｎｍ、Ｃｕ：３００ｎｍをスパッタリング法で形成した。
次にシード層１２上にレジストパターン１３を形成し、その開口部１３ａに電解銅めっきにより導体層（配線層）１４を形成した。その後、レジストパターン１３を除去した後、不要なシード層１２をエッチング除去した。
以上の工程を繰り返し、導体層（配線層）１４が多層化されたインターポーザ３を得た。 Next, an opening 11a was formed in the insulating resin layer 11 by a photolithography method, and plasma treatment was performed for the purpose of removing residues during development.
Next, the seed layer 12 was provided on the conductor layer 10 exposed in the opening 11a of the insulating resin layer 11. The seed layer 12 was formed with Ti: 50 nm and Cu: 300 nm by a sputtering method.
Next, a resist pattern 13 was formed on the seed layer 12, and a conductor layer (wiring layer) 14 was formed in the opening 13a by electrolytic copper plating. Then, after removing the resist pattern 13, the unnecessary seed layer 12 was removed by etching.
By repeating the above steps, an interposer 3 having a multi-layered conductor layer (wiring layer) 14 was obtained.

次に、インターポーザ３に最表面絶縁樹脂層１６を形成し、最表面絶縁樹脂層１６に、フォトリソグラフィー法により、多層化された導体層１４のうち最上層の導体層１５の一部を露出させる開口部１６ａを形成した。開口部１６ａに露出した導体層１５の表面に表面処理層１７として、無電解Ｎｉ／Ｐｄ／Ａuめっきを成膜した。
次に、表面処理層１７上に、はんだ材料を搭載した後、一度溶融冷却して固着させることで、はんだバンプからなるインターポーザ３側の接合部１８ａを得た。これにより、支持体６上に形成されたインターポーザ（第２配線基板）３である支持体付き配線基板２２を得た。 Next, the outermost surface insulating resin layer 16 is formed on the interposer 3, and a part of the uppermost conductor layer 15 among the multi-layered conductor layers 14 is exposed to the outermost surface insulating resin layer 16 by a photolithography method. The opening 16a was formed. Electroless Ni / Pd / Au plating was formed as a surface treatment layer 17 on the surface of the conductor layer 15 exposed to the opening 16a.
Next, after mounting the solder material on the surface treatment layer 17, the solder material was once melt-cooled and fixed to obtain a joint portion 18a on the interposer 3 side made of solder bumps. As a result, a wiring board 22 with a support, which is an interposer (second wiring board) 3 formed on the support 6, was obtained.

続けて図４Ａに示すように、インターポーザ３側の接合部１８ａに合わせてはんだバンプ等からなるＦＣ−ＢＧＡ用配線基板１側の接合部１８ｂを設計し、製造したＦＣ−ＢＧＡ用配線基板１に対して、支持体６上に形成されたインターポーザ３を配置し、図４Ｂに示すように、支持体６上に形成されたインターポーザ３とＦＣ−ＢＧＡ用配線基板１を接合した後、アンダーフィル２を充填し、インターポーザ３とＦＣ−ＢＧＡ用配線基板１の固定及びインターポーザ−ＦＣ−ＢＧＡ接合部１８の封止を行う。
次に図４Ｃに示すように、支持体６を剥離した。剥離層７は、レーザー光１９で照射して剥離した。支持体６の背面、すなわち、支持体６のＦＣ−ＢＧＡ用配線基板１とは逆側の面からレーザー光１９を支持体６との界面に形成された剥離層７に照射し剥離可能な状態とすることで、図４Ｄに示すように支持体６を取り外した。 Subsequently, as shown in FIG. 4A, the joint portion 18b on the FC-BGA wiring board 1 side made of solder bumps or the like was designed and manufactured in accordance with the joint portion 18a on the interposer 3 side. On the other hand, the interposer 3 formed on the support 6 is arranged, and as shown in FIG. 4B, the interposer 3 formed on the support 6 and the FC-BGA wiring board 1 are joined, and then the underfill 2 is formed. Is filled, the interposer 3 and the FC-BGA wiring board 1 are fixed, and the interposer-FC-BGA joint portion 18 is sealed.
Next, as shown in FIG. 4C, the support 6 was peeled off. The peeling layer 7 was peeled off by irradiating with a laser beam 19. A state in which the release layer 7 formed at the interface with the support 6 is irradiated with laser light 19 from the back surface of the support 6, that is, the surface of the support 6 opposite to the FC-BGA wiring board 1, and can be removed. As a result, the support 6 was removed as shown in FIG. 4D.

次に、シード層８を除去した。シード層８は、チタンと銅を用いており、それぞれアルカリ系のエッチング剤と、酸系のエッチング剤にて溶解除去した。これにより、インターポーザ（第２配線基板）３とＦＣ−ＢＧＡ用配線基板（第１配線基板）１とが接合された。
この後、表面に露出した導体層１０上に、酸化防止とはんだバンプの濡れ性をよくするため、無電解Ｎｉ／Ｐｄ／Ａｕめっき、ＯＳＰ、無電解スズめっき、無電解Ｎｉ／Ａｕめっき等の表面処理を施し配線基板２３を作製した。
この後、半導体素子４を配線基板２３に接合し、アンダーフィル２１を充填し、半導体素子４とインターポーザ３との固定及び半導体素子−インターポーザ接合部２０の封止を行い、封止樹脂５によって半導体素子４を封止することで半導体装置２４を作製した。 Next, the seed layer 8 was removed. Titanium and copper were used for the seed layer 8, and the seed layer 8 was dissolved and removed with an alkaline etching agent and an acid etching agent, respectively. As a result, the interposer (second wiring board) 3 and the FC-BGA wiring board (first wiring board) 1 were joined.
After that, electroless Ni / Pd / Au plating, OSP, electroless tin plating, electroless Ni / Au plating, etc. were performed on the conductor layer 10 exposed on the surface in order to prevent oxidation and improve the wettability of the solder bumps. The surface treatment was applied to prepare the wiring substrate 23.
After that, the semiconductor element 4 is bonded to the wiring substrate 23, the underfill 21 is filled, the semiconductor element 4 and the interposer 3 are fixed, and the semiconductor element-interposer junction 20 is sealed, and the semiconductor is sealed by the sealing resin 5. The semiconductor device 24 was manufactured by sealing the element 4.

封止樹脂５によって半導体素子４を封止し半導体装置２４を作製した後に、半導体装置２４を信頼性試験に投入した。信頼性試験は冷熱衝撃試験（ＪＩＳ Ｃ５０１２，９．２）を実施した。
その後１０００サイクル後に抵抗値および断面観察によりはんだクラック数を測定した。
信頼性試験により発生したクラック数を比較するため、信頼性試験前に導通しているはんだ数のうち、信頼性試験後のはんだクラックが発生した数を、計算することで「はんだクラック発生率」を算出した。 After the semiconductor element 4 was sealed with the sealing resin 5 to manufacture the semiconductor device 24, the semiconductor device 24 was put into a reliability test. The reliability test was a thermal shock test (JIS C5012, 9.2).
After 1000 cycles, the number of solder cracks was measured by observing the resistance value and cross section.
In order to compare the number of cracks generated by the reliability test, the number of solder cracks generated after the reliability test among the number of solders conducting before the reliability test is calculated to be the "solder crack occurrence rate". Was calculated.

実施例１〜３においては、剥離層７の表面粗さを２０ｎｍ、５０ｎｍ、４００ｎｍに調整したもの、比較例１〜３においては、剥離層７の表面粗さを５ｎｍ、１０ｎｍ、５００ｎｍに調整したものを作製し、支持体の除去の可否とはんだクラック発生率とを評価した。 In Examples 1 to 3, the surface roughness of the release layer 7 was adjusted to 20 nm, 50 nm, and 400 nm, and in Comparative Examples 1 to 3, the surface roughness of the release layer 7 was adjusted to 5 nm, 10 nm, and 500 nm. A product was prepared, and the feasibility of removing the support and the rate of occurrence of solder cracks were evaluated.

実施例１〜３および、比較例１〜３において、はんだクラックについて考察する。実施例および比較例では、剥離層表面粗さを制御し、５ｎｍ以上５００ｎｍ以下の範囲とした。剥離層７の厚みは５００ｎｍ一定とした。また剥離層７からの支持体の除去の可否についても評価した。
この実験では、支持体の除去が可能でかつ、はんだクラックの発生率が低いことが好ましい。実験の結果、剥離層の表面粗さが２０ｎｍ以上の場合ははんだクラック発生率が１％以下になることが確認された。また、比較例３は支持体６を剥離することができず、半導体素子４を接合することができず、はんだクラックの発生率を評価することができなかった。表１から剥離層７の表面粗さは、１５ｎｍ以上４００ｎｍ以下の範囲内であることが好ましいことがわかる。 Solder cracks will be considered in Examples 1 to 3 and Comparative Examples 1 to 3. In Examples and Comparative Examples, the surface roughness of the release layer was controlled to be in the range of 5 nm or more and 500 nm or less. The thickness of the release layer 7 was constant at 500 nm. The possibility of removing the support from the release layer 7 was also evaluated.
In this experiment, it is preferable that the support can be removed and the occurrence rate of solder cracks is low. As a result of the experiment, it was confirmed that the solder crack generation rate was 1% or less when the surface roughness of the release layer was 20 nm or more. Further, in Comparative Example 3, the support 6 could not be peeled off, the semiconductor element 4 could not be bonded, and the rate of occurrence of solder cracks could not be evaluated. From Table 1, it can be seen that the surface roughness of the release layer 7 is preferably in the range of 15 nm or more and 400 nm or less.

実施例１〜３および比較例１〜３において、はんだクラック発生率について考察する。比較例１、２、３及び実施例１、２、３のように剥離層７の表面粗さを大きくすることで、剥離層７の凹凸に変化が起きる。剥離層７の凹凸は、インターポーザ３（第２配線基板）の半導体素子搭載面の導体層１０に転写されるため、図６のように導体層１０の表面に微小な凹凸が形成される。この導体層１０の表面凹凸により、半導体素子-インターポーザ接合部２０における、はんだと導体層１０との界面強度が向上し、信頼性試験でのはんだクラックが生じにくくなると考えられる。また、このように、はんだと導体層１０との界面強度が向上するため、支持体６上に配線層を形成する際の熱履歴や、蓄積される応力に対しても耐性を有することができる。 In Examples 1 to 3 and Comparative Examples 1 to 3, the solder crack occurrence rate will be considered. By increasing the surface roughness of the release layer 7 as in Comparative Examples 1, 2, 3 and Examples 1, 2, and 3, the unevenness of the release layer 7 changes. Since the unevenness of the peeling layer 7 is transferred to the conductor layer 10 on the semiconductor element mounting surface of the interposer 3 (second wiring board), minute unevenness is formed on the surface of the conductor layer 10 as shown in FIG. It is considered that the surface unevenness of the conductor layer 10 improves the interfacial strength between the solder and the conductor layer 10 in the semiconductor element-interposer joint portion 20 and makes it difficult for solder cracks to occur in the reliability test. Further, since the interface strength between the solder and the conductor layer 10 is improved in this way, it is possible to have resistance to the thermal history and the accumulated stress when forming the wiring layer on the support 6. ..

実施例１〜３では、第一の実施形態に係る配線基板２３を用い、インターポーザ３の凹凸を有する導体層１０と半導体素子４とを接合しているが、第二の実施形態に係る半導体装置２５を用い、インターポーザ３の凹凸を有する導体層１０とＦＣ−ＢＧＡ用配線基板１とを接合する場合も同様に、導体層１０とインターポーザ-ＦＣ−ＢＧＡ接合部１８との界面強度を向上させることができ、はんだクラックの発生を抑制することができる。 In the first to third embodiments, the wiring board 23 according to the first embodiment is used to bond the conductor layer 10 having the unevenness of the interposer 3 to the semiconductor element 4, but the semiconductor device according to the second embodiment is used. Similarly, when joining the conductor layer 10 having the unevenness of the interposer 3 and the FC-BGA wiring board 1 by using 25, the interface strength between the conductor layer 10 and the interposer-FC-BGA joining portion 18 is improved. It is possible to suppress the occurrence of solder cracks.

上述の実施形態は、本発明の一例であって、その他、具体的な細部構造などについては適宜に変更可能であることは勿論である。 Of course, the above-described embodiment is an example of the present invention, and other specific detailed structures and the like can be appropriately changed.

１ ＦＣ−ＢＧＡ用配線基板（第１配線基板）
２、２１ アンダーフィル
３ インターポーザ（第２配線基板）
４ 半導体素子
５ 封止樹脂
６ 支持体
７ 剥離層
８、１２ シード層
９、１３ レジストパターン
１０、１４、１５ 導体層
１１ 絶縁樹脂層
１６ 最表面絶縁樹脂層
１７ 表面処理層
１８ インターポーザ-ＦＣ−ＢＧＡ接合部
１８ａ インターポーザ側の接合部
１８ｂ ＦＣ−ＢＧＡ用配線基板の接合部
１９ レーザー光
２０ 半導体素子-インターポーザ接合部
２２ 支持体付き配線基板
２３ 配線基板
２４、２５ 半導体装置 1 Wiring board for FC-BGA (first wiring board)
2, 21 Underfill 3 Interposer (2nd wiring board)
4 Semiconductor element 5 Encapsulating resin 6 Support 7 Peeling layer 8, 12 Seed layer 9, 13 Resist pattern 10, 14, 15 Conductor layer 11 Insulating resin layer 16 Outermost surface insulating resin layer 17 Surface treatment layer 18 Interposer-FC-BGA Joint 18a Interposer side joint 18b FC-BGA wiring board joint 19 Laser light 20 Semiconductor element-interposer joint 22 Support wiring board 23 Wiring board 24, 25 Semiconductor device

Claims (9)

支持体と、
当該支持体の一方の面に形成された剥離層と、
当該剥離層の前記支持体とは逆側の面に形成され、前記剥離層側の面に露出した導体層を含む第２配線基板と、を備え、
前記剥離層の前記第２配線基板が形成される側の面は粗面であることを特徴とする支持体付き配線基板。 With the support,
A peeling layer formed on one surface of the support,
A second wiring board formed on a surface of the peeling layer opposite to the support and including a conductor layer exposed on the surface of the peeling layer is provided.
A wiring board with a support, wherein the surface of the peeling layer on the side where the second wiring board is formed is a rough surface. 前記第２配線基板は、一方の面に半導体素子が実装され、他方の面に第１配線基板が実装されるインターポーザ用の配線基板であることを特徴とする請求項１に記載の支持体付き配線基板。 The support according to claim 1, wherein the second wiring board is a wiring board for an interposer in which a semiconductor element is mounted on one surface and a first wiring board is mounted on the other surface. Wiring board. 前記剥離層の前記第２配線基板が形成される側の面の算術平均粗さＲａは、１５ｎｍよりも大きいことを特徴とする請求項１又は請求項２に記載の支持体付き配線基板。 The wiring board with a support according to claim 1 or 2, wherein the arithmetic average roughness Ra of the surface of the peeling layer on the side on which the second wiring board is formed is larger than 15 nm. 前記剥離層の前記第２配線基板が形成される側の面の算術平均粗さＲａは、４００ｎｍ以下であることを特徴とする請求項１から請求項３のいずれか一項に記載の支持体付き配線基板。 The support according to any one of claims 1 to 3, wherein the arithmetic average roughness Ra of the surface of the peeling layer on the side on which the second wiring board is formed is 400 nm or less. With wiring board. 前記支持体はガラスであることを特徴とする請求項１から請求項４のいずれか一項に記載の支持体付き配線基板。 The wiring board with a support according to any one of claims 1 to 4, wherein the support is made of glass. 前記剥離層は、レーザー光を照射することにより前記支持体を剥離可能な状態となる特性を有することを特徴とする請求項１から請求項５のいずれか一項に記載の支持体付き配線基板。 The wiring board with a support according to any one of claims 1 to 5, wherein the peeling layer has a characteristic that the support can be peeled off by irradiating with a laser beam. .. 請求項１から請求項６のいずれか一項に記載の支持体付き配線基板を用いて製造される配線基板であって、
前記支持体及び前記剥離層を除去した前記第２配線基板の、前記剥離層が除去された側の面に、はんだを含む接合部を介して第１配線基板が接合されていることを特徴とする配線基板。 A wiring board manufactured by using the wiring board with a support according to any one of claims 1 to 6.
The second wiring board from which the support and the peeling layer have been removed is characterized in that the first wiring board is bonded to the surface on the side from which the peeling layer has been removed via a joint containing solder. Wiring board. 請求項７に記載の配線基板を用いて製造される半導体装置であって、
前記第２配線基板の、前記第１配線基板とは逆側の面に、半導体素子がはんだを含む接合部を介して接合されていることを特徴とする半導体装置。 A semiconductor device manufactured by using the wiring board according to claim 7.
A semiconductor device characterized in that a semiconductor element is bonded to a surface of the second wiring board on the opposite side of the first wiring board via a bonding portion containing solder. 請求項１から請求項６のいずれか一項に記載の支持体付き配線基板を用いて製造される半導体装置であって、
前記支持体及び前記剥離層を除去した前記第２配線基板の、前記剥離層が除去された側の面に、はんだを含む接合部を介して半導体素子が接合されていることを特徴とする半導体装置。 A semiconductor device manufactured by using the wiring board with a support according to any one of claims 1 to 6.
A semiconductor characterized in that a semiconductor element is bonded to the surface of the second wiring board from which the support and the peeling layer have been removed on the side from which the peeling layer has been removed via a bonding portion containing solder. Device.

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