JP7501446B2

JP7501446B2 - POWER CONVERSION SYSTEM AND METHOD FOR CONTROLLING POWER CONVERSION SYSTEM

Info

Publication number: JP7501446B2
Application number: JP2021088885A
Authority: JP
Inventors: 正太漆畑; 一徳森田; 憲明勝俣
Original assignee: Meidensha Corp
Current assignee: Meidensha Corp
Priority date: 2020-08-04
Filing date: 2021-05-27
Publication date: 2024-06-18
Anticipated expiration: 2041-05-27
Also published as: JP2022029414A

Description

本発明は、電力変換システムに備えられた半導体スイッチング素子のゲート駆動方法に係り、特にゲート駆動回路とコントローラとの間を光通信システムによって絶縁する構成の通信方法に関する。 The present invention relates to a gate drive method for a semiconductor switching element provided in a power conversion system, and in particular to a communication method configured to insulate the gate drive circuit from a controller using an optical communication system.

一般的な半導体スイッチング素子を備えた電力変換装置において、コントローラとゲート駆動回路間を絶縁しながらゲート信号を通信する構成には以下の（１）～（４）のようなものがある。 In a power conversion device equipped with a typical semiconductor switching element, the following configurations (1) to (4) are available for communicating gate signals while isolating the controller and gate drive circuit.

（１）フォトカプラ等で絶縁してゲート信号を伝送する（図１０）
図１０に示すように、コントローラ１が生成したゲート信号をフォトカプラ２ａ，２ｂなどを利用してゲート駆動回路３ａ，３ｂに送信する。ゲート駆動回路３ａ，３ｂはゲート信号に基づいて半導体スイッチング素子Ｓａ，ＳｂをＯＮ・ＯＦＦさせる。フォトカプラ２ａ，２ｂ等の絶縁デバイスでコントローラ１とゲート電源間を絶縁する。 (1) Transmit the gate signal by isolating it with a photocoupler or the like (Figure 10)
As shown in Fig. 10, a gate signal generated by a controller 1 is transmitted to gate drive circuits 3a, 3b using photocouplers 2a, 2b, etc. The gate drive circuits 3a, 3b turn semiconductor switching elements Sa, Sb ON/OFF based on the gate signal. The controller 1 is insulated from the gate power supply by insulating devices such as the photocouplers 2a, 2b.

（２）ゲート信号そのものを光通信で送信する方法（図１１，図１２）
図１１に示すように、コントローラ１が生成したゲート信号を、光送信機４ａ，４ｂ、光受信機５ａ，５ｂと光ケーブル６ａ，６ｂで送信する。送信するゲート信号の数だけ光送信機４ａ，４ｂ・光受信機５ａ，５ｂおよび光ケーブル６ａ，６ｂが必要となる。送信する光信号は、図１２に示すように、コントローラ１内のＰＷＭ制御器７などで生成されたゲート信号そのものを用いる。 (2) A method of transmitting the gate signal itself by optical communication (Figs. 11 and 12)
As shown in Fig. 11, the gate signal generated by the controller 1 is transmitted via optical transmitters 4a, 4b, optical receivers 5a, 5b, and optical cables 6a, 6b. The number of optical transmitters 4a, 4b, optical receivers 5a, 5b, and optical cables 6a, 6b is required for the number of gate signals to be transmitted. As shown in Fig. 12, the optical signal to be transmitted is the gate signal itself generated by the PWM controller 7 in the controller 1.

（３）ゲート信号をシリアル通信で送信する方法（図１３，図１４，図１５）
図１３に示すように、複数のゲート信号を一対の光送信機４，光受信機５と一本の光ケーブル６で送信する。図１４に示すように、コントローラ１のＰＷＭ制御器７によって複数のゲート信号が生成される。デジタル変調器８は、図１５に示すように、複数のゲート信号を一定の時間間隔でサンプリングし、ＯＮ／ＯＦＦの状態をそれぞれ１ビットのデータとして保存する。複数のゲート信号のデータを一つの通信フレームに乗せ、シリアル通信で送信する。サンプリング毎に１回（１フレーム）を送信し、受信側は都度送られたデータをデジタル復調器９でデコードすることによりゲート信号を再現する。 (3) Method of transmitting gate signals via serial communication (Figs. 13, 14, and 15)
As shown in Fig. 13, multiple gate signals are transmitted via a pair of an optical transmitter 4 and an optical receiver 5 and one optical cable 6. As shown in Fig. 14, multiple gate signals are generated by a PWM controller 7 of a controller 1. As shown in Fig. 15, a digital modulator 8 samples the multiple gate signals at regular time intervals and stores the ON/OFF states as 1-bit data. The data for the multiple gate signals is placed in one communication frame and transmitted by serial communication. One frame is transmitted for each sampling, and the receiving side reproduces the gate signal by decoding the data sent each time with a digital demodulator 9.

（４）電圧指令値をシリアル通信で送信する方法（図１３，図１６）
ゲート信号ではなく、ゲート信号を生成する前の指令値（電力変換装置の電圧指令値など）をコントローラ１からゲート駆動回路３ａ，３ｂ側に光通信で送信する。回路構成は図１３と同様である。指令値をシリアル通信で送信し、図１６に示すように、受信側ではデジタル復調器９によりデコードして指令値，同期信号を取り出す。キャリア生成部１０で同期信号に基づいて変調キャリア信号を生成する。ＰＷＭ制御器７により（電圧）指令値と変調キャリア信号に基づいてＰＷＭ制御でゲート信号を生成する。 (4) Method of transmitting voltage command values via serial communication (Figs. 13 and 16)
Instead of the gate signal, a command value before generating the gate signal (such as a voltage command value for the power conversion device) is transmitted from the controller 1 to the gate drive circuits 3a and 3b by optical communication. The circuit configuration is the same as that shown in Fig. 13. The command value is transmitted by serial communication, and as shown in Fig. 16, the command value and the synchronization signal are extracted by decoding by a digital demodulator 9 on the receiving side. A modulated carrier signal is generated based on the synchronization signal by a carrier generation unit 10. A gate signal is generated by PWM control based on the (voltage) command value and the modulated carrier signal by a PWM controller 7.

ＳｉＣなどのワイドバンドギャップ半導体を用いた半導体スイッチング素子は高速なスイッチング動作が可能なため、より高周波スイッチング動作や、短いパルス幅、より高精度なＯＮ・ＯＦＦ時間の制御、短いデッドタイムの設定などを実現する事が求められている。従来の電力変換システムと比較し、より正確かつ時間分解能の高い半導体スイッチング素子の制御が求められる。 Semiconductor switching elements using wide band gap semiconductors such as SiC are capable of high-speed switching operations, so there is a demand for higher frequency switching operations, shorter pulse widths, more precise control of ON/OFF times, and shorter dead time settings. Compared to conventional power conversion systems, there is a demand for more precise control of semiconductor switching elements with higher time resolution.

コントローラ１が半導体スイッチング素子Ｓａ，ＳｂをＯＮ／ＯＦＦ動作させるまでの動作・処理には次のような遅延が発生する。
・コントローラ１からゲート駆動回路３ａ，３ｂまでの通信の遅延。
・ゲート駆動回路３ａ，３ｂの動作遅延。
・半導体スイッチング素子Ｓａ，Ｓｂの動作遅延。 The following delay occurs in the operation and processing until the controller 1 turns on/off the semiconductor switching elements Sa, Sb.
Delay in communication from the controller 1 to the gate drive circuits 3a and 3b.
Operational delay of the gate drive circuits 3a and 3b.
Operational delay of the semiconductor switching elements Sa and Sb.

本発明は、公知・公用の電力変換システムを基に開発した発明であるため、出願人の知っている先行技術は公知文献発明ではなく、先行技術文献は存在しない。 The present invention was developed based on a publicly known and publicly used power conversion system, so the prior art known to the applicant is not a publicly known invention, and there are no prior art documents.

本願発明に類似した先行技術文献を調査したが発見できなかった。光通信で信号やデータをやりとりする通信技術や、電力変換システムにおいてそのような通信技術を適用するものは見られた。しかし、電力変換システムに光通信を用いて「ゲート信号」を送信する先行技術文献は発見することができなかった。また、特にゲート信号を送信する通信技術（およびそのような電力変換システム）において、「ゲート信号が変化するタイミング（時間）のデータ」を光通信で送信する先行技術文献は見つからなかった。 Prior art documents similar to the present invention were searched for but none were found. There were communications technologies that exchange signals and data via optical communication, and power conversion systems that apply such communications technologies. However, no prior art documents were found that transmit a "gate signal" to a power conversion system using optical communication. Furthermore, in particular in communications technologies that transmit gate signals (and such power conversion systems), no prior art documents were found that transmit "data on the timing (time) at which the gate signal changes" via optical communication.

（１）フォトカプラによる通信（図１０）の問題点
ゲート信号を電気線とフォトカプラ２ａ，２ｂ等のアナログデバイスを用いて送受信する最も一般的な方式である。 (1) Problems with communication using photocouplers (FIG. 10) This is the most common method for transmitting and receiving gate signals using electrical lines and analog devices such as photocouplers 2a and 2b.

フォトカプラ２ａ，２ｂでの信号伝送は、一般的に信号の伝搬遅延が大きい。また、フォトカプラ２ａ，２ｂ自体の個体差によるバラツキが大きく、温度や経年劣化によって伝搬遅延、出力の変化のタイミングが大きく変動する問題がある。 Signal transmission through photocouplers 2a and 2b generally has a large signal propagation delay. In addition, there is a large variation due to individual differences in the photocouplers 2a and 2b themselves, and there is a problem in that the propagation delay and the timing of output changes vary greatly due to temperature and aging.

出力をデジタル信号に変換する場合、コンパレータ・増幅器等を用いることになるが、更に伝搬遅延やそのバラツキが発生する。このような特性により、高い時間分解能のゲート信号を得ることが困難になる。 When converting the output into a digital signal, comparators and amplifiers must be used, but this creates additional propagation delays and variations in propagation delays. These characteristics make it difficult to obtain a gate signal with high time resolution.

アナログ回路での通信は、ノイズの影響を受けやすい。特に高周波変換器やＳｉＣ等の高速なデバイスを利用した場合にノイズによる誤動作の可能性が高くなる。 Communication using analog circuits is easily affected by noise. The possibility of malfunction due to noise increases especially when using high-speed devices such as high-frequency converters or SiC.

（２）光通信－ゲート信号そのものを直接送信する方法（図１１，図１２）の問題点
光ファイバーと光送受信デバイスを用いて、ゲート信号をそのまま通信する方式である。 (2) Problems with Optical Communication - the Method of Directly Transmitting the Gate Signal Itself (Figs. 11 and 12) This is a method of transmitting the gate signal directly using optical fiber and an optical transmitting/receiving device.

ゲート信号そのものを送信する場合には、１つのゲート信号につき１本の光ケーブルと一対の光送受信機が必要となり、配線の工数、および、コストが増大する。また、配線スペースが必要で装置の大型化につながる。さらに、光信号のＯＮ／ＯＦＦのバランスに制限がある場合があり、所望のパルスを送ることができない場合がある。 When transmitting the gate signal itself, one optical cable and a pair of optical transceivers are required for each gate signal, which increases the labor and costs involved in wiring. In addition, wiring space is required, which leads to an increase in the size of the device. Furthermore, there may be restrictions on the ON/OFF balance of the optical signal, making it impossible to send the desired pulse.

（３）光通信－ゲート信号をシリアル通信で送信する方法（図１３，図１４，図１５）の問題点
ゲート信号を一定間隔でサンプリングし、サンプリング周期毎に、ゲート信号のＯＮ／ＯＦＦの状態をシリアル通信で送信する方式である。 (3) Problems with the method of optical communication - transmitting gate signals via serial communication (Figures 13, 14, and 15) This is a method in which the gate signal is sampled at regular intervals and the ON/OFF state of the gate signal is transmitted via serial communication for each sampling period.

この方式は場合、通信フレーム長よりも時間分解能を高くできない。ゲート信号以外の信号（フォルトやイネーブル、電圧・電流等の情報など）も合わせて送信しようとすると、フレーム長が更に長くなり、ゲート信号の時間分解能が低下する。 In this method, the time resolution cannot be made higher than the communication frame length. If you try to transmit signals other than the gate signal (such as fault, enable, voltage, current, etc.), the frame length becomes even longer, and the time resolution of the gate signal decreases.

（４）光通信－出力電圧等の指令値をシリアル通信で送信する方法（図１３，図１６）の問題点
コントローラ１の中でＰＷＭ制御をし、ゲート信号を生成してからそれをゲート駆動回路３ａ，３ｂに送信するのではなく、ＰＷＭ制御を行う前の電圧指令値をゲート駆動回路３ａ，３ｂ側にシリアル通信で送信する。そして、ゲート駆動回路３ａ，３ｂ内でＰＷＭ制御を行ってゲート信号を生成してゲート駆動回路３ａ，３ｂを駆動する方式である。 (4) Problems with the method of transmitting command values such as optical communication output voltage via serial communication (Figs. 13 and 16) In this method, instead of performing PWM control in the controller 1 to generate a gate signal and then transmitting it to the gate drive circuits 3a and 3b, the voltage command value before PWM control is transmitted to the gate drive circuits 3a and 3b via serial communication. Then, PWM control is performed within the gate drive circuits 3a and 3b to generate a gate signal to drive the gate drive circuits 3a and 3b.

この方式の場合、ゲート駆動回路３ａ，３ｂ側にＰＷＭ制御を行う制御部がそれぞれ必要となる。コントローラ１側でゲート信号の生成する必要がある回路構成の場合には適用が難しい。例えば、複雑なパルス幅制御を行うマルチレベル回路や、運転中にデッドタイムなどの調整を行いたい場合などが挙げられる。 In this method, a control unit that performs PWM control is required on the gate drive circuits 3a and 3b side. It is difficult to apply this method to circuit configurations where the gate signal needs to be generated on the controller 1 side. For example, this can be used in multi-level circuits that perform complex pulse width control, or when you want to adjust the dead time during operation.

以上示したようなことから、電力変換システムにおいて、遅延のばらつきを最小化し、ゲート信号の時間分解能を高めることが課題となる。 For the reasons stated above, the challenge in power conversion systems is to minimize delay variation and increase the time resolution of gate signals.

本発明は、前記従来の問題に鑑み、案出されたもので、その一態様は、半導体スイッチング素子を備えた電力変換システムであって、ゲート信号を生成するコントローラと、前記ゲート信号を変調して、サンプリング周期における前記ゲート信号の初期値または最終値のデータと、前記サンプリング周期間における前記ゲート信号が変化するまでの時間のデータであるゲート信号変化時間と、を含むシリアル信号を生成するデジタル変調器と、前記シリアル信号を送信する光送信機と、前記光送信機から送信された前記シリアル信号を通信する光ケーブルと、前記光ケーブルで通信された前記シリアル信号を受信する光受信機と、前記シリアル信号をデコードして前記ゲート信号を再現するデジタル復調器と、再現された前記ゲート信号に基づいて前記半導体スイッチング素子をＯＮＯＦＦさせるゲート駆動回路と、を備えたことを特徴とする。 The present invention was devised in view of the above-mentioned problems of the related art, and one aspect of the present invention is a power conversion system equipped with a semiconductor switching element, characterized in that it comprises: a controller that generates a gate signal; a digital modulator that modulates the gate signal to generate a serial signal including data on the initial value or final value of the gate signal in a sampling period and a gate signal change time that is data on the time until the gate signal changes in the sampling period; an optical transmitter that transmits the serial signal; an optical cable that communicates the serial signal transmitted from the optical transmitter; an optical receiver that receives the serial signal communicated through the optical cable; a digital demodulator that decodes the serial signal to reproduce the gate signal; and a gate drive circuit that turns the semiconductor switching element ON or OFF based on the reproduced gate signal.

また、その一態様として、前記ゲート信号変化時間は、前記サンプリング周期内の最初の時点から前記ゲート信号が変化するまでの時間を所定の周期で計数したゲート信号変化時間カウンタであり、前記ゲート信号変化時間カウンタの最大値は、前記ゲート信号変化時間のデータのビット数以下とすることを特徴とする。 In one embodiment, the gate signal change time is a gate signal change time counter that counts the time from the first point in the sampling period until the gate signal changes in a predetermined period, and the maximum value of the gate signal change time counter is set to be equal to or less than the number of bits of the gate signal change time data.

また、その一態様として、前記ゲート信号変化時間カウンタを計数する周期は、前記サンプリング周期を前記ゲート信号変化時間カウンタのデータの前記ビット数で除算した値と等しく、もしくは、前記値よりも長く設定することを特徴とする。 In one embodiment, the period for counting the gate signal change time counter is set to be equal to or longer than the value obtained by dividing the sampling period by the number of bits of the data in the gate signal change time counter.

また、その一態様として、前記デジタル復調器で再現された前記ゲート信号のうち２直列となる前記半導体スイッチング素子の前記ゲート信号が同時にＯＮとならないことを確認する短絡ゲート確認器を備えたことを特徴とする。 In one aspect, the device is characterized by having a short-circuit gate checker that checks that the gate signals of the two semiconductor switching elements in series among the gate signals reproduced by the digital demodulator are not turned ON at the same time.

また、その一態様として、前記短絡ゲート確認器は、２直列となる前記半導体スイッチング素子の前記ゲート信号が同時にＯＮとなった際に以降の前記ゲート信号をＯＦＦとすることを特徴とする。 In one aspect, the short-circuit gate checker is characterized in that when the gate signals of the two semiconductor switching elements connected in series are simultaneously turned ON, the subsequent gate signals are turned OFF.

本発明によれば、電力変換システムにおいて、遅延のばらつきを最小化し、ゲート信号の分解能を高めることが可能となる。 The present invention makes it possible to minimize delay variation and increase the resolution of gate signals in a power conversion system.

実施形態１におけるゲート信号のデータ化を示す概略図。5 is a schematic diagram showing the conversion of a gate signal into data in the first embodiment. FIG. ゲート信号変化時間カウンタを示す説明図。FIG. 4 is an explanatory diagram showing a gate signal change time counter. 実施形態１における通信フレームの一例を示す図。FIG. 4 is a diagram showing an example of a communication frame according to the first embodiment. 従来技術における元ゲート信号と通信フレームとゲート信号の一例を示す図。FIG. 1 is a diagram showing an example of an original gate signal, a communication frame, and a gate signal in the prior art. 従来技術における元ゲート信号と通信フレームとゲート信号の拡大図。1 is an enlarged view of an original gate signal, a communication frame, and a gate signal in the prior art. 実施形態１における元ゲート信号と通信フレームとゲート信号の一例を示す図。5A and 5B are diagrams showing an example of an original gate signal, a communication frame, and a gate signal according to the first embodiment. 実施形態２における電力変換システムを示す回路構成図。FIG. 11 is a circuit configuration diagram showing a power conversion system according to a second embodiment. 降圧チョッパ回路の一例を示す回路構成図。FIG. 2 is a circuit diagram showing an example of a step-down chopper circuit. モータ駆動用３相インバータ回路の一例を示す回路構成図。FIG. 2 is a circuit diagram showing an example of a three-phase inverter circuit for driving a motor. 電力変換システムの一例を示す回路構成図。FIG. 1 is a circuit diagram showing an example of a power conversion system. 電力変換システムの一例を示す回路構成図。FIG. 1 is a circuit diagram showing an example of a power conversion system. コントローラの一例を示す回路構成図。FIG. 4 is a circuit diagram showing an example of a controller. 電力変換システムの一例を示す回路構成図。FIG. 1 is a circuit diagram showing an example of a power conversion system. コントローラの一例を示す回路構成図。FIG. 4 is a circuit diagram showing an example of a controller. 従来技術における通信方式を示す説明図。FIG. 1 is an explanatory diagram showing a communication method in the prior art. 電力変換システムの一例を示す図。FIG. 1 is a diagram showing an example of a power conversion system.

以下、本願発明における電力変換システムの実施形態１～２を図１～図９，図１３，図１４に基づいて詳述する。 Embodiments 1 and 2 of the power conversion system of the present invention will be described in detail below with reference to Figures 1 to 9, 13, and 14.

［実施形態１］
本実施形態１における電力変換システムの回路構成は図１３，図１４のとおりである。図１３，図１４では、電力変換システムが２つの半導体スイッチング素子Ｓａ，Ｓｂを備え、２つのゲート信号を通信する構成を示しているが、半導体スイッチング素子の数は１つでも、２つ以上でもよい。 [Embodiment 1]
The circuit configuration of the power conversion system in the present embodiment 1 is as shown in Figures 13 and 14. In Figures 13 and 14, the power conversion system includes two semiconductor switching elements Sa and Sb, and communicates two gate signals, but the number of semiconductor switching elements may be one, or two or more.

図１３，図１４に示すように、コントローラ１はゲート信号を生成する。コントローラ１は電圧指令値および変調キャリア信号に基づいてＰＷＭ制御器７によりＰＷＭ制御を行い、第１ＰＷＭゲート信号，第２ＰＷＭゲート信号（以下、ゲート信号と称する）を出力する。デジタル変調器８は、ゲート信号を変調してシリアル信号を生成する。 As shown in Figures 13 and 14, the controller 1 generates a gate signal. The controller 1 performs PWM control using the PWM controller 7 based on the voltage command value and the modulated carrier signal, and outputs a first PWM gate signal and a second PWM gate signal (hereinafter referred to as gate signals). The digital modulator 8 modulates the gate signal to generate a serial signal.

光送信機４はシリアル信号を送信する。光ケーブル６は、光送信機４から送信されたシリアル信号を通信する。光受信機５は、光ケーブル６で通信されたシリアル信号を受信する。デジタル復調器９は、シリアル信号をデコードしてゲート信号を再現する。 The optical transmitter 4 transmits a serial signal. The optical cable 6 communicates the serial signal transmitted from the optical transmitter 4. The optical receiver 5 receives the serial signal communicated via the optical cable 6. The digital demodulator 9 decodes the serial signal to reproduce the gate signal.

ゲート駆動回路３ａ，３ｂは、ゲート信号に基づいて半導体スイッチング素子Ｓａ，ＳｂをＯＮ・ＯＦＦさせる。 The gate drive circuits 3a and 3b turn the semiconductor switching elements Sa and Sb on and off based on the gate signal.

機能の構成は図１４のとおり（背景技術の（３）と同じ）である。ＰＷＭ制御器７等で生成されたゲート信号をデジタル変調器８に入力し、シリアル通信を行うためのフレームを生成する。ここで、背景技術の（３）と異なるのは、ゲート信号のデータ化の方法である。 The functional configuration is as shown in Figure 14 (same as in (3) of the background art). A gate signal generated by a PWM controller 7 or the like is input to a digital modulator 8, which generates a frame for serial communication. Here, what differs from (3) of the background art is the method of converting the gate signal into data.

データ化の方法を図１に示す。ゲート信号はサンプリング周期Ｔ１，Ｔ２，Ｔ３…毎にデータ化される。このデータは、背景技術の（３）ではサンプリング周期における初期値のＯＮ／ＯＦＦ値であった。本実施形態１ではそれ（図１における第１ゲート信号初期値，第２ゲート信号初期値）に加えて、サンプリング周期間におけるゲート信号が変化するまでの時間（第１ゲート信号変化時間カウンタ，第２ゲート信号変化時間カウンタのカウント値）をデータとする。また、第１ゲート信号初期値、第２ゲート信号初期値に代えて、第１ゲート信号最終値、第２ゲート信号最終値としてもよい。 The method of digitization is shown in Figure 1. The gate signal is digitized for each sampling period T1, T2, T3, etc. In Background Art (3), this data was the initial ON/OFF value in the sampling period. In this embodiment 1, in addition to that (the first gate signal initial value and the second gate signal initial value in Figure 1), the data is also the time until the gate signal changes in the sampling period (the count values of the first gate signal change time counter and the second gate signal change time counter). Also, instead of the first gate signal initial value and the second gate signal initial value, the first gate signal final value and the second gate signal final value may be used.

時間を測定する方法として、図２に示すように、サンプリング周期より短い周期のカウンタなどを用いて、サンプリング周期内の最初の時点からゲート信号が変化するまでの時間（ゲート信号変化時間カウンタ）ＴＧ１＿１を所定の周期で計数する。すなわち、本実施形態１では、各サンプリング周期Ｔ１，Ｔ２，Ｔ３，…を複数に分割した周期においてサンプリングを行う。これにより、ゲート信号の変化を検知し、ゲート信号変化時間カウンタの計数を行うことができる。 As a method of measuring time, as shown in FIG. 2, a counter with a cycle shorter than the sampling cycle is used to count the time from the first point in the sampling cycle to when the gate signal changes (gate signal change time counter) TG1_1 in a predetermined cycle. That is, in this embodiment 1, sampling is performed in cycles obtained by dividing each sampling cycle T1, T2, T3, ... into multiple cycles. This makes it possible to detect changes in the gate signal and perform counting with the gate signal change time counter.

ここでサンプリング周期一周期あたりに計数できる最大値は計数する周期によって決まり、後にデータとして送信するゲート信号変化時間カウンタのデータのビット数以下とする。例えば、８ビットのゲート信号変化時間のデータとする場合、ゲート信号変化時間カウンタを計数する周期はＴ１／２５６と等しく、若しくは、Ｔ１／２５６より長く設定する。すなわち、ゲート信号変化時間カウンタを計数する周期は、サンプリング周期をゲート信号変化時間のデータのビット数で除算した値と等しく、もしくは、前記値よりも長く設定する。 The maximum value that can be counted per sampling period is determined by the counting period, and is set to be equal to or less than the number of bits of the gate signal change time counter data that is later transmitted as data. For example, if the gate signal change time data is 8 bits, the period for counting the gate signal change time counter is set to be equal to T1/256 or longer than T1/256. In other words, the period for counting the gate signal change time counter is set to be equal to the value obtained by dividing the sampling period by the number of bits of the gate signal change time data, or longer than said value.

これら２種のデータは、次のサンプリング周期において、送信フレーム内にセットされ、光シリアル通信によりゲート駆動回路３ａ，３ｂ側に送信される。 These two types of data are set in the transmission frame in the next sampling period and transmitted to the gate drive circuits 3a and 3b via optical serial communication.

コントローラ１側のサンプリング・エンコード（送信）のためのクロック周期と、ゲート駆動回路３ａ，３ｂ側のデコード（受信）のためのクロック周期は、光通信の信号をもとにＰＬＬを用いて同期させる。 The clock period for sampling and encoding (transmission) on the controller 1 side and the clock period for decoding (reception) on the gate drive circuits 3a and 3b side are synchronized using a PLL based on the optical communication signal.

通信フレームの例を図３に示す。ゲート信号の初期値と、それぞれのゲート信号の変化時間をデータに組み込む。その他、必要に応じてスタートフラグや終了フラグ、誤り検出符号などを追加する。図３では、スタートフラグ４ｂｉｔ、第１、第２ゲート信号ＯＮ／ＯＦＦを２ｂｉｔ、第１ゲート信号変化時間８ｂｉｔ、第２ゲート信号変化時間を８ｂｉｔ、誤り検出符号を６ｂｉｔのフレームとしている。 An example of a communication frame is shown in Figure 3. The initial value of the gate signal and the change time of each gate signal are incorporated into the data. Other items such as a start flag, end flag, and error detection code are added as necessary. In Figure 3, the frame has a 4-bit start flag, 2-bit ON/OFF for the first and second gate signals, 8-bit first gate signal change time, 8-bit second gate signal change time, and 6-bit error detection code.

フレーム内のデータ配置は順番が異なっていても良く、図３の通りである必要は無い。また、ゲート信号の数を減らしても増やしても良い。 The data arrangement within the frame may be in a different order and does not have to be as shown in Figure 3. Also, the number of gate signals may be reduced or increased.

また、通信クロックに対して、実際に送信するデータの伝送路符号化方式は問わない（４Ｂ５Ｂ，ＮＲＺ，ＣＭＩ符号など「ｈｔｔｐｓ：／／ｊａ．ｗｉｋｉｐｅｄｉａ．ｏｒｇ／ｗｉｋｉ／伝送路符号」）。 In addition, the transmission line coding method of the data actually transmitted relative to the communication clock does not matter (4B5B, NRZ, CMI code, etc. "https://ja.wikipedia.org/wiki/Transmission_line_coding").

ゲート駆動回路３ａ，３ｂ側では、図１の受信フレームに示すように、送信されたフレームを受信する。受信後データをデコードし、次の周期（通信フレームを受信する周期＝サンプリング周期）にゲート信号をカウンタ等により再現する。ただし、光送受信にともなって、コントローラ１側とゲート駆動回路３ａ，３ｂ側ではわずかに遅延が発生する。 The gate drive circuits 3a and 3b receive the transmitted frame as shown in the received frame in Figure 1. After receiving the data, the data is decoded and the gate signal is reproduced by a counter or the like in the next cycle (cycle for receiving communication frames = sampling cycle). However, a slight delay occurs between the controller 1 and the gate drive circuits 3a and 3b due to optical transmission and reception.

図１に示すようにサンプリング周期Ｔ１においてサンプリングされたゲート信号の波形は、サンプリング周期Ｔ３（＋遅延）においてゲート駆動回路３ａ，３ｂ側で再現される。 As shown in FIG. 1, the waveform of the gate signal sampled in sampling period T1 is reproduced on the gate drive circuits 3a and 3b side in sampling period T3 (+ delay).

以上示したように、本実施形態１によれば、ゲート信号の変化時間を複数ビットで構成されるデータとして送信することで、背景技術の（３）の方法と比較して通信速度（通信クロック周波数，ビットレート）に対するゲート信号の時間分解能を高めることができる。 As described above, according to this embodiment 1, by transmitting the change time of the gate signal as data consisting of multiple bits, it is possible to improve the time resolution of the gate signal relative to the communication speed (communication clock frequency, bit rate) compared to the method (3) in the background art.

図４、図５は背景技術の（３）の方式による通信の例を示している。図６は本実施形態１による通信の例を示している。図４と図６は通信しているビットレートは同じであるが、図４（背景技術の（３）の方式）では、通信フレームの長さ＝サンプリング間隔である。サンプリングタイミング間のゲート信号の変化は再現されないため、パルス幅の誤差が生じる。図６（本実施形態１）では、通信フレームの長さに対して、送信するゲート信号変化時間カウンタのデータのビット数の分、サンプリング間隔を細かくすることができる。 Figures 4 and 5 show examples of communication using method (3) of the background art. Figure 6 shows an example of communication using this embodiment 1. The bit rate of communication is the same in Figures 4 and 6, but in Figure 4 (method (3) of the background art), the length of the communication frame = the sampling interval. Since the change in the gate signal between the sampling timings is not reproduced, an error in the pulse width occurs. In Figure 6 (this embodiment 1), the sampling interval can be made finer by the number of bits of data of the gate signal change time counter to be transmitted, relative to the length of the communication frame.

例えば８ビットであれば２５６分割，１０ビットであれば１０２４分割にできる。１フレームあたりのビット長（フレーム長）は背景技術の（３）に対して長くなるが、フレーム長に対してサンプリング回数を増やすことができるので、時間に対するゲート信号出力の分解能を背景技術の（３）より高くできる。 For example, if it is 8 bits, it can be divided into 256 parts, and if it is 10 bits, it can be divided into 1024 parts. The bit length per frame (frame length) is longer than that of background art (3), but since the number of sampling times can be increased relative to the frame length, the resolution of the gate signal output relative to time can be made higher than that of background art (3).

ただし、フレームあたりのゲート信号の変化回数は１回に制限される。また、コントローラ１のゲート出力が、ゲート駆動回路３ａ，３ｂの入力信号に反映されるまでの遅延時間（通信による遅延時間）は長くなる。 However, the number of times the gate signal changes per frame is limited to one. Also, the delay time (communication delay time) until the gate output of the controller 1 is reflected in the input signal of the gate drive circuits 3a and 3b becomes longer.

複数のゲート信号を一つの光ケーブル６および光送信機４，光受信機５で多重化してシリアル通信で送信することで、背景技術の（１）や（２）の方式で発生する複数のゲート信号の遅延のバラツキを最小限に抑制することが可能となる。また、温度変化や経年劣化などに伴うバラツキに対する影響も抑制できる。 By multiplexing multiple gate signals using a single optical cable 6, optical transmitter 4, and optical receiver 5 and transmitting them via serial communication, it is possible to minimize the variation in delays of multiple gate signals that occurs in the methods (1) and (2) of the background art. In addition, the effects of variations due to temperature changes and aging can also be suppressed.

また、背景技術の（２）の方式に対して信号線数を減らすことができる。そのため、低コスト化（ハードウェア，作業工数），小型化を図ることが可能となる。 In addition, the number of signal lines can be reduced compared to method (2) in the background art. This makes it possible to reduce costs (hardware, labor hours) and size.

背景技術の（４）方式に対して、ゲート駆動回路３側にＰＷＭ制御を行う制御部をそれぞれ用意する必要がなくなり、多数必要となるゲート駆動回路３の低コスト化・簡素化を図ることが可能となる。コントローラ１側でゲート信号の生成する必要がある回路構成の場合でも、本実施形態１のゲート駆動回路・通信システムを用いれば変換器を構成することができる。例えば、複雑なパルス幅制御を行うマルチレベル回路や、運転中にデッドタイムなどの調整を行いたい場合などに適用が可能になる。 In contrast to method (4) in the background art, there is no need to provide a control unit for PWM control on the gate drive circuit 3 side, making it possible to reduce the cost and simplify the gate drive circuits 3 that would otherwise be required in large numbers. Even in the case of a circuit configuration in which gate signals need to be generated on the controller 1 side, a converter can be configured using the gate drive circuit and communication system of this embodiment 1. For example, this can be applied to multi-level circuits that perform complex pulse width control, or when it is desired to adjust dead time during operation.

ゲート信号を光通信によって送信することにより、背景技術の（２）～（４）の方式と同様にノイズ耐性高いメリットがある。 Transmitting the gate signal via optical communication has the advantage of being highly resistant to noise, similar to methods (2) to (4) in the background art.

［実施形態２］
実施形態１は、従来技術の（１）～（４）の課題を解消するためにゲート信号を変調してシリアル通信で伝送し、受信側で復号する技術である。 [Embodiment 2]
The first embodiment is a technique for solving the problems (1) to (4) of the conventional technique, in which a gate signal is modulated, transmitted by serial communication, and decoded on the receiving side.

ただし、実施形態１の変調および復号の処理は従来技術の（１）～（４）よりも複雑であるため、ソフトウェアの不具合により正常な変調または復号ができない恐れがある。 However, because the modulation and decoding processes in embodiment 1 are more complicated than those in the prior art (1) to (4), there is a risk that software malfunctions may prevent normal modulation or decoding.

実施形態１では誤り検出符号を挿入しているが、誤り検出符号が検出できる誤りは通信路（実施形態１においては光ケーブル６）におけるデータ変化であり、変調時または復号時の誤動作は検出することができない。 In the first embodiment, an error detection code is inserted, but the errors that the error detection code can detect are data changes in the communication path (optical cable 6 in the first embodiment), and it cannot detect malfunctions during modulation or decoding.

受信側でゲート信号のＯＮ／ＯＦＦを誤り、電力変換システムの主回路内で２直列となる半導体スイッチング素子が同時にＯＮ状態となれば、その半導体スイッチング素子に過大な短絡電流が流れる恐れがある。 If the receiving side mistakenly turns the gate signal on or off, and two semiconductor switching elements connected in series in the main circuit of the power conversion system are simultaneously turned on, there is a risk that an excessive short-circuit current will flow through those semiconductor switching elements.

図７を用いて、本実施形態２の制御構成について説明する。本実施形態２は、電力変換システムの主回路において、２つ直列接続された半導体スイッチング素子Ｓａ、Ｓｂを備えるものとする。また、本実施形態２は、実施形態１に対して短絡ゲート確認器１１が追加されている。その他は実施形態１と同様であり、その説明は省略する。 The control configuration of the second embodiment will be described with reference to FIG. 7. In the second embodiment, the main circuit of the power conversion system includes two semiconductor switching elements Sa and Sb connected in series. In addition, in the second embodiment, a short-circuit gate verifier 11 is added to the first embodiment. The rest is the same as the first embodiment, and the description thereof will be omitted.

なお、コントローラ１、デジタル変調器８および光送信機４は本体制御部１２内に搭載されているものとする。また、光受信機５、デジタル復調器９、短絡ゲート確認器１１、ゲート駆動回路３ａ、３ｂはゲート制御部１３に搭載されているものとする。 The controller 1, digital modulator 8, and optical transmitter 4 are assumed to be mounted in the main body control unit 12. The optical receiver 5, digital demodulator 9, short gate verifier 11, and gate drive circuits 3a and 3b are assumed to be mounted in the gate control unit 13.

ゲート信号Ｇａ、Ｇｂは短絡ゲート確認器１１に入力され、短絡する信号かどうか（同時にＯＮとならないか）の確認が行われる。短絡ゲート確認器１１を通過したゲート信号Ｇａ、Ｇｂはゲート駆動回路３ａ、３ｂに入力され、各々半導体スイッチング素子Ｓａ、Ｓｂに接続される。 The gate signals Ga and Gb are input to a short-circuit gate checker 11, which checks whether they are short-circuit signals (whether they are turned ON at the same time). The gate signals Ga and Gb that pass through the short-circuit gate checker 11 are input to gate drive circuits 3a and 3b, which are connected to semiconductor switching elements Sa and Sb, respectively.

図８を用いて、本実施形態２における電力変換システムの主回路構成を説明する。図８は降圧チョッパ回路である。図８の降圧チョッパ回路では、直流電源に並列にコンデンサ１０１と２直列の半導体スイッチング素子Ｓａ、Ｓｂが接続される。半導体スイッチング素子Ｓａ、Ｓｂの接続点に直流リアクトル２００の一端が接続される。直流リアクトル２００の他端は負荷および、コンデンサ１０２に接続される。 The main circuit configuration of the power conversion system in the second embodiment will be described with reference to FIG. 8. FIG. 8 shows a step-down chopper circuit. In the step-down chopper circuit in FIG. 8, a capacitor 101 and two semiconductor switching elements Sa and Sb connected in series are connected in parallel to a DC power source. One end of a DC reactor 200 is connected to the connection point of the semiconductor switching elements Sa and Sb. The other end of the DC reactor 200 is connected to a load and the capacitor 102.

図８において、半導体スイッチング素子Ｓａ、Ｓｂは相補的にＯＮ／ＯＦＦすることにより、電流の流れる経路を変化させ、入力された直流電圧より低い直流電圧を出力することができる。 In FIG. 8, the semiconductor switching elements Sa and Sb are complementarily turned ON/OFF to change the path through which the current flows, and a DC voltage lower than the input DC voltage can be output.

ここで、半導体スイッチング素子Ｓａ、Ｓｂを同時にＯＮした場合、直流電源およびコンデンサ１０１の正極・負極を短絡する状態となり、半導体スイッチング素子Ｓａ，Ｓｂに過大な短絡電流が流れる恐れがある。 If the semiconductor switching elements Sa and Sb are turned on at the same time, the positive and negative electrodes of the DC power supply and the capacitor 101 will be short-circuited, and excessive short-circuit current may flow through the semiconductor switching elements Sa and Sb.

本実施形態２では、ゲート信号Ｇａ、Ｇｂが短絡ゲート確認器１１に入力される。短絡ゲート確認器１１は、ゲート信号Ｇａ、Ｇｂが同時にＯＮとなった場合、変復調異常として、以降のゲート信号Ｇａ，Ｇｂを常にＯＦＦとする。ゲート信号Ｇａ、Ｇｂが同時にＯＮではない場合、短絡ゲート確認器１１はゲート信号Ｇａ、Ｇｂをそのまま通過させる。 In this embodiment 2, the gate signals Ga and Gb are input to the short-circuit gate checker 11. If the gate signals Ga and Gb are ON at the same time, the short-circuit gate checker 11 determines that there is a modulation/demodulation abnormality and keeps the subsequent gate signals Ga and Gb OFF. If the gate signals Ga and Gb are not ON at the same time, the short-circuit gate checker 11 passes the gate signals Ga and Gb as is.

短絡ゲート確認器１１を通過したゲート信号Ｇａ、Ｇｂはゲート駆動回路３ａ、３ｂに入力され、半導体スイッチング素子Ｓａ、ＳｂのＯＮ／ＯＦＦ制御がなされる。このように短絡ゲート確認器１１で、復調したゲート信号を確認することにより、半導体スイッチング素子Ｓａ、Ｓｂに過大な短絡電流が流れることを抑制することができる。 The gate signals Ga and Gb that pass through the short-circuit gate verifier 11 are input to the gate drive circuits 3a and 3b, which control the ON/OFF of the semiconductor switching elements Sa and Sb. In this way, by checking the demodulated gate signal with the short-circuit gate verifier 11, it is possible to prevent excessive short-circuit current from flowing through the semiconductor switching elements Sa and Sb.

本実施形態２では主回路が降圧チョッパ回路の場合を説明したが、ほとんどの電力変換装置では半導体スイッチング素子が２直列となっており、その同時ＯＮを防ぐ必要がある。 In this second embodiment, we have described a case where the main circuit is a step-down chopper circuit, but most power conversion devices have two semiconductor switching elements connected in series, and it is necessary to prevent them from being turned on at the same time.

例えば、図９のモータ駆動用３相インバータ回路では、直流電源に並列にコンデンサ１０３と各々２直列となった３組の半導体スイッチング素子Ｓ１ａ、Ｓ１ｂおよび半導体スイッチング素子Ｓ２ａ、Ｓ２ｂおよび半導体スイッチング素子Ｓ３ａ、Ｓ３ｂが接続される。 For example, in the three-phase inverter circuit for driving a motor shown in FIG. 9, three sets of semiconductor switching elements S1a, S1b, S2a, S2b, and S3a, S3b are connected in series with a capacitor 103 in parallel to a DC power source.

負荷である３相モータの各相端子は半導体スイッチング素子Ｓ１ａ、Ｓ１ｂの接続点および半導体スイッチング素子Ｓ２ａ、Ｓ２ｂの接続点および半導体スイッチング素子Ｓ３ａ、Ｓ３ｂの接続点に接続される。 The phase terminals of the three-phase motor, which is the load, are connected to the connection point of semiconductor switching elements S1a and S1b, the connection point of semiconductor switching elements S2a and S2b, and the connection point of semiconductor switching elements S3a and S3b.

半導体スイッチング素子Ｓ１ａ、Ｓ１ｂおよび半導体スイッチング素子Ｓ２ａ、Ｓ２ｂおよび半導体スイッチング素子Ｓ３ａ、Ｓ３ｂは各々相補的にＯＮ／ＯＦＦすることにより、入力された直流電力を３相交流電力に変換することができる。 The semiconductor switching elements S1a, S1b, the semiconductor switching elements S2a, S2b, and the semiconductor switching elements S3a, S3b can be complementarily turned ON/OFF to convert the input DC power into three-phase AC power.

ここで、半導体スイッチング素子Ｓ１ａ、Ｓ１ｂを同時にＯＮした場合、直流電源およびコンデンサ１０３の正極・負極を短絡する状態となり、半導体スイッチング素子Ｓ１ａ、Ｓ１ｂに過大な短絡電流が流れる恐れがある。これは半導体スイッチング素子Ｓ２ａ、Ｓ２ｂを同時にＯＮした場合、半導体スイッチング素子Ｓ３ａ、Ｓ３ｂを同時にＯＮした場合も同様である。 If the semiconductor switching elements S1a and S1b are turned on at the same time, the positive and negative electrodes of the DC power supply and the capacitor 103 are short-circuited, and an excessive short-circuit current may flow through the semiconductor switching elements S1a and S1b. This is also the case when the semiconductor switching elements S2a and S2b are turned on at the same time, and when the semiconductor switching elements S3a and S3b are turned on at the same time.

図９のようにゲート制御部１３ａ～１３ｃを各々半導体スイッチング素子Ｓ１ａ、Ｓ１ｂおよび半導体スイッチング素子Ｓ２ａ、Ｓ２ｂおよび半導体スイッチング素子Ｓ３ａ、Ｓ３ｂに接続し、ゲート制御部１３ａ～１３ｃ内の短絡ゲート確認器（図示略）で復調したゲート信号を確認することにより、半導体スイッチング素子に過大な短絡電流が流れることを抑制することができる。 As shown in FIG. 9, gate control units 13a to 13c are connected to semiconductor switching elements S1a, S1b, semiconductor switching elements S2a, S2b, and semiconductor switching elements S3a, S3b, respectively, and the demodulated gate signal is checked by a short-circuit gate checker (not shown) in gate control units 13a to 13c, thereby preventing excessive short-circuit current from flowing through the semiconductor switching elements.

以上示したように、本実施形態２によれば、ゲート信号の遅延のばらつきを最小化し、ゲート信号の分解能を高めながらも、電力変換システムの主回路内で２直列となる半導体スイッチング素子が同時にＯＮ状態となる誤動作を防ぎ、装置の安全性を向上させることができる。 As described above, according to the second embodiment, it is possible to minimize the variation in the delay of the gate signal and increase the resolution of the gate signal, while preventing malfunctions in which two semiconductor switching elements connected in series in the main circuit of the power conversion system are simultaneously turned on, thereby improving the safety of the device.

以上、本発明において、記載された具体例に対してのみ詳細に説明したが、本発明の技術思想の範囲で多彩な変形および修正が可能であることは、当業者にとって明白なことであり、このような変形および修正が特許請求の範囲に属することは当然のことである。 Although the present invention has been described in detail above only with respect to the specific examples, it will be clear to those skilled in the art that various modifications and alterations are possible within the scope of the technical concept of the present invention, and it goes without saying that such modifications and alterations fall within the scope of the claims.

１…コントローラ
３ａ，３ｂ…ゲート駆動回路
４…光送信機
５…光受信機
６…光ケーブル
７…ＰＷＭ制御器
８…デジタル変調器
９…デジタル復調器
１１…短絡ゲート確認器
１２…本体制御部
１３…ゲート制御部
Ｓａ，Ｓｂ…半導体スイッチング素子 Reference Signs List 1: Controller 3a, 3b: Gate drive circuit 4: Optical transmitter 5: Optical receiver 6: Optical cable 7: PWM controller 8: Digital modulator 9: Digital demodulator 11: Shorted gate checker 12: Main body control unit 13: Gate control unit Sa, Sb: Semiconductor switching element

Claims

半導体スイッチング素子を備えた電力変換システムであって、
ゲート信号を生成するコントローラと、
前記ゲート信号を変調して、サンプリング周期における前記ゲート信号の初期値または最終値のデータと、前記サンプリング周期間における前記ゲート信号が変化するまでの時間のデータであるゲート信号変化時間と、を含むシリアル信号を生成するデジタル変調器と、
前記シリアル信号を送信する光送信機と、
前記光送信機から送信された前記シリアル信号を通信する光ケーブルと、
前記光ケーブルで通信された前記シリアル信号を受信する光受信機と、
前記シリアル信号をデコードして前記ゲート信号を再現するデジタル復調器と、
再現された前記ゲート信号に基づいて前記半導体スイッチング素子をＯＮＯＦＦさせるゲート駆動回路と、
を備えたことを特徴とする電力変換システム。 A power conversion system including a semiconductor switching element,
A controller for generating a gate signal;
a digital modulator that modulates the gate signal to generate a serial signal including data on an initial value or a final value of the gate signal in a sampling period and a gate signal change time that is data on the time until the gate signal changes in the sampling period;
an optical transmitter for transmitting the serial signal;
an optical cable for communicating the serial signal transmitted from the optical transmitter;
an optical receiver for receiving the serial signal communicated through the optical cable;
a digital demodulator that decodes the serial signal to reproduce the gate signal;
a gate drive circuit that turns the semiconductor switching element on and off based on the reproduced gate signal;
A power conversion system comprising:

前記ゲート信号変化時間は、前記サンプリング周期内の最初の時点から前記ゲート信号が変化するまでの時間を所定の周期で計数したゲート信号変化時間カウンタであり、
前記ゲート信号変化時間カウンタの最大値は、前記ゲート信号変化時間のデータのビット数以下とすることを特徴とする請求項１記載の電力変換システム。 the gate signal change time is a gate signal change time counter that counts the time from the first point in the sampling period until the gate signal changes in a predetermined period,
2. The power conversion system according to claim 1, wherein the maximum value of the gate signal change time counter is set to be equal to or less than the number of bits of the gate signal change time data.

前記ゲート信号変化時間カウンタを計数する周期は、前記サンプリング周期を前記ゲート信号変化時間カウンタのデータの前記ビット数で除算した値と等しく、もしくは、前記値よりも長く設定することを特徴とする請求項２記載の電力変換システム。 The power conversion system according to claim 2, characterized in that the period for counting the gate signal change time counter is set to be equal to or longer than the value obtained by dividing the sampling period by the number of bits of the data of the gate signal change time counter.

前記デジタル復調器で再現された前記ゲート信号のうち２直列となる前記半導体スイッチング素子の前記ゲート信号が同時にＯＮとならないことを確認する短絡ゲート確認器を備えたことを特徴とする請求項１～３のうち何れかに記載の電力変換システム。 The power conversion system according to any one of claims 1 to 3, characterized in that it is provided with a short-circuit gate verifying device that verifies that the gate signals of the two semiconductor switching elements in series among the gate signals reproduced by the digital demodulator are not simultaneously ON.

前記短絡ゲート確認器は、２直列となる前記半導体スイッチング素子の前記ゲート信号が同時にＯＮとなった際に以降の前記ゲート信号をＯＦＦとすることを特徴とする請求項４記載の電力変換システム。 The power conversion system according to claim 4, characterized in that the short-circuit gate checker turns off the subsequent gate signals when the gate signals of the two series-connected semiconductor switching elements are simultaneously turned on.

半導体スイッチング素子と、
ゲート信号を生成するコントローラと、
前記ゲート信号を変調してシリアル信号を生成するデジタル変調器と、
前記シリアル信号を送信する光送信機と、
前記光送信機から送信された前記シリアル信号を通信する光ケーブルと、
前記光ケーブルで通信された前記シリアル信号を受信する光受信機と、
前記シリアル信号をデコードして前記ゲート信号を再現するデジタル復調器と、
再現された前記ゲート信号に基づいて前記半導体スイッチング素子をＯＮＯＦＦさせるゲート駆動回路と、
を備えた電力変換システムの制御方法であって、
前記デジタル変調器が、前記ゲート信号を変調して、サンプリング周期における前記ゲート信号の初期値または最終値のデータと、前記サンプリング周期間における前記ゲート信号が変化するまでの時間のデータであるゲート信号変化時間と、を含む前記シリアル信号を生成する、
ことを特徴とする電力変換システムの制御方法。 A semiconductor switching element;
A controller for generating a gate signal;
a digital modulator that modulates the gate signal to generate a serial signal;
an optical transmitter for transmitting the serial signal;
an optical cable for communicating the serial signal transmitted from the optical transmitter;
an optical receiver for receiving the serial signal communicated through the optical cable;
a digital demodulator that decodes the serial signal to reproduce the gate signal;
a gate drive circuit that turns the semiconductor switching element on and off based on the reproduced gate signal;
A control method for a power conversion system comprising:
the digital modulator modulates the gate signal to generate the serial signal including data of an initial value or a final value of the gate signal in a sampling period and a gate signal change time which is data of the time until the gate signal changes in the sampling period;
A method for controlling a power conversion system comprising: