JPH0681123B2 - Line switching device - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は回線切替装置に関し、特にディジタル無線通信
システムにおいてデータ信号を伝送している回線を待機
中の回線に符号誤り無しに回線切替する回線切替装置に
関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a line switching device, and more particularly to a line for switching a line transmitting a data signal to a standby line in a digital wireless communication system without code error. Regarding the switching device.

〔従来の技術〕[Conventional technology]

通常大容量の無線通信システムは、フェージング・機器
故障等による回線断や回線保守にそなえて待機する回線
（予備回線）をもっている。Generally, large-capacity wireless communication systems have a line (standby line) that stands by for line disconnection or line maintenance due to fading or equipment failure.

ディジタル無線通信システムにおいては、データ信号を
伝送している回線（現用回線）と予備回線との間に伝播
遅延差があるとこれら両回線の出力信号間で同期がずれ
て回線切替時に符号誤りを発生することがあるので、両
回線出力信号間で同期をとって符号誤り無しに回線切替
する回線切替装置を用いることが多い。In a digital wireless communication system, if there is a propagation delay difference between the line (working line) transmitting the data signal and the protection line, the output signals of these lines will be out of synchronization and a code error will occur when the line is switched. Since it may occur, a line switching device is often used for switching the lines without any code error by synchronizing both line output signals.

第２図は、従来のかかる回線切替装置の第一の例を用い
る１対１切替方式のディジタル無線通信システム（以下
システムという）を示すブロック図である。FIG. 2 is a block diagram showing a one-to-one switching type digital wireless communication system (hereinafter referred to as a system) using a first example of such a conventional line switching device.

第２図に示すシステムは、ハイブリッド１と、符号変換
装置2a・2bと、送信信号処理装置3a・3bと、送信切替装
置4a・4bと、回線SYS1・SYS2と、第一の従来例である回
線切替装置5a・5bと、受信信号処理装置6a・6bと、符号
変換装置7a・7bと、切替器８とを具備して構成される。The system shown in FIG. 2 is a hybrid 1, code conversion devices 2a and 2b, transmission signal processing devices 3a and 3b, transmission switching devices 4a and 4b, lines SYS1 and SYS2, and a first conventional example. The line switching devices 5a and 5b, the reception signal processing devices 6a and 6b, the code conversion devices 7a and 7b, and the switching device 8 are configured.

まず、符号変換装置2a・送信信号処理装置3a・送信切替
装置4a・回線SYS1・回線切替装置5a・受信信号処理装置
6a・符号変換装置7aが現用されている場合について、第
２図に示すシステムの動作を説明する。First, the code conversion device 2a, the transmission signal processing device 3a, the transmission switching device 4a, the line SYS1, the line switching device 5a, and the reception signal processing device.
The operation of the system shown in FIG. 2 will be described for the case where the 6a / code converter 7a is in use.

この場合、ハイブリッド１は、送信側搬送端局（図では
省略した）からのデータ信号を分岐し符号変換装置2a・
2bに接続する。このデータ信号は、符号変換装置2a・送
信信号処理装置3aで符号変換ならびに信号処理され、送
信切替装置4aをそのまま通過し、送信装置ａ（図では省
略した）で変調信号に変換されて回線SYS1に送出され
る。この回線からの変調信号は受信装置ａ（図では省略
した）で受信復調され、回線切替装置5aをそのまま通過
し、受信信号処理装置6a・符号変換装置7aで信号処理な
らびに符号変換されてもとのデータ信号となり、切替器
８を介して受信側搬送端局（図では省略した）へ送られ
る。In this case, the hybrid 1 splits the data signal from the transmission-side carrier terminal station (not shown in the figure) and splits the data signal.
Connect to 2b. This data signal is code-converted and signal-processed by the code conversion device 2a and the transmission signal processing device 3a, passes through the transmission switching device 4a as it is, is converted into a modulation signal by the transmission device a (not shown), and the line SYS1 Sent to. The modulated signal from this line is received and demodulated by the receiving device a (not shown), passes through the line switching device 5a as it is, and is subjected to signal processing and code conversion by the received signal processing device 6a and the code conversion device 7a. And is sent to the receiving-side carrier terminal station (not shown) via the switch 8.

この場合、符号変換装置2b・送信信号処理装置3bは待機
状態にある。送信信号処理装置3aの出力信号は分岐され
て送信切替装置4bにも入力している。この信号は、送信
切替装置4bをそのまま通過し、送信装置ｂ（図では省略
した）・回線SYS2・受信装置ｂ（図では省略した）を介
して回線切替装置5bに入力し、そのまま通過し、受信信
号処理装置6b・符号変換装置7bを介して切替器８に至
り、ここで捨てられる。このように送信切替器4b・回線
SYS2・回線切替装置5b・受信信号処理装置6b・符号変換
装置7bも、これらに信号が通ってはいるものの、待機状
態にある。In this case, the code conversion device 2b and the transmission signal processing device 3b are in a standby state. The output signal of the transmission signal processing device 3a is branched and also input to the transmission switching device 4b. This signal passes through the transmission switching device 4b as it is, is input to the line switching device 5b via the transmission device b (not shown in the figure), the line SYS2, and the receiving device b (not shown in the figure), and passes through as is. It reaches the switching device 8 via the reception signal processing device 6b and the code conversion device 7b and is discarded here. In this way, the transmission switch 4b / line
The SYS2, the line switching device 5b, the reception signal processing device 6b, and the code conversion device 7b are also in a standby state although signals are passed through them.

次に、上記の場合を初期状態として回線SYS1から回線SY
S2へ符号誤り無しに回線切替する場合について、第２図
に示すシステムの動作を説明する。Next, with the above case as the initial state, the lines SYS1 to SY
The operation of the system shown in FIG. 2 when the line is switched to S2 without code error will be described.

回線切替装置5a・5bには回線SYS1・SYS2経由の信号の他
に回線SYS2・SYS1経由の信号も入力している。回線切替
装置5aに入力している回線SYS1・SYS2経由の両信号は、
回線SYS1・SYS2間の伝搬遅延差によるタイミングのずれ
を除いては同じ信号である。伝搬遅延差の固定成分は回
線切替装置5aにおいてあらかじめ補償されている。回線
切替装置5aは伝搬遅延差の変動成分を自動補償して両入
力信号のタイミングを一致させ、出力する信号をそれま
で選択出力していた回線SYS1経由の入力信号から回線SY
S2経由の入力信号へ切替える。切替えられる両入力信号
には送信信号処理装置3aにおいて無線伝送区間監視用付
加ビットとしてフレームパルスが挿入されており、回線
切替装置5aはこのフレームパルスをタイミングの基準と
して両入力信号のタイミングを一致させることができ
る。The line switching devices 5a and 5b are input with signals via the lines SYS2 and SYS1 as well as signals via the lines SYS1 and SYS2. Both signals via lines SYS1 and SYS2 input to the line switching device 5a are
The signals are the same except for the timing difference due to the propagation delay difference between the lines SYS1 and SYS2. The fixed component of the propagation delay difference is previously compensated in the line switching device 5a. The line switching device 5a automatically compensates the fluctuation component of the propagation delay difference to match the timing of both input signals, and selects the output signal from the input signal via the line SYS1 that has been selected and output until then.
Switch to the input signal via S2. A frame pulse is inserted as an additional bit for wireless transmission section monitoring in the transmission signal processing device 3a in both input signals to be switched, and the line switching device 5a matches the timing of both input signals with this frame pulse as a timing reference. be able to.

回線SYS1の回線品質がフェージングにより劣化したと
き、回線切替装置5aは以上説明したようにして回線SYS1
から回線SYS2へ符号誤り無しに回線切替することができ
る。送信切替装置4aから回線切替装置5aの前までの区間
における諸装置の故障または保守のために回線SYS1から
回線SYS2へ回線切替することも回線切替装置5aにより可
能である。When the line quality of the line SYS1 deteriorates due to fading, the line switching device 5a operates in the manner described above.
The line can be switched from the line to the line SYS2 without code error. The line switching device 5a can switch the line from the line SYS1 to the line SYS2 due to a failure or maintenance of various devices in a section from the transmission switching device 4a to the line switching device 5a.

符号変換装置2a・送信信号処理装置3aが故障の場合、ま
たはこれらを保守する場合は、符号変換装置2b・送信信
号処理装置3bを現用にする。すなわち、送信切替装置4a
・4bを切替えて、送信切替装置4a・4bから送信信号処理
装置3bの出力信号を選択出力させる。When the code conversion device 2a and the transmission signal processing device 3a have failed or are to be maintained, the code conversion device 2b and the transmission signal processing device 3b are used. That is, the transmission switching device 4a
4b is switched, and the output signal of the transmission signal processing device 3b is selectively output from the transmission switching devices 4a and 4b.

回線切替装置5a・受信信号処理装置6a・符号変換装置7a
が故障の場合、またはこれらを保守する場合は、切替器
８を切替えて符号変換装置7bの出力信号を選択出力させ
る。この切替により送信切替装置4bから符号変換装置7b
までの区間が現用となる。Line switching device 5a, received signal processing device 6a, code conversion device 7a
In case of failure or maintenance thereof, the switch 8 is switched to selectively output the output signal of the code conversion device 7b. By this switching, the transmission switching device 4b to the transcoding device 7b
The section up to is the current one.

以上いくつかの場合について第２図に示すシステムの動
作を説明したが、このシステムの諸装置や回線SYS1・SY
S2のうちいずれが現用として用いられるかについては上
記以外にもいくつの場合があり得る。いずれの場合にお
いても回線切替装置5a・5bは、回線SYS1・SYS2のフェー
ジングによる回線品質劣化時の回線切替、あるいは送信
切替装置4a・4bから回線切替装置5a・5bの前までの区間
における諸装置の故障時または保守時の回線切替を行う
ことができる。The operation of the system shown in Fig. 2 has been described above for some cases, but the various devices and lines SYS1, SY of this system have been explained.
There may be a number of cases other than the above regarding which of S2 is currently used. In any case, the line switching devices 5a and 5b are line switching devices when line quality is deteriorated due to fading of the lines SYS1 and SYS2, or devices in the section from the transmission switching devices 4a and 4b to the line switching devices 5a and 5b. The line can be switched at the time of failure or maintenance.

第３図は、従来の回線切替装置の第二の例を用いるシス
テムを示すブロック図である。FIG. 3 is a block diagram showing a system using a second example of a conventional line switching device.

第３図に示すシステムは、第２図に示すシステムから回
線切替装置5a・5bを取除き、受信信号処理装置6a・6bと
符号変換装置7a・7bとの間に第二の従来例である回線切
替装置15a・15bを挿入して構成されている。The system shown in FIG. 3 is a second conventional example in which the line switching devices 5a and 5b are removed from the system shown in FIG. 2 and between the received signal processing devices 6a and 6b and the code conversion devices 7a and 7b. It is configured by inserting the line switching devices 15a and 15b.

回線切替装置15a・15bのいずれにも、受信信号処理装置
6a・6bからの二つの信号が入力し、これら両入力信号の
一方が選択出力される。Received signal processing device for both line switching devices 15a and 15b
Two signals from 6a and 6b are input, and one of these two input signals is selectively output.

回線切替装置15aが回線SYS1から回線SYS2へ符号誤り無
しに回線切替する場合を例にして回線切替装置15a・15b
の動作を説明する。The line switching devices 15a and 15b will be taken as an example in which the line switching device 15a switches from the line SYS1 to the line SYS2 without any code error.
The operation of will be described.

回線切替装置15aの両入力信号は、回線SYS1・SYS2間の
伝搬遅延差によるタイミングのずれを除いては同じ信号
である。伝搬遅延差の固定成分はあらかじめ補償されて
いる。両入力信号はそれぞれ直列変換回路でＮ（Ｎは２
以上の整数）分周される。両入力信号がそれぞれＭ（Ｍ
は正の整数）列のビット列であるとすると直列変換回路
の出力はそれぞれＭ×Ｎ列のビット列となる。この分周
の際、分周の位相基準が無く分周に位相不確定性が生じ
るため、二つのＭ×Ｎ列のビット列の列の順番は必ずし
も一致しない。すなわち、Ｍ列の入力信号中のある順番
のビット列のあるタイムスロットのビットは、その列の
順番によって定まる。分周後のＭ×Ｎ列のビット列のう
ち特定のＮ箇のビット列のいずれか一つに配置される。
このように直列並列変換回路の出力信号は、Ｍ×Ｎ列の
ビット列の列の順番にＮ通りの不確定性をもつ。これら
二つのＭ×Ｎ列の信号は二つの列入替え回路で必要に応
じて列の順番が入替えられた後比較回路でビット比較さ
れる。比較される二つの信号の列の順番があっていなけ
ればビット比較に不一致が生じ、このとき比較回路は列
入替え回路を制御して列の順番を一致するまで入替えさ
せる。分周によりＭ×Ｎ列の信号のタイムスロッド長は
Ｍ列の入力信号のタイムスロッド長のＮ倍と長くなって
いるので伝搬遅延差の変動成分を吸収でき、このような
ビット比較ができる。列の順番が一致した二つのＭ×Ｎ
列の信号は切替回路で、それまでの回線SYS1経由の信号
から回線SYS2経由の信号へ、両方の各ビットの合致する
タイミングで切替えられる。切替回路の出力は並列直列
変換回路でＭ×Ｎ列からＭ列に変換される。このＭ列の
信号は、切替前は受信信号処理装置6aからの入力信号に
等しく、切替後は受信信号処理装置6bからの入力信号に
等しい。Both input signals of the line switching device 15a are the same signal except for the timing shift due to the propagation delay difference between the lines SYS1 and SYS2. The fixed component of the propagation delay difference is previously compensated. Both input signals are N (N is 2
The above integer) is divided. Both input signals are M (M
Is a positive integer) sequence of bits, the output of the serial conversion circuit becomes M × N sequence of bit sequences. At the time of this frequency division, since there is no phase reference for frequency division and phase indeterminacy occurs in the frequency division, the order of the two M × N bit sequences does not necessarily match. That is, the bit of a certain time slot of a certain bit sequence in the input signal of the M column is determined by the sequence of that column. It is arranged in any one of specific N bit strings of the M × N bit strings after frequency division.
In this way, the output signal of the serial-parallel conversion circuit has N uncertainties in the order of the M × N column bit sequences. The signals of these two M × N columns are bit-compared by the comparison circuit after the column order is switched by the two column switching circuits as needed. If the order of the columns of the two signals to be compared is not correct, a bit comparison will occur, and at this time, the comparison circuit controls the column replacement circuit to replace the columns until they match. Due to the frequency division, the time slot length of the signal of M × N columns is N times as long as the time slot length of the input signal of M columns, so that the fluctuation component of the propagation delay difference can be absorbed and such bit comparison can be performed. Two M × N with the same column order
The signal in the column is switched by the switching circuit, and is switched from the signal via the line SYS1 up to that point to the signal via the line SYS2 at the timing when both bits match. The output of the switching circuit is converted from M × N columns to M columns by the parallel / serial conversion circuit. The signal in the M column is equal to the input signal from the reception signal processing device 6a before switching and equal to the input signal from the reception signal processing device 6b after switching.

以上説明したように回線切替装置15a・15bは、入力信号
を分周してタイムスロット長を長くすることにより伝播
遅延差の変動成分を吸収するので、送信信号処理装置3a
・3bで挿入されたフレームパルス（このフレームパルス
は受信信号処理装置6a・6bで抜去られる）のようなタイ
ミングの基準を用いずとも受信信号処理装置6a・6bの出
力を符号誤り無しに回線切替できる。As described above, since the line switching devices 15a and 15b absorb the fluctuation component of the propagation delay difference by dividing the input signal and lengthening the time slot length, the transmission signal processing device 3a
・ Circuit switching of the output of the reception signal processing devices 6a and 6b without code error without using the timing reference such as the frame pulse inserted in 3b (this frame pulse is extracted by the reception signal processing devices 6a and 6b) it can.

第２図に示すシステムにおいて回線切替装置5a・5bが、
受信信号処理装置6a・6bの前の段階で回線切替するのに
対し、第３図に示すシステムにおいては回線切替装置15
a・15bが受信信号処理装置6a・6bの後の段階で回線切替
するという点を除き、これら両システムの動作は同じで
ある。In the system shown in FIG. 2, the line switching devices 5a and 5b are
In the system shown in FIG. 3, the line switching device 15 is used while the line switching is performed before the reception signal processing devices 6a and 6b.
These two systems operate in the same way, except that the a.15b switches the line at a stage after the received signal processing devices 6a, 6b.

回線切替装置15a・15bは、受信信号処理装置6a・6bの後
の段階で回線切替するので、第２図における回線切替装
置5a・5bが有する回線切替機能に加えて、受信信号処理
装置2a・6bの故障時または保守時の回線切替にも用いる
ことができという利点がある。いいかえれば、回線切替
装置15a・15bは回線切替装置5a・5bより回線切替時に切
替える区間が広いという利点がある。Since the line switching devices 15a and 15b switch the line at a stage after the received signal processing devices 6a and 6b, in addition to the line switching function of the line switching devices 5a and 5b in FIG. It has the advantage that it can also be used for line switching in case of 6b failure or maintenance. In other words, the line switching devices 15a and 15b have an advantage that the line switching devices 5a and 5b have a wider section to be switched at the time of line switching.

しかし、回線切替装置15a・15bは、入力する二つの信号
を分周する際発生する列の順番の不確定性があるために
二つの列入替回路と比較回路とを必要とし、構成が複雑
になるという欠点があり、また送信側搬送端局からのデ
ータ信号が軽負荷でビットの変化成分がほとんどない場
合は比較回路でビット比較される両信号の交流成分もほ
とんどなく比較回路で両信号の一致・不一致の判定をす
るのが困難となり、疑似一致点で一致と判定して誤動作
することがあるという欠点がある。However, the line switching devices 15a and 15b require two column switching circuits and a comparison circuit because of the uncertainties in the order of the columns that occur when dividing the two input signals, which complicates the configuration. In addition, if the data signal from the transmitting end terminal is lightly loaded and there is almost no bit change component, there is almost no AC component of both signals compared in the comparison circuit, and there is almost no AC component of both signals in the comparison circuit. It is difficult to determine whether they are coincident or not, and there is a disadvantage that a pseudo coincidence point may be determined to be coincident and a malfunction may occur.

〔発明が解決しようとする問題点〕[Problems to be solved by the invention]

以上説明したように符号誤り無しに回線切替でき、切替
区間の広い従来の回線切替装置は、構成が複雑であると
いう欠点があり、またそれが用いられるシステムで伝送
するデータ信号が軽負荷の場合誤動作あることがあると
いう欠点がある。As described above, the conventional line switching device that can switch the line without code error and has a wide switching section has a drawback that the configuration is complicated, and if the data signal transmitted by the system in which it is used is a light load. It has a drawback that it may malfunction.

本発明の目的は、上記欠点を解決して符号誤り無しに回
線切替でき、切替区間が広く、構成が簡単であり、かつ
伝送するデータ信号が軽負荷の場合にも誤動作すること
のない回線切替装置を提供することにある。An object of the present invention is to solve the above-mentioned drawbacks and to perform line switching without code error, a wide switching section, a simple configuration, and a line switching which does not malfunction even when a data signal to be transmitted has a light load. To provide a device.

〔問題点を解決するための手段〕[Means for solving problems]

本発明の回線切替装置は、少なくもフレーム同期ビット
を含む無線伝送区間監視用付加ビットが挿入された一つ
のＭ（Ｍは正の整数）列の第一のデータ信号をそれぞれ
伝送している二つの無線伝送回線のそれぞれの受信出力
であり前記無線伝送区間監視用付加ビットが抜去られた
Ｍ列の第二のデータ信号を、この第二のデータ信号のク
ロックでリタイミングした前記フレーム同期ビットを分
周の位相基準として、Ｎ（Ｎは２以上の整数）分周しＭ
×Ｎ列の第三のデータ信号として出力する二つの直列並
列変換手段と、入力する二つの前記第三のデータ信号の
一方から他方へそれぞれのビットの合致するタイミング
で切替えて出力する切替手段と、この切替手段の出力で
あるＭ×Ｎ列の第四のデータ信号を並列直列変換しＭ列
の第五のデータ信号として出力する並列直列変換手段と
を備え、前記フレーム同期ビットの繰返し同期を前記第
三のデータ信号のクロック同期の整数倍に設定して構成
される。The line switching device of the present invention transmits each first data signal of one M (M is a positive integer) sequence in which the additional bit for wireless transmission section monitoring including at least the frame synchronization bit is inserted. The frame synchronization bits obtained by retiming the second data signal of the M column, which is the reception output of each of the two wireless transmission lines and in which the additional bit for wireless transmission section monitoring is removed, with the clock of the second data signal. As a phase reference for frequency division, the frequency is divided by N (N is an integer of 2 or more) and M
Two serial-parallel conversion means for outputting as a third data signal of × N columns, and a switching means for switching and outputting from one of the two input third data signals to the other at the timing when respective bits match. Parallel-serial conversion means for parallel-serial converting the fourth data signal of the M × N columns output from the switching means and outputting as a fifth data signal of the M columns, the repetitive synchronization of the frame synchronization bits is performed. The third data signal is set to an integral multiple of the clock synchronization.

〔実施例〕〔Example〕

以下実施例を示す図面を参照して本発明について詳細に
説明する。Hereinafter, the present invention will be described in detail with reference to the drawings illustrating an embodiment.

第１図は、本発明の回線切替装置の一実施例を示すブロ
ック図、第４図は、第１図に示す実施例を回線切替装置
10a・10bとして用いるシステムを示すブロック図であ
る。FIG. 1 is a block diagram showing an embodiment of the line switching device of the present invention, and FIG. 4 is a circuit switching device of the embodiment shown in FIG.
It is a block diagram which shows the system used as 10a * 10b.

第４図に示すシステムは、第３図に示すシステムから受
信信号処理装置6a・6bと回線切替装置15a・15bとを取除
き、受信信号処理装置9a・9bと回線切替装置10a・10bと
を挿入して構成されている。The system shown in FIG. 4 is different from the system shown in FIG. 3 in that the reception signal processing devices 6a and 6b and the line switching devices 15a and 15b are removed, and the reception signal processing devices 9a and 9b and the line switching devices 10a and 10b are included. It is configured by inserting.

まず、第４図に示すシステムの動作について説明する。
以下の説明において、回線SYS1・SYS2は４相位相変調方
式を用いているものとする。First, the operation of the system shown in FIG. 4 will be described.
In the following description, the lines SYS1 and SYS2 are assumed to use the 4-phase phase modulation method.

符号変換装置2aから回線SYS1を経由し符号変換装置7aに
至る経路が現用されているものとする。ハイブリッド１
は、送信側搬送端局（第４図では省略した）からのバイ
ポーラのデータ信号を分岐し符号変換装置2a・2bに接続
する。符号変換装置2aは、入力する信号をユニポーラに
符号変換し、また入力する信号が２列のビット列にまっ
ていないときは２列に列変換しデータ信号S2として出力
する。送信信号処理装置3aは、データ信号S2を速度変換
し、フレームパルスを示すビットやパリティチェックビ
ット等の無線伝送区間監視用付加ビットを挿入し、更に
スクランブルしデータ信号S1として出力する。符号変換
装置2b・送信信号処理装置3bはこの場合待機状態にあ
る。送信信号処理装置3a・3bの出力はそれぞれ２分岐さ
れて送信切替装置4a・4bの両方に接続される。この場
合、送信切替装置4a・4bは送信信号処理装置3aの出力で
あるデータ信号S1を入力しそのまま出力する。これら両
信号（二つのデータ信号S1）はそれぞれ送信装置ａ・ｂ
（第４図では省略した）で４相位相変換信号に変換さ
れ、回線SYS1・SYS2に送出される。It is assumed that the path from the code conversion device 2a to the code conversion device 7a via the line SYS1 is in use. Hybrid 1
Divides a bipolar data signal from the transmission-side carrier terminal (not shown in FIG. 4) and connects it to the code converters 2a and 2b. The code conversion device 2a performs code conversion of an input signal into a unipolar signal, and if the input signal is not in a bit string of two columns, performs column conversion into two columns and outputs the data signal S2. The transmission signal processing device 3a converts the speed of the data signal S2, inserts a wireless transmission section monitoring additional bit such as a bit indicating a frame pulse or a parity check bit, and further scrambles and outputs the data signal S1. In this case, the code conversion device 2b and the transmission signal processing device 3b are in a standby state. The outputs of the transmission signal processing devices 3a and 3b are each branched into two and connected to both the transmission switching devices 4a and 4b. In this case, the transmission switching devices 4a and 4b input the data signal S1 which is the output of the transmission signal processing device 3a and output it as it is. Both of these signals (two data signals S1) are transmitted to transmitters a and b, respectively.
(Omitted in FIG. 4), it is converted into a 4-phase phase conversion signal and sent to the lines SYS1 and SYS2.

回線SYS1・SYS2からの受信信号はそれぞれ受信装置ａ・
ｂ（第４図では省略した）で受信復調されデータ信号S1
a・S1bとなる。受信信号処理装置9a・9bは、データ信号
S1a・S1bからフレームパルスを再生することによってフ
レーム同期し、データ信号S1a・S1bをデスクランブル
し、無線伝送区間監視用付加ビットを抜去り、速度変換
しデータ信号S2a・S2bとして出力する。データ信号S2a
とデータ信号S2bとは、回線SYS1・SYS2間の伝搬遅延差
のためにタイミングが必ずしも一致していないが、いず
れもデータ信号S2が復元されたものである。受信信号処
理装置9a・9bはまた、再生したフレームパルス（これら
はフレームパルスはデータ信号S1a・S1bのクロックに同
期している）をデータ信号S2a・S2bのクロック（これら
クロックの周期はデータ信号S1a.S1bのクロックの周期
より長い）でリタイミングしフレームパルスFa・Fbとし
て出力する。データ信号S2a・S2bとフレームパルスFa.F
bとはそれぞれ２分岐されて回線切替装置10a・10bの両
方に接続される。回線切替装置10a・10bはこの場合、デ
ータ信号S2a・S2bをそのまま出力する。符号変換装置7a
・7bは、符号変換装置2a・2bが行う符号変換・列変換の
逆変換によって回線切替装置10a・10bの出力を変換し、
送信側搬送端局からのデータ信号を復元する。切替器８
は、この場合符号変換装置7aからのデータ信号を選択出
力し受信側搬送端局へ出力する。この場合、符号変換装
置7bの出力は捨てられるので、返信切替装置4bから符号
変換装置7bまでの区間は信号は通っているものの待機状
態にある。Received signals from the lines SYS1 and SYS2 are received by the receiving device a.
Data signal S1 received and demodulated at b (omitted in FIG. 4)
It becomes a S1b. The reception signal processing devices 9a and 9b are data signals.
Frame synchronization is performed by reproducing frame pulses from S1a and S1b, data signals S1a and S1b are descrambled, additional bits for wireless transmission section monitoring are removed, and speed conversion is performed to output as data signals S2a and S2b. Data signal S2a
The data signal S2b and the data signal S2b do not necessarily have the same timing due to the difference in the propagation delay between the lines SYS1 and SYS2, but in both cases, the data signal S2 is restored. The reception signal processing devices 9a and 9b also transmit the regenerated frame pulses (these frame pulses are synchronized with the clocks of the data signals S1a and S1b) to the clocks of the data signals S2a and S2b (the period of these clocks is the data signal S1a. It is re-timed with a period longer than the clock cycle of .S1b) and output as frame pulses Fa and Fb. Data signals S2a and S2b and frame pulse Fa.F
b is branched into two and connected to both the line switching devices 10a and 10b. In this case, the line switching devices 10a and 10b output the data signals S2a and S2b as they are. Code converter 7a
7b converts the output of the line switching devices 10a and 10b by the inverse conversion of the code conversion and column conversion performed by the code conversion devices 2a and 2b,
The data signal from the transmitting carrier terminal is restored. Switch 8
In this case, selects and outputs the data signal from the code conversion device 7a and outputs it to the receiving-side carrier terminal station. In this case, since the output of the code conversion device 7b is discarded, the section from the reply switching device 4b to the code conversion device 7b is in the standby state although the signal is passing.

上記の場合を初期状態として回線SYS1から回線SYS2へ符
号誤り無しに回線切替する場合、回線切替装置10aは、
出力するデータ信号S5をそれまで選択していたデータ信
号S2aからデータ信号S2bへ切替える。When switching the line from the line SYS1 to the line SYS2 in the above case as an initial state without a code error, the line switching device 10a,
The data signal S5 to be output is switched from the previously selected data signal S2a to the data signal S2b.

以下回線切替装置10a・10b、すなわち第１図に示す実施
例について説明する。The line switching devices 10a and 10b, that is, the embodiment shown in FIG. 1 will be described below.

第１図に示す実施例は、データ信号S2a・フレームパル
スFaを入力しデータ信号S3aを出力する直列並列変換回
路11と、データ信号S2b・フレームパルスFbを入力しデ
ータ信号S3bを出力する（直列並列変換回路11と同じ機
能の）直列並列変換回路12と、データ信号S3a・S3bおよ
び切替指示信号CSを入力しデータ信号S4を出力する切替
回路13と、データ信号S4を入力しデータ信号S5を出力す
る並列直列変換回路14とを備えて構成されている。In the embodiment shown in FIG. 1, the serial / parallel conversion circuit 11 which inputs the data signal S2a / frame pulse Fa and outputs the data signal S3a and the serial / parallel conversion circuit 11 which inputs the data signal S2b / frame pulse Fb and outputs the data signal S3b (serial The serial-parallel conversion circuit 12 (having the same function as the parallel conversion circuit 11), the switching circuit 13 that inputs the data signals S3a and S3b and the switching instruction signal CS and outputs the data signal S4, and the data signal S4 that inputs the data signal S5. And a parallel-serial conversion circuit 14 for outputting.

第５図は、第１図における直列並列変換回路11の動作を
説明するための波形図である。FIG. 5 is a waveform diagram for explaining the operation of the serial-parallel conversion circuit 11 in FIG.

データ信号S2aは２列のビット列である。それらの一番
目・二番目のビット列が第５図に図示するビット列D21
・D22であるとする。フレームパルスFaの周期はデータ
信号S2aのクロック（第５図におけるクロック信号CL2
a）の周期の８倍に設定されているものとする。フレー
ムパルスFaは、既に説明したようにクロック信号CL2aで
リタイミングされているので、データ信号S2aの８タイ
ムスロット毎に１タイムスロットを占めるパルスとなっ
ている。The data signal S2a is a bit string of two columns. The first and second bit strings are the bit string D21 shown in FIG.
・ Assumed to be D22. The cycle of the frame pulse Fa is the clock of the data signal S2a (clock signal CL2 in FIG. 5).
It is assumed that the period is set to 8 times the period in a). Since the frame pulse Fa is retimed by the clock signal CL2a as described above, it becomes a pulse occupying one time slot for every eight time slots of the data signal S2a.

直列並列変換回路11は、フレームパルスFaを分周の位相
基準として、クロック信号CL2aを４分周しクロック信号
CL3aを作る。クロック信号CL3aの周期はクロック信号CL
2aの周期の４倍となるので、フレームパルスFaの周期は
クロック信号CL3aの周期の２倍となる。このようにフレ
ームパルスFaの周期がクロック信号CL3aの周期の整数倍
となるように設定してあるので、上記のようにフレーム
パルスFaを分周の位相基準にすることができる。分周に
位相基準がなげればクロック信号CL3aできまるタイムス
ロットがデータ信号S2aの４連続タイムスロット、例え
ばビット列D21の１・３・５・７と記入したタイムスロ
ットのいずれから開始するか不確定であるが、この分周
は位相基準があるのでクロック信号CL3aできまるタイム
スロットはビット列D21の１と記入したタイムスロッ
ト、すなわちフレームパルスFaのあるタイムスロットか
ら開始する。The serial-parallel conversion circuit 11 divides the clock signal CL2a into four by using the frame pulse Fa as a phase reference for frequency division and divides the clock signal CL2a into four clock signals.
Make CL3a. The cycle of the clock signal CL3a is the clock signal CL
Since it is four times the cycle of 2a, the cycle of the frame pulse Fa is twice the cycle of the clock signal CL3a. Since the cycle of the frame pulse Fa is set to be an integral multiple of the cycle of the clock signal CL3a as described above, the frame pulse Fa can be used as the phase reference for frequency division as described above. It is uncertain whether the time slot formed by the clock signal CL3a will start from 4 consecutive time slots of the data signal S2a, for example, the time slot entered as 1/3/5/7 of the bit string D21 if the phase reference is eliminated in the frequency division. However, since this division has a phase reference, the time slot formed by the clock signal CL3a starts from the time slot marked with 1 in the bit string D21, that is, the time slot with the frame pulse Fa.

直列並列変換回路11は、クロック信号CL3aをもとにして
ビット列D21・D22を４分周し８列のビット列D31〜D38か
らなるデータ信号S3aとする。この分周において、ビッ
ト列D21・D22の１〜８と記入したタイムスロットの各ビ
ットをビット列D31〜D38の一番目から８番目までの各列
の同一タイムスロットに順次配置する。ビット列D31〜D
38のその次のタイムスロットにはビット列D21・D22の９
〜16と記入したタイムスロットの各ビットを同様に配置
する。以下同様である。このようにしてデータ信号S2a
もフレームパルスFaを分周の位相基準として４分周され
データ信号S3aとなるので、ビット列D31〜D38は一義的
にきまり、列の順番に不確定性はない。The serial-parallel conversion circuit 11 divides the bit strings D21 and D22 into four on the basis of the clock signal CL3a to obtain a data signal S3a composed of eight bit strings D31 to D38. In this frequency division, the bits of the time slots marked 1 to 8 of the bit strings D21 and D22 are sequentially arranged in the same time slot of each of the first to eighth bit strings D31 to D38. Bit string D31 to D
In the next time slot of 38, 9 of bit strings D21 and D22
Place each bit of the time slot marked ~ 16 in the same way. The same applies hereinafter. In this way, the data signal S2a
Also, since the frame pulse Fa is divided into four by using the phase reference of the division as the data signal S3a, the bit strings D31 to D38 are uniquely determined, and there is no uncertainty in the order of the columns.

直列並列変換回路12は、同様にフレームパルスFbを分周
の位相基準としてデータ信号S2bを４分周しデータ信号S
3bとして出力する。既に説明したようにデータ信号S2a
・S2bはタイミングの相異を別として同じ信号であるか
ら、データ信号S3bもデータ信号S3aと、タイミングの相
異を除き同じ信号である。Similarly, the serial-parallel conversion circuit 12 divides the data signal S2b into four by using the frame pulse Fb as a phase reference for frequency division and divides the data signal S2b into four.
Output as 3b. As already explained, the data signal S2a
Since S2b is the same signal except for the timing difference, the data signal S3b is also the same signal as the data signal S3a except for the timing difference.

回線SYS1が現用となっている場合、切替回路13はそのこ
とを切替指示信号CSから検知してデータ信号S3aを選択
しデータ信号S4として出力する。この出力は並列直列変
換回路14で８列から２列に変換されデータ信号S5とな
る。この場合、データ信号S5はデータ信号S2aが復元さ
れたものになっている。結局第１図に示す実施例は、こ
の場合データ信号S2aをそのまま出力する。When the line SYS1 is in use, the switching circuit 13 detects this from the switching instruction signal CS, selects the data signal S3a, and outputs it as the data signal S4. This output is converted from 8 columns to 2 columns by the parallel / serial conversion circuit 14 and becomes the data signal S5. In this case, the data signal S5 is the data signal S2a restored. After all, the embodiment shown in FIG. 1 outputs the data signal S2a as it is in this case.

切替指示信号CSにより回線SYS1から回線SYS2への回線切
替が指示されると、切替回路13はデータ信号S3a・S3bの
各ビットの合致するタイミングで、データ信号S4をそれ
まで選択していたデータ信号S3aからデータ信号S3bへ切
替える。この切替によりデータ信号S5はデータ信号S2b
が復元されたものになる。データ信号S3a・S3bのタイム
ロット長はデータ信号S2a・S2bのタイムスロット長の４
倍と長く、回線SYS1・SYS2間の伝搬遅延差の変動成分を
吸収できる（固定成分はあらかじめ補償しておく）の
で、データ信号S3a・S3bの各ビットの合致するタイミン
グは存在し、したがって切替回路13の切替時に符号誤り
は発生しない。When the line switching from the line SYS1 to the line SYS2 is instructed by the switching instruction signal CS, the switching circuit 13 causes the data signal S4 that has been selected until then at the timing when each bit of the data signals S3a and S3b matches. Switch from S3a to data signal S3b. By this switching, the data signal S5 becomes the data signal S2b.
Will be restored. The time lot length of the data signals S3a and S3b is 4 which is the time slot length of the data signals S2a and S2b.
Since it is twice as long and can absorb the fluctuation component of the propagation delay difference between the lines SYS1 and SYS2 (the fixed component is compensated in advance), there is a matching timing of each bit of the data signals S3a and S3b, and therefore the switching circuit No code error occurs when 13 is switched.

第１図に示す実施例、すなわち第４図における回線切替
装置10a・10bは、回線SYS1・SYS2のフェージングによる
回線品質劣化時の回線切替を符号誤り無しに行うことが
でき、また送信切替装置4a・4bから受信信号処理装置9a
・9bまでの広い区間における諸装置の故障時または保守
時の回線切替を行うことができる。The embodiment shown in FIG. 1, that is, the line switching devices 10a and 10b in FIG. 4 can perform line switching without code error when the line quality deteriorates due to fading of the lines SYS1 and SYS2, and the transmission switching device 4a.・ Received signal processor 9a from 4b
・ It is possible to switch the line in the wide area up to 9b in case of equipment failure or maintenance.

符号変換装置2a・2b・7a・7b、送信信号処理装置3a・3
b、回線切替装置9a・9bのいずれかが故障の場合あるい
はこれらを保守する場合における送信切替装置4a・4bや
切替器８の動作については、第２図・第３図に示すシス
テムの説明において述べたと同様である。Code conversion devices 2a, 2b, 7a, 7b, transmission signal processing devices 3a, 3
b, the operation of the transmission switching devices 4a and 4b and the switching device 8 when one of the line switching devices 9a and 9b is out of order or when these are to be maintained is described in the system description shown in FIGS. 2 and 3. Same as stated.

第１図に示す実施例では、データ信号S2a・S2bを（Ｎ
＝）４分周してデータ信号S3a・S3bのタイムスロット長
をデータ信号S2a・S2bのタイムスロット長の４倍にする
ことにより回線SYS1・SYS2の伝播遅延差の変動成分を吸
収しているが、この変動成分の長短にあわせて分周次数
Ｎを４以外の他の次数にしてもよい。In the embodiment shown in FIG. 1, the data signals S2a and S2b are (N
=) By dividing by 4 and making the time slot length of the data signals S3a and S3b four times the time slot length of the data signals S2a and S2b, the fluctuation component of the propagation delay difference of the lines SYS1 and SYS2 is absorbed. The frequency division order N may be another order other than 4 in accordance with the length of this fluctuation component.

第４図に示すシステムでは、受信信号処理装置9a・9bが
データ信号S2a・S2bのクロックでリタイミングしたフレ
ームパルスFa・Fbを出力しているが、このリタイミング
は回線切替装置内で行うようにすることもできる。この
場合、受信信号処理装置は再生したフレームパルス（一
般に受信信号処理装置はフレームパルスを再生してい
る）をそのまま出力すればよい。In the system shown in FIG. 4, the reception signal processing devices 9a and 9b output frame pulses Fa and Fb that are retimed by the clocks of the data signals S2a and S2b, but this retiming is performed within the line switching device. You can also In this case, the reception signal processing device may output the reproduced frame pulse (generally, the reception signal processing device reproduces the frame pulse) as it is.

以上、回線SYS1・SYS2が（Ｍ＝）２列のデータ信号を４
相位相変調方式で伝送している場合について本発明の実
施例を説明したが、本発明はＭが正のいかなる整数であ
る場合にも適用することができ、また複数の現用回線お
よび一つの予備回線を具備するシステムにおいて現用回
線の一つと予備回線とを回線切替する回線切替装置にも
適用することができる。As described above, the lines SYS1 and SYS2 send (M =) 2 columns of data signals to 4
Although the embodiment of the present invention has been described in the case of transmitting by the phase-phase modulation method, the present invention can be applied to the case where M is any positive integer, and the plurality of working lines and one spare line can be used. It can also be applied to a line switching device that switches a line between one of the working lines and the protection line in a system having a line.

〔発明の効果〕〔The invention's effect〕

以上詳細に説明したように本発明の回線切替装置は、受
信信号処理装置の後の段階で、切替えるべき二つのデー
タ信号を分周してタイムスロット長を長くしているので
広い切替区間を符号誤り無しに回線切替できるという効
果があり、また無線伝送区間監視用のフレームパルスを
分周の位相基準としており分周後の複数のビット列の列
の順番に不確定性がないので列入替回路や比較回路を必
要とせず構成が簡単になり経済的であるという効果があ
り、更に比較器による二つのデータ信号のビット比較を
しなくてもよいので伝送するデータ信号が軽負荷の場合
にも誤動作することがないという効果がある。As described in detail above, the line switching device of the present invention divides the two data signals to be switched and lengthens the time slot length at a later stage of the received signal processing device, so that a wide switching section is encoded. There is an effect that the line can be switched without error, and since there is no uncertainty in the sequence of the sequence of multiple bit sequences after the division because the frame pulse for wireless transmission section monitoring is used as the phase reference for the frequency division, there is no need for a column switching circuit or This has the effect of simplifying the configuration without the need for a comparison circuit and is economical. Furthermore, since it is not necessary to perform bit comparison of two data signals by the comparator, malfunctions occur even when the data signal to be transmitted is a light load. The effect is that there is nothing to do.

【図面の簡単な説明】[Brief description of drawings]

第１図は、本発明の回線切替装置の一実施例を示すブロ
ック図、 第２図・第３図は、従来の回線切替装置の第一・第二の
例を用いるディジタル無線通信システムを示すブロック
図、 第４図は、第１図に示す実施例を用いるディジタル無線
通信システムを示すブロック図、 第５図は、第１図における直列並列変換回路の動作を説
明するための波形図である。 11・12……直列並列変換回路、13……切替回路、14……
並列直列変換回路。FIG. 1 is a block diagram showing an embodiment of a line switching device of the present invention, and FIGS. 2 and 3 show a digital radio communication system using first and second examples of conventional line switching devices. Block diagram, FIG. 4 is a block diagram showing a digital wireless communication system using the embodiment shown in FIG. 1, and FIG. 5 is a waveform diagram for explaining the operation of the serial-parallel conversion circuit in FIG. . 11 ・ 12 …… Series-parallel conversion circuit, 13 …… Switching circuit, 14 ……
Parallel-serial conversion circuit.

Claims (1)

【特許請求の範囲】[Claims] 【請求項１】少くともフレーム同期ビットを含む無線伝
送区間監視用付加ビットが挿入された一つのＭ（Ｍは正
の整数）列の第一のデータ信号をそれぞれ伝送している
二つの無線伝送回線のそれぞれの受信出力であり前記無
線伝送区間監視用付加ビットが抜去られたＭ列の第二の
データ信号を、この第二のデータ信号のクロックでリタ
イミングした前記フレーム同期ビットを分周の位相基準
として、Ｎ（Ｎは２以上の整数）分周しMXN列の第三の
データ信号として出力する二つの直列並列変換手段と、 入力する二つの前記第三のデータ信号の一方から他方へ
それぞれのビットの合致するタイミングで切替えて出力
する切替手段と、 この切替手段の出力であるＭ×Ｎ列の第四のデータ信号
を並列直列変換しＭ列の第五のデータ信号として出力す
る並列直列変換手段と を備え、 前記フレーム同期ビットの繰返し周期を前記第三のデー
タ信号のクロック周期の整数倍に設定することを特徴と
する回線切替装置。1. Two wireless transmissions each transmitting a first data signal of one M (M is a positive integer) sequence in which an additional bit for wireless transmission section monitoring including at least a frame synchronization bit is inserted. The second data signal of the M column, which is the reception output of each of the lines and from which the additional bit for monitoring the wireless transmission section is removed, is retimed by the clock of the second data signal to divide the frame synchronization bit. As a phase reference, two serial-parallel conversion means for dividing by N (N is an integer of 2 or more) and outputting as a third data signal of the MXN sequence, and one of the two input third data signals from the other to the other Switching means for switching and outputting at the timing when each bit matches, and the fourth data signal of the M × N column which is the output of this switching means are parallel-serial converted and output as the fifth data signal of the M column. Parallel-serial conversion means, and the repetition cycle of the frame synchronization bit is set to an integral multiple of the clock cycle of the third data signal.