JP7494071B2 - メモリシステム - Google Patents

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Description

本発明の実施形態はメモリシステムに関する。
メモリシステムの一つとしてＮＡＮＤ型フラッシュメモリを備えるソリッドステートドライブ（ＳＳＤ）が知られている。ＳＳＤは、例えば、パーソナルコンピュータやサーバー等のホスト装置に接続される。ＳＳＤがホスト装置に接続された状態では、ＳＳＤとホスト装置の間の信号の送受信は、例えば、インターフェース規格の一つであるインターフェースＰＣＩ Ｅｘｐｒｅｓｓ（登録商標）（ＰＣＩｅ）規格に準拠して行われる。
米国特許第１０，２４２，７１９号明細書
本発明の目的は、インターフェース規格の変更に対応可能なメモリシステムを提供することにある。
実施形態のメモリシステムはホスト装置に接続可能である。前記メモリシステムは、不揮発性メモリと、前記不揮発性メモリを制御し、第１の電圧が供給されるコントローラとを含む。前記メモリシステムは、前記ホスト装置に接続された状態で、前記ホスト装置から第１の信号及び第２の信号が入力され、前記第１の信号及び前記第２の信号が前記第１の電圧よりも低い第２の電圧を有する場合には、前記第２の信号の前記第２の電圧を前記第１の電圧を変換し、前記ホスト装置に接続された状態で、前記ホスト装置から前記第１の信号が入力されず、第２の信号が入力され、前記第２の信号が前記第１の電圧を有する場合には、前記第２の信号の前記第１の電圧を変換しない回路を更に含む。
図１は一実施形態に係るメモリシステムの構成を示す図である。 図２は一実施形態に係るメモリシステムの構成を示すブロック図である。 図３は実施形態に係るメモリシステムのコネクタのピン配置の一例を示す表である。 図４は一実施形態に係るメモリシステムの自動電源自動切替え回路の回路図である。 図５は一実施形態に係るメモリシステムのレベルシフト回路の回路図である。 図６は一実施形態に係るメモリシステムの他のレベルシフト回路の回路図である。
以下、図面を参照しながら実施形態を説明する。図面は、模式的又は概念的なものである。また、図面において、同一符号は同一又は相当部分を付してある。また、簡略化のために、同一又は相当部分があっても符号を付さない場合もある。
図１は一実施形態に係るメモリシステム１の外観構成を示す図であり、図１（ａ）はメモリシステム１の外観構成の一例を模式的に示す側面図であり、図１（ｂ）はメモリシステム１の外観構成の一例を模式的に示す上面図である。図２は、互いに接続されたメモリシステム１及びホスト装置１００を示すブロック図である。
メモリシステム１は、例えば、ＳＳＤ、ＵＳＢメモリ、ＳＤカード、ハードディスクドライブ若しくはハイブリッドハードディスクドライブなどの不揮発性記憶装置である。
ホスト装置１００は、例えば、パーソナルコンビュータ若しくはサーバーなどの情報処理装置、テスタ装置、製造装置、スチルカメラ若しくはビデオカメラなどの撮像装置、タブレットコンピュータ若しくはスマートフォンなどの携帯端末、ゲーム機器、カーナピゲーションシステム（車載端末）である。
ホスト装置１００は、例えば、パーソナルコンビュータ若しくはサーバーなどの情報処理装置、タブレットコンピュータ若しくはスマートフォンなどの携帯端末、スチルカメラ若しくはビデオカメラなどの撮像装置、テスタ装置、製造装置、ゲーム機器、カーナピゲーションシステム（車載端末）である。
以下では、メモリシステム１がＳＳＤであり、ホスト装置１００がパーソナルコンビュータであり、メモリシステム１とホスト装置１００との間の信号の送受信はＰＣＩｅ規格に準拠して行われる場合について説明する。
図１に示すように、メモリシステム１は、プリント基板２、不揮発性メモリ１０、コントローラ２０、インターフェース回路３０、及びコネクタ４０を備える。
プリント基板２は、第１の主面２ａ及び第２の主面２ｂを有する。第２の主面２ｂは第１の主面２ａの反対側の主面である。第１の主面２ａには、不揮発性メモリ１０、コントローラ２０及びコネクタ４０が配置される。
不揮発性メモリ１０は、ＮＡＮＤ型フラッシュメモリを含み、パッケージの形態でプリント基板２の主面２ａに実装される。不揮発性メモリ１０の実装は、例えば、ＢＧＡ（Ball Grid Array）方式で行われる。
インターフェース回路３０はＰＣＩｅの規格に則したものであり、電圧自動切替え回路３１及びそれに接続されたレベルシフト回路３２を含む（図２）。
コントローラ２０はパッケージの形態でプリント基板２の主面２ａに実装される。コントローラ２０の実装は、例えば、ＢＧＡ方式で行われる。例えば、コントローラ２０は、不揮発性メモリ１０を制御する。
コネクタ４０は、フォームファクタの一つであるＭ．２（エムドットツー）に従った形状を有しており、エッジコネクタとして構成されている。コネクタ４０は複数のピン４０－１～４０－１０を含む。図３は、コネクタ４０のピン配置の一例を示す表である。図３の例ではピン数は７５であるが、図１（ｂ）では簡略のためにピン数は１０としている。コネクタ４０の各ピン４０－１～４０－１０は、プリント基板２中の基板配線（図示せず）を介してインターフェース回路３０及びコントローラ２０に接続される。
コネクタ４０は、複数のポートＵＰ１，ＵＰ２，ＵＰ３，ＵＰ４，ＵＰ５を構成する（図２）。各ポートＵＰ１，ＵＰ２，ＵＰ３，ＵＰ４，ＵＰ５毎にコネクタ４０の異なるピンが割り当てられる。各ポートＵＰ１，ＵＰ２，ＵＰ３，ＵＰ４，ＵＰ４，ＵＰ５毎に割り当てられるピンの数は複数である。ポートＵＰ１，ＵＰ２，ＵＰ３はレベルシフト回路３２に接続される。ポートＵＰ４，ＵＰ５は電圧自動切替え回路３１に接続される。
ホスト装置１００はコントローラ１０２及びコネクタ（不図示）を含む（図２）。このコネクタは、複数のポートＤＰ１，ＤＰ２，ＤＰ３，ＤＰ４，ＤＰ５を構成する。各ポートＤＰ１，ＤＰ２，ＤＰ３，ＤＰ４，ＤＰ５毎にコネクタの異なるピンが割り当てられる。各ポートＤＰ１，ＤＰ２，ＤＰ３，ＤＰ４，ＤＰ５にはコントローラ１０２からのロジック信号が与えられる。例えば、ポートＤＰ１にはコントローラ１０２からのクロック要求信号ＣＬＫＲＥＱ＃が与えられ、ポートＤＰ２にはコントローラ１０２からのウェイクアップ信号ＰＥＷＡＫＥ＃が与えられ、ポートＤＰ３にはコントローラ１０２からのリセット信号ＰＥＲＳＴ＃が与えられ、ポートＤＰ４にはコントローラ１０２からのＶＩＯ １．８信号が与えられる。「＃」はアクティブローの信号であることを示している。
コネクタ４０のポートＵＰ１，ＵＰ２，ＵＰ３，ＵＰ４にはそれぞれ通信線ＣＬ１，ＣＬ２，ＣＬ３，ＣＬ４が接続される。ポートＵＰ１，ＵＰ２，ＵＰ３，ＵＰ４は、通信線ＣＬ１，ＣＬ２，ＣＬ３，ＣＬ４を介して、ホスト装置１００のポートＤＰ１，ＤＰ２，ＤＰ３，ＤＰ４に接続される。その結果、メモリシステム１とホスト装置１００とが接続される。
メモリシステム１の複数のポートＵＰ１～ＵＰ４、複数の通信線ＣＬ１，ＣＬ２（通信線群ＣＬ）及びホスト装置１００の複数のポートＤＰ１～ＤＰ４は、メモリシステム１とホスト装置１００との聞のＰＣＩｅインターフェース４を構成する。なお、メモリシステム１とホスト装置１００との聞には、低速インターフェースや電源インターフェースなど他のインターフェースが構成されていてもよい。
メモリシステム１は、ＰＣＩｅインターフェース４を介してホスト装置１００から制御信号（コマンド）を受信し、受信されたコマンドに従った制御動作を行う。また、メモリシステム１は、ＰＣＩｅインターフェース４を介してホスト装置１００に制御信号（要求）を送信する。
コントローラ２０は、Ｉ／Ｏ回路２１，２２及びコア部２３を含む。Ｉ／Ｏ回路２１はドライバ２１ａ及びレシーパ２１ｂを含む。ドライバ２１ａはＮＭＯＳトランジスタを含む。レシーパ２１ｂはインバータを構成するＮＭＯＳトランジスタ及びＰＭＯＳトランジスタを含む。ドライバ２１ａとレシーパ２１ｂとの接続ノードＮ１は、信号線ＳＬ１を介してレベルシフト回路３２に接続される。Ｉ／Ｏ回路２２はレシーパ２２ｂを含む。レシーパ２２ｂはインバータを構成するＮＭＯＳトランジスタ及びＰＭＯＳトランジスタを含む。これらのＮＭＯＳトランジスタのゲートとＰＭＯＳトランジスタのゲートとの接続ノードＮ２は、信号線ＳＬ２を介してレベルシフト回路３２に接続される。Ｉ／Ｏ回路２１，２２に供給される電圧ＶＤＤ２（電源電圧）は３．３Ｖである。
コア部２３は、Ｉ／Ｏ回路２１，２２経由で信号を受け、受けた信号に従った所定の制御を行う。例えば、コア部２３は、書き込みコマンド及びデータをＩ／Ｏ回路２１，２２経由で受けた場合、書き込みコマンドに従ってデータを不揮発性メモリ１０に書き込む。また、コア部２３は、所定の制御に従い、信号をＩ／Ｏ回路２１，２２経由で出力する。例えば、コア部２３は、読み出しコマンドをＩ／Ｏ回路２１，２２経由で受けた場合、ＮＡＮＤ型フラッシュメモリ１０からデータを読み出し、読み出されたデータをＩ／Ｏ回路２１，２２経由で出力する。
メモリシステム１は、ＰＣＩｅの規格に則した高速差動信号（ＴＸ、ＲＸ）をＰＣｌｅインターフェース４経由でホスト装置１００と送受信する。また、メモリシステム１は、メモリシステム１の動作に必要な制榔信号をＰＣ１ｅインターフェース４経由でホスト装置１００と送受信する。そのような制御信号は、例えば、図２に示すような、クロック要求信号ＣＬＫＲＥＱ＃、ウェイクアップ信号ＰＥＷＡＫＥ＃、リセット信号ＰＥＲＳＴ＃などのロジック信号がある。クロック要求信号ＣＬＫＲＥＱ＃はポートＤＰ１内の一つのピンに入力される。リセット信号ＰＥＷＡＫＥ＃はポートＤＰ２内の一つのピンに入力される。リセット信号ＰＥＲＳＴ＃がポートＤＰ３内の一つのピンに入力される。
クロック要求信号ＣＬＫＲＥＱ＃は、基準クロック信号の供給をクロックジェネレータ（不図示）に対して要求するための信号である。クロックジェネレータはホスト装置１００の外部又は内部に設けられる。
ウェイクアップ信号ＰＥＷＡＫＥ＃は、ホスト装置１００がメモリシステム１を起動させたいときにホスト装置１００からメモリシステム１へ送信される信号である。リセット信号ＰＥＲＳＴ＃は、ホスト装置１００がメモリシステム１を初期化したいときにホスト装置１００からメモリシステム１へ送信される信号である。
クロック要求信号ＣＬＫＲＥＱ＃、基準クロック信号ＲＥＦＣＬＫ、リセット信号ＰＥＲＳＴ＃などのロジック信号の電圧ＶＤＤ１は現状では３．３Ｖである。しかし、今後、電圧ＶＤＤｌは１．８Ｖとなる予定である。
ＳＳＤを量産している途中で電圧ＶＤＤｌが３．３Ｖから１．８Ｖに切り替わるスケジュールになっている場合、その切替えに対応するためには、例えば、３．３Ｖ用の基板及び１．８Ｖ用の基板をそれぞれ準備するか、一つの基板で選択ジャンパ等を電圧に応じて実装する等して準備する必要がある。
本実施形態では、３．３Ｖから１．８Ｖへの切替えに対応するために、本実施形態のメモリシステム１内のインターフェース回路３０は電圧自動切替え回路３１を含む。電圧自動切替え回路３１はポートＵＰ４に接続され、ポートＵＰ４はホスト装置１００のポートＤＰ４に接続される。
電圧ＶＤＤｌが１．８Ｖの場合、ホスト装置１００のポートＤＰ４にはＶＩＯ １．８Ｖ信号（第１の信号）を伝送するためのピンが設けられる。その結果、ホスト装置１００のコントローラ１０２からポートＤＰ４、ポートＵＰ４を経由して電圧自動切替え回路３１にはＶＩＯ １．８Ｖ信号が入力される。
一方、電圧ＶＤＤｌが３．３Ｖの場合、ホスト装置１００のポートＤＰ４にはＶＩＯ １．８Ｖ信号を伝送するためのピンは設けられない。その結果、電圧自動切替え回路３１にはＶＩＯ １．８Ｖ信号は入力されない。
電圧自動切替え回路３１にＶＩＯ １．８Ｖ信号が入力された場合、電圧自動切替え回路３１は電圧が１．８Ｖの第１の出力信号を出力する。一方、電圧自動切替え回路３１にＶＩＯ １．８Ｖ信号が入力されない場合、電圧自動切替え回路３１は電圧が３．３Ｖの第２の出力信号を出力する。このように本実施形態では、ＶＩＯ １．８Ｖ信号の入力の有無の違いにより、電圧自動切替え回路３１は電圧の異なる出力信号（第１の出力信号、第２の出力信号）を出力する。本実施形態では、第１の出力信号は第２の出力信号よりも低い。
レベルシフト回路３２には第１の出力信号又は第２の出力信号が電圧自動切替え回路３１から入力される。第１の出力信号が入力された場合、レベルシフト回路３２は、入力されるロジック信号（ＣＬＫＲＥＱ＃、ＰＥＷＡＫＥ＃、ＰＥＲＳＴ＃）の電圧を１．８Ｖから３．３Ｖに変換する。一方、第２の出力信号が入力された場合、レベルシフト回路３２は、入力されるロジック信号（ＣＬＫＲＥＱ＃、ＰＥＷＡＫＥ＃、ＰＥＲＳＴ＃）の電圧を変換しない。
図４は、電圧自動切替え回路３１の回路図である。電圧自動切替え回路３１は、バイポーラトランジスタＱ１～Ｑ５、抵抗Ｒ１～Ｒ５及びキャパシタＣ１を含む。バイポーラトランジスタＱ１～Ｑ３，Ｑ５，Ｑ６はＮＰＮ型バイポーラトランジスタであり、バイポーラトランジスタＱ４はＰＮＰ型バイポーラトランジスタである。
バイポーラトランジスタＱ１のベースは、抵抗Ｒ１を介してグランドに接続されるとともに、バイポーラトランジスタＱ５のコレクタに接続される。
バイポーラトランジスタＱ１のコレクタは、抵抗Ｒ２を介して３．３Ｖの電源電圧に接続されるとともに、バイポーラトランジスタＱ２，Ｑ３，Ｑ６のベースに接続される。ババイポーラトランジスタＱ１のエミッタは、グランドに接続されるとともに、バイポーラトランジスタＱ２，Ｑ３，Ｑ６のエミッタとキャパシタＣ１に接続される。
なお、キャパシタＣ１は、バイポーラトランジスタＱ５がオン状態となるタイミングを調整するためのものであり、必ずしも必要ではない。
バイポーラトランジスタＱ２のコレクタは、抵抗Ｒ３を介して３．３Ｖの電源電圧に接続されるとともに、バイポーラトランジスタＱ４のベースに接続される。
バイポーラトランジスタＱ３のコレクタは、抵抗Ｒ４を介して３．３Ｖの電源電圧に接続され、かつキャパシタＣ１を介してグランドに接続されるとともに、バイポーラトランジスタＱ５のベースに接続される。
バイポーラトランジスタＱ４のコレクタは、バイポーラトランジスタＱ５のエミッタに接続される。
また、バイポーラトランジスタＱ４のエミッタは３．３Ｖの電源電圧に接続される。
バイポーラトランジスタＱ５のコレクタは、ポートＵＰ４内のＶＩＯ １．８Ｖ信号が出力されるピンに接続される。
バイポーラトランジスタＱ６のコレクタは、ポートＵＰ５内のＶＩＯ ＣＦＧ信号を出力するピンに接続される。
ロジック信号が３．３Ｖの場合、メモリシステム１のポートＵＰ４内にはＶＩＯ １．８Ｖ信号を伝送するためのピンはあるが、ホスト装置１００のポートＤＰ４内にはＶＩＯ １．８Ｖ信号を伝送するためのピンはない。そのため、ポートＵＰ４は非接続のオープン状態（Not Connect）となり、バイポーラトランジスタＱ１のベースに接続された抵抗Ｒ１により、バイポーラトランジスタＱ１のベースがグランド（ＧＮＤ）レベルになることにより、バイポーラトランジスタＱ１はオフ状態となる。
その結果、バイポーラトランジスタＱ２，Ｑ３，Ｑ４，Ｑ６はオン状態となり、出力電圧は３．３Ｖとなる。
ロジック信号が３．３Ｖの場合、バイポーラトランジスタＱ６のコレクタ電流は、ＶＩＯ ＣＦＧ信号として用いることが可能である。ＶＩＯ ＣＦＧ信号は、メモリシステム１のロジック信号が３．３Ｖであることをホスト装置１００に知らせるための信号であり、その信号がグランドレベルの時に、メモリシステム１のロジック信号が３．３Ｖであることを示す。この場合、メモリシステム１のポートＵＰ５内にはＶＩＯ ＣＦＧ信号を伝送するためのピンが設けられる。
ロジック信号が１．８Ｖの場合、ポートＵＰ４及びポートＤＰ４内にはＶＩＯ １．８Ｖ信号を伝送するためのピンがある。そのため、バイポーラトランジスタＱ１のベースとバイポーラトランジスタＱ５のコレクタにはＶＩＯ １．８Ｖ信号が入力され、バイポーラトランジスタＱ１はオン状態となる。その結果、バイポーラトランジスタＱ２，Ｑ３，Ｑ４，Ｑ６はオン状態となり、抵抗４を介してイポーラトランジスタＱ５はオン状態となり、出力電圧が１．８Ｖとなる。
図５は、レベルシフト回路３２の回路図である。この回路図は、図４の電圧自動切替え回路３１を用いた場合のものである。
レベルシフト回路３２は、ＮＭＯＳトランジスタＮＭ１、ＮＭＯＳトランジスタＮＭ２及びＮＭＯＳトランジスタＮＭ３、並びに、プルアップ抵抗１１、プルアップ抵抗１２及びプルアップ抵抗Ｒ１３を含む。
ＮＭＯＳトランジスタＮＭ１のゲートは、バイポーラトランジスタＱ４のコレクタ及びバイポーラトランジスタＱ５のエミッタに接続される。ＮＭＯＳトランジスタＮＭ１のソースＳは、ポートＤＰ１内のクロック要求信号ＣＬＫＲＥＱ＃が与えられるピンに接続される。ＮＭＯＳトランジスタＮＭ１のドレインＤはプルアップ抵抗Ｒ１１の一端に接続される。プルアップ抵抗Ｒ１１の他端は３．３Ｖの電源電圧に接続される。ドレインＤは出力としてクロック要求信号ＣＬＫＲＥＱＢを出力する。「Ｂ」はローアクティブ信号として用いられる信号であることを示している。ＮＭＯＳトランジスタＮＭ１のソースＳとドレインＤとの間には寄生ダイオードＤ１が存在する。寄生ダイオードＤ１のアノード及びカソードはそれぞれソースＳ及びドレインＤに接続される。
クロック要求信号ＣＬＫＲＥＱ＃及びＣＬＫＲＥＱＢは双方向の信号であり、ポートＵＰ１内のクロック要求信号ＣＬＫＲＥＱＢ用のピンからのロー信号は寄生ダイオードＤ１を通して、ＮＭＯＳトランジスタＮＭ１のソースＳの電位を降下させ、ゲートＧとソースＳ間に電位差が生じる。その結果、ＮＭＯＳトランジスタＮＭ１がオン状態となり、ポートＤＰ１内のクロック要求信号ＣＬＫＲＥＱ＃用のピンにロー信号が伝わる。
ＮＭＯＳトランジスタＮＭ２のゲートは、バイポーラトランジスタＱ４のコレクタ及びバイポーラトランジスタＱ５のエミッタに接続される。ＮＭＯＳトランジスタＮＭ２のソースＳは、ポートＤＰ２内のウェイクアップ信号ＰＥＷＡＫＥ＃が与えられるピンに接続される。ＮＭＯＳトランジスタＮＭ２のドレインＤはプルアップ抵抗Ｒ１２の一端に接続される。プルアップ抵抗Ｒ１２の他端は３．３Ｖの電源電圧に接続される。ドレインＤは出力としてウェイクアップ信号ＰＥＷＡＫＥＢを出力する。ＮＭＯＳトランジスタＮＭ２のソースＳとドレインＤとの間には寄生ダイオードＤ２が存在する。寄生ダイオードＤ２のアノード及びカソードはそれぞれソースＳ及びドレインＤに接続される。ウェイクアップ信号ＰＥＷＡＫＥ＃及びＰＥＷＡＫＥＢは双方向の信号であり、ウェイクアップ信号ＰＥＷＡＫＥＢからのロー信号は寄生ダイオードＤ２を通して、ＮＭＯＳトランジスタＮＭ２のソースＳの電位を降下させる。その結果、ＮＭＯＳトランジスタＮＭ２のゲートＧとソースＳの間に電位差が生じ、ＮＭＯＳトランジスタＮＭ２のオン状態となるので、ポートＵＰ２にはロー信号が伝わる。
ウェイクアップ信号ＰＥＷＡＫＥ＃及びＰＥＷＡＫＥＢは双方向の信号であり、ポートＵＰ２内のＰＥＷＡＫＥＢ用のピンからのロー信号は寄生ダイオードＤ２を通して、ＮＭＯＳトランジスタＮＭ２のソースＳの電位を降下させ、ゲートＧとソースＳ間に電位差が生じること。その結果、ＮＭ２がオン状態となり、ポートＤＰ内のウェイクアップ信号ＰＥＷＡＫＥ＃用のピンにロー信号が伝わる。
ＮＭＯＳトランジスタＮＭ３のゲートは、バイポーラトランジスタＱ４のコレクタ及びバイポーラトランジスタＱ５のエミッタに接続される。ＮＭＯＳトランジスタＮＭ３のソースＳは、ポートＤＰ３内のリセット信号ＰＥＲＳＴ＃が与えられるピンに接続される。ＮＭＯＳトランジスタＮＭ３のドレインＤはプルアップ抵抗Ｒ１３の一端に接続される。プルアップ抵抗Ｒ１３の他端は３．３Ｖの電源電圧に接続される。ドレインＤは出力としてリセット信号ＰＥＲＳＴＢを出力する。ＮＭＯＳトランジスタＮＭ３のソースＳとドレインＤとの間には寄生ダイオードＤ３が存在する。寄生ダイオードＤ３のアノード及びカソードはそれぞれソースＳ及びドレインＤに接続される。
ロジック信号が３．３Ｖの場合、バイポーラトランジスタＱ４はオン状態、バイポーラトランジスタＱ５はオフ状態である。オン状態のバイポーラトランジスタＱ４の出力電圧は３．３Ｖである。この出力電圧はＮＭＯＳトランジスタＮＭ１～ＮＭ３のゲートに入力される。
その結果、ロジック信号が３．３Ｖの場合、ＮＭＯＳトランジスタＮＭ１のドレインＤに接続されたプルアップ抵抗Ｒ１１により、３．３Ｖのクロック要求信号ＣＬＫＲＥＱＢとしてＮＭＯＳトランジスタＮＭ１のドレインＤから出力される。ＮＭＯＳトランジスタＮＭ２のソースＳに入力される３．３Ｖのウェイクアップ信号ＰＥＷＡＫＥ＃は電圧変換はされず、３．３Ｖのウェイクアップ信号ＰＥＷＡＫＥＢとしてＮＭＯＳトランジスタＮＭ１のドレインＤから出力される。ＮＭＯＳトランジスタＮＭ３のソースＳに入力される３．３Ｖのリセット信号ＰＥＲＳＴ＃は電圧変換はされず、３．３Ｖのリセット信号ＰＥＲＳＴＢとしてＮＭＯＳトランジスタＮＭ３のドレインＤから出力される。このクロック要求信号ＣＬＫＲＥＱＢとウェイクアップ信号ＰＥＷＡＫＥＢは、Ｉ／Ｏ回路２１の出力ノードＮ１に入力される。また、リセット信号ＰＥＲＳＴＢは、Ｉ／Ｏ回路２２のノードＮ２に入力される。
一方、ロジック信号が１．８Ｖの場合、バイポーラトランジスタＱ４はオフ状態、バイポーラトランジスタＱ５はオン状態である。オン状態のバイポーラトランジスタＱ５の出力電圧は１．８Ｖである。この出力電圧はＮＭＯＳトランジスタＮＭ１～ＮＭ３のゲートに入力される。
その結果、ロジック信号が１．８Ｖの場合、ＮＭＯＳトランジスタＮＭ１のソースＳに入力される１．８Ｖのクロック要求信号ＣＬＫＲＥＱ＃は、プルアップ抵抗１１によってプルアップされた３．３Ｖのクロック要求信号ＣＬＫＲＥＱＢとしてＮＭＯＳトランジスタＮＭ１のドレインＤから出力される。ＮＭＯＳトランジスタＮＭ２のソースＳに入力される１．８Ｖのウェイクアップ信号ＰＥＷＡＫＥ＃は、プルアップ抵抗１２によってプルアップされた３．３Ｖのウェイクアップ信号ＰＥＷＡＫＥＢとしてＮＭＯＳトランジスタＮＭ１のドレインＤから出力される。ＮＭＯＳトランジスタＮＭ３のソースＳに入力される１．８Ｖのリセット信号ＰＥＲＳＴ＃は、プルアップ抵抗１１によってプルアップされた３．３Ｖのリセット信号ＰＥＲＳＴＢとしてＮＭＯＳトランジスタＮＭ３のドレインＤから出力される。
なお、以上述べた実施形態では、電圧自動切替え回路３１及びレベルシフト回路３２はインターフェース回路３０内に設けられているが、電圧自動切替え回路３１及びレベルシフト回路３２はインターフェース回路３０外に設けることも可能である。また、図５ではＮＭＯＳトランジスタＭＮ１～ＭＮ３を用いたが、図６に示すようにバイポーラトランジスタＢＰ１～ＢＰ３を用いたレベルシフト回路も実施することができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１…メモリシステム
２…プリント基板
４…ＰＣＩｅインターフェース
１０…不揮発性メモリ
２０…コントローラ
３１…電圧自動切替え回路（第１の回路）
３２…レベルシフト回路（第２の回路）
４０…インターフェース
１００…ホスト装置

Claims (9)

  1. ホスト装置に接続可能なメモリシステムであって、
    不揮発性メモリと、
    前記不揮発性メモリを制御し、第１の電圧が供給されるコントローラと、
    前記メモリシステムと前記ホスト装置とが接続された状態で、前記ホスト装置から第１の信号及び第２の信号が入力され、前記第１の信号及び前記第２の信号が共に前記第１の電圧よりも低い第２の電圧を有する第１の場合において、前記第２の電圧を有する前記第２の信号を、前記第１の電圧に変換して第３の信号として前記コントローラに出力し、前記メモリシステムと前記ホスト装置とが接続された状態で、前記ホスト装置から前記第１の信号が入力されず前記第２の信号が入力され、前記第２の信号が前記第１の電圧を有する第２の場合において、前記第１の電圧を有する前記第２の信号を、電圧を変換させずに第４の信号として前記コントローラに出力する回路と
    を具備するメモリシステム。
  2. 前記回路は前記第１の信号が入力される第１の回路を含み、前記第１の場合において、前記第１の回路の出力は第１の状態となり、前記第２の場合において、前記第１の回路の前記出力は前記第１の状態とは異なる第２の状態となる請求項１に記載のメモリシステム。
  3. 前記回路は前記第２の信号が入力される第２の回路を含み、前記第１の回路の前記出力が前記第１の状態となる場合には、前記第２の回路は前記第２の電圧を有する前記第２の信号を前記第３の信号に変換して出力し、前記第１の回路の前記出力が前記第２の状態となる場合には、前記第２の回路は前記第１の電圧を有する前記第２の信号を電圧変換せず前記第４の信号として出力する請求項２に記載のメモリシステム。
  4. 前記ホスト装置に接続可能なコネクタを更に具備し、
    前記コネクタは第１のピン及び第２のピンを含み、
    前記第１のピン及び前記第２のピンは前記回路に接続され、
    前記第１のピンには前記第１の信号が入力され、前記第２のピンには前記第２の信号が入力される請求項１に記載のメモリシステム。
  5. 前記コネクタは、Ｍ．２規格に準拠した形状を有する請求項４に記載のメモリシステム。
  6. 前記メモリシステムと前記ホスト装置との間の信号の送受信はＰＣＩｅ規格に準拠して行われ、
    前記第１の信号は、前記ＰＣＩｅ規格で規定されるＶＩＯ １．８Ｖ信号であり、
    前記第２の信号は、前記ＰＣＩｅ規格で規定されるクロック要求信号ＣＬＫＲＥＱ＃、ウェイクアップ信号ＰＥＷＡＫＥ＃、又は、リセット信号ＰＥＲＳＴ＃であり、
    前記第２の場合、前記回路は、前記ＰＣＩｅ規格で規定されるＶＩＯ ＣＦＧ信号を出力する請求項１に記載のメモリシステム。
  7. 前記回路は、トランジスタを含み、前記トランジスタを通過させた前記第２の信号を、前記第３の信号又は前記第４の信号として出力する請求項１に記載のメモリシステム。
  8. 基板を更に具備し、
    前記不揮発性メモリ、前記コントローラ、及び前記回路は、前記基板に実装される請求項１に記載のメモリシステム。
  9. 前記第１の電圧は３．３Ｖであり、前記第２の電圧は１，８Ｖである請求項１に記載のメモリシステム。
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