JP7492601B2 - プラズマ処理装置のエッジリングにおける電力を操作するための装置及び方法 - Google Patents

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Description

［０００１］本開示の実施形態は、概して、プラズマプロセスにおいて無線周波数電力を操作するための装置及び方法に関するものである。
［０００２］エッジリング（例えば、プロセスキット）は、プロセスチャンバ内でのプラズマ処理中に、半導体基板等の基板の周囲を取り囲む円形部品である。エッジリングはプロセスチャンバ内でプラズマに暴露されるため、エッジリングが腐食し、時間の経過とともに交換やメンテナンスが必要になることがある。エッジリングがひどく腐食すると、基板エッジのプラズマシースの形状が歪み、基板エッジでのプラズマ処理特性が変化する。プラズマ処理特性が変化すると、基板エッジにおいて好ましくない処理効果が生じるため、基板エッジ近傍の歩留まりが低下する。また、シースを調節することで、基板の最エッジにおける高アスペクト比特徴の傾きを調節することも可能となる。基板に対して移動可能なエッジリング等の、プラズマシースを制御する他の方法及び装置が存在する。しかしながら、本発明者らは、このような移動部品は、望ましくないことに、プロセスチャンバ内の粒子形成を増加させることになり得ると考える。代替的に、別個のＲＦ整合ネットワークを有する独立した無線周波数（ＲＦ）ジェネレータにより、エッジリングを直接駆動することができる。しかしながら、複数のＲＦ周波数が基板バイアスに使用される場合、そのようなジェネレータはうまく機能せず、二重周波数整合ネットワークを有する複数のジェネレータは非常に高価であり得る。
［０００３］したがって、本発明者らは、基板を処理するための改良された装置及び方法を提供するものである。
［０００４］プラズマプロセスにおいて二重無線周波数電力を操作するための方法及び装置が本明細書に開示される。幾つかの実施形態では、基板支持アセンブリは、基板を静電チャックの基板支持面にチャックするためにその中に埋め込まれた１又は複数のチャック電極を有する静電チャックと；静電チャック上に配置され、基板支持面を囲むエッジリングと；エッジリングと、静電チャックの下方に配置されたベースプレート又は静電チャック内に配置された電極のうちの少なくとも１つとに結合された２つ以上の無線周波数（ＲＦ）電源と；エッジリングを２つ以上のＲＦ電源に結合させる整合ネットワークと；エッジリングを２つ以上のＲＦ電源に結合させるＲＦ回路であって、２つ以上のＲＦ電源のそれぞれの信号のＲＦ振幅又はＲＦ位相のうちの少なくとも１つを同時に調整するように構成されたＲＦ回路とを含む。
［０００５］少なくとも幾つかの実施形態によれば、プロセスチャンバは、チャンバ本体と；チャンバ本体上に配置されたリッドと；リッドの上方に位置決めされたプラズマ装置と；チャンバ本体内に位置決めされた基板支持アセンブリとを含み、基板支持アセンブリは、基板を静電チャックの基板支持面にチャックするためにその中に埋め込まれた１又は複数のチャック電極を有する静電チャックと；静電チャック上に配置され、基板支持面を囲むエッジリングと；エッジリングと、静電チャックの下方に配置されたベースプレート又は静電チャック内に配置された電極のうちの少なくとも１つとに結合された２つ以上の無線周波数（ＲＦ）電源と；エッジリングを２つ以上のＲＦ電源に結合させる整合ネットワークと；エッジリングを２つ以上のＲＦ電源に結合させるＲＦ回路であって、２つ以上のＲＦ電源のそれぞれの信号のＲＦ振幅又はＲＦ位相のうちの少なくとも１つを同時に調整するように構成されたＲＦ回路とを含む。
［０００６］少なくとも幾つかの実施形態によれば、基板支持アセンブリ上に位置決めされた基板を処理する方法は、２つ以上の無線周波数（ＲＦ）電源と電極及びエッジリングの各々との間に結合された整合ネットワークを通して、２つ以上のＲＦ電源から２つ以上のＲＦ周波数におけるＲＦ電力を、基板の下方に配置された電極及びそれに隣接して位置決めされたエッジリングの各々に供給することと、エッジリングに隣接するプラズマシースの、基板に隣接するプラズマシースとの比較の差を制御するために、２つ以上のＲＦ電源とエッジリングとの間に配置されたエッジ同調回路を用いて、２つ以上のＲＦ電源のそれぞれの信号のＲＦ振幅又はＲＦ位相のうちの少なくとも１つを調整することとを含む。
［０００７］本開示の他の及び更なる実施形態を、以下に説明する。
［０００８］添付の図面に示す本開示の実施例示的な実施形態を参照することにより、上記に要約し、以下により詳細に説明する本開示の実施形態を理解することができる。しかし、添付の図面は本開示の典型的な実施形態を単に示すものであり、したがって、範囲を限定するものと見なすべきではなく、本開示は他の等しく有効な実施形態も許容しうる。
本開示の少なくとも幾つかの実施形態に係る、プロセスチャンバの概略断面側面図である。 本開示の少なくとも幾つかの実施形態に係る、図１に示す基板支持アセンブリの部分を示す拡大概略側面図である。 本開示の少なくとも幾つかの実施形態に係る、図１に示す基板支持アセンブリの部分を示す拡大概略側面図である。 Ａ～Ｃは、本開示の少なくとも幾つかの実施形態に係る、基板の周囲に対するプラズマシースの概略図である。 本開示の少なくとも幾つかの実施形態に係る、ＲＦ回路を示す概略回路図である。 本開示の少なくとも幾つかの実施形態に係る、ＲＦ回路を示す概略回路図である。 Ａ～Ｂは、本開示の少なくとも幾つかの実施形態に係る、ＲＦ回路の概略図である。 本開示の少なくとも幾つかの実施形態に係る、基板支持アセンブリ上に位置決めされた基板を処理する方法を示す図である。
［００１５］理解を容易にするために、可能な限り、共通の特徴である同一要素を示すのに同一の参照番号を使用している。図面は縮尺どおりに描かれておらず、わかりやすくするために簡略化されている場合がある。一実施形態の要素及び特徴は、更に詳述することなく、他の実施形態に有益に組み込まれ得ると考えられる。
［００１６］本開示は、概して、基板支持アセンブリの無線周波数（ＲＦ）振幅を制御する装置及び方法に関するものである。可動エッジリングを使用する従来の方法及び装置と比較して、本明細書に記載の方法及び装置は、粒子の懸念を低減し、シース全体を上下に動かすのとは対照的に、複数のＲＦジェネレータの各周波数（例えば、２つ以上の周波数）の独立した制御を提供する。更に、単一の周波数においてエッジリングのための別個のＲＦジェネレータを使用する従来の方法及び装置と比較して、２つ以上のＲＦ周波数に対して機能する同調回路は、エッジリングのための２つ以上の別個のＲＦジェネレータ及び整合回路のコストを節約することができる。
［００１７］本開示は、２つ以上のＲＦ周波数において独立して同時に調整することができる幾つかの同調回路を含む。各ＲＦ周波数は、イオンエネルギー分布及びイオン角度分布等の幾つかのプラズマパラメータに固有の効果を有するため、ＲＦ周波数の独立した制御を有することで、基板エッジに対してより高い調整能力が得られる。例えば、少なくとも幾つかの実施形態では、電極は、基板の周囲の下方に位置決めされ得る、及び／又は基板支持アセンブリの周囲に位置決めされたエッジリングの下方に位置決めされ得る。
［００１８］動作中、プラズマシースが、例えば、エッジリング腐食のためにエッジリングに隣接して低下すると、可変キャパシタのキャパシタンスが、基板のエッジ近傍のＲＦ振幅に影響を与えるように調節され得る。電極及び可変キャパシタを介してＲＦ振幅を調節することにより、基板の周囲近傍のプラズマシースが調節される。基板の周囲でシースを曲げることにより、ウエハのエッジから約０から５ｍｍ～１０ｍｍ（プロセス条件による）の領域でイオンを集束させる（例えば、エッチング速度を上げる）、又はイオンを非集束させる（例えば、エッチング速度を下げる）ことができる。
［００１９］従って、本開示の利点は、チャンバ部品を交換する代わりに基板エッジでプラズマシースを調節する能力を含み、したがって、ダウンタイム、粒子を軽減し、消耗品の支出を抑えながらデバイスの歩留まりを改善する。更に、本明細書に記載の実施例は、基板中心におけるプラズマパラメータに影響を与えることなく、基板エッジにおいてプラズマシースを調節することを可能にし、したがって、最エッジのプロセスプロファイル制御及び特徴傾斜の補正のための調整ノブを提供する。
［００２０］図１は、本開示の一実施例に係る、プロセスチャンバ１００の概略断面図である。プロセスチャンバ１００は、チャンバ本体１０１と、その上に配置され、共に内部領域を画定するリッド１０２とを含む。チャンバ本体１０１は、通常、電気接地１０３に結合される。基板支持アセンブリ１０４は、処理（使用）中にその上に基板１０５を支持するために、内部領域内に配置される。エッジリング１０６が、基板支持アセンブリ１０４上の基板１０５の周囲の周りに位置決めされる。エッジリング１０６は、静電チャックの基板支持面上に配置され、静電チャックの基板支持面上を取り囲む。
［００２１］プロセスチャンバ１００は、誘導結合プラズマ（ＩＣＰ）チャンバ、及び／又は容量結合プラズマ（ＣＣＰ）チャンバのうちの１つであり得る。例えば、少なくとも幾つかの実施形態では、プロセスチャンバ１００は、上部にＣＣＰ装置１０７を含むチャンバである。少なくとも幾つかの実施形態では、プロセスチャンバ１００の上部は、接地され得る。
［００２２］ＣＣＰ装置１０７は、プロセスチャンバ１００内に反応種のプラズマを生成し、システムコントローラ１０８は、上述のように、プロセスチャンバ１００のシステム及びサブシステムを制御するように適合される。
［００２３］基板支持アセンブリ１０４は、第１の電極１０９等の１又は複数の電極と、第１の電極１０９を囲むリング電極１１１等の第２の電極とを含む。第１の電極１０９及びリング電極１１１は各々、整合ネットワーク１１２及び可変キャパシタ及びインダクタを含む共振エッジ同調回路１５５（例えば、以下に単にエッジ同調回路１５５と称される）を通して異なる周波数を提供する複数のＲＦ電源１１０に結合される。整合ネットワーク１１２により、ＲＦ電源１１０の出力が効果的にプラズマに結合され、プラズマに結合されるエネルギーが最大化するようになる。整合ネットワーク１１２は、通常、プラズマの複素インピーダンスに５０オームで整合する。処理中にプラズマの特性が変化するときの動的マッチングを促進するために、整合ネットワーク１１２は、プロセス全体を通して整合が維持されることを確実にするために連続的に調節され得る。
［００２４］エッジ同調回路１５５は、以下により詳細に説明するように、ソース電圧よりも高い電圧又は／及び低い電圧を調節することを可能にする近共振で動作するＲＦ回路である。ＲＦ電源１１０は、基板支持アセンブリ１０４の上面１６０上に配置された基板１０５にバイアスをかけるために用いられる。ＲＦ電源１１０は、例示的に、４００ｋＨｚ、２ＭＨｚ、１３．５６ＭＨｚ、２７ＭＨｚ、４０ＭＨｚ、又は６０ＭＨｚ等の１又は複数の周波数で提供され得る、最大約１００００Ｗ（ただし、約１００００Ｗに限定されない）のＲＦエネルギーの供給源であってよい。ＲＦ電源１１０は、２つ以上の対応する周波数のＲＦエネルギーを提供するように構成された２つ以上の独立したＲＦ電源を含み得る。例えば、少なくとも幾つかの実施形態では、ＲＦ電源１１０は、対応する周波数、例えば４００ｋＨｚ及び２ＭＨｚのＲＦエネルギーを提供するように各々構成されたＲＦ電源１１０ａ及びＲＦ電源１１０ｂを含んでいてよく、オプションのＲＦ電源１１０ｃが設けられていてよく、ＲＦ電源１１０ｃは、４００ｋＨｚ、２ＭＨｚ、及び／又は４０ＭＨｚの周波数のＲＦエネルギーを提供するように構成されていてよい。ＲＦ電源１１０は、連続電力又はパルス電力のいずれか又は両方を生成することができ得る。第１の電極１０９は、処理中に基板１０５を上面１６０にチャックすることを容易にするために、チャック電源１１４に結合される。
［００２５］ＣＣＰ装置１０７は、リッド１０２の上方に配置され、ＲＦ電力をプロセスチャンバ１００内に容量結合して、プロセスチャンバ１００内にプラズマ１１６を生成するように構成される。ＣＣＰ装置１０７は、形成されるプラズマ１１６のプロファイル又は密度を制御するために所望により調節可能である。ＣＣＰ装置１０７は、ＲＦ供給構造１２４を介した整合ネットワーク１２２（整合ネットワーク１１２と同様）を通してＲＦ電源１２１に結合される。ＲＦ電源１２１は、例示的に、５０ｋＨｚから１５０ＭＨｚの範囲の調整可能な周波数において最大約６００００Ｗ（ただし、約６００００Ｗに限定されない）生成することができうるが、他の周波数及び電力を特定の用途で所望に応じて用いることができる。
［００２６］幾つかの実施例では、供給されるＲＦ電力の相対量を制御するために、分圧キャパシタ等の電力分配器（図示せず）が、ＲＦ供給構造１２４とＲＦ電源１２１との間に配設され得る。例えば、プロセスチャンバ１００がＩＣＰ装置を含む実施形態では、電力分配器が使用され得る。このような実施形態では、電力分配器は、整合ネットワーク１２２内に組み込まれ得る。
［００２７］プロセスチャンバ１００の内部を加熱しやすくするために、ヒータ素子１２８がリッド１０２上に配置され得る。ヒータ素子１２８は、リッド１０２と、ＣＣＰ装置１０７等のプラズマ装置との間に配置され得る。幾つかの実施例では、ヒータ素子１２８は、抵抗加熱素子を含んでいてよく、ヒータ素子１２８の温度を所望の範囲内に制御するのに十分なエネルギーを供給するように構成された、ＡＣ電源等の電源１３０に結合され得る。
［００２８］動作中、半導体ウエハ又はプラズマ処理に適した他の基板等の基板１０５は、基板支持アセンブリ１０４上に載置される。基板リフトピン１４６は、基板支持アセンブリ１０４に移動可能に配置され、基板１０５の基板支持アセンブリ１０４上への移送を支援する。基板１０５の位置決め後、プロセスガスがガスパネル１３２から入口ポート１３４を通してチャンバ本体１０１の内部領域内に供給される。プロセスガスは、ＲＦ電源１２１からＣＣＰ装置１０７に電力を印加することによって、プロセスチャンバ１００内で点火されてプラズマ１１６となる。幾つかの実施例では、ＲＦ電源１１０からの電力は、整合ネットワーク１１２を通して、基板支持アセンブリ１０４内の第１の電極１０９及び／又はエッジリング１０６にも供給され得る。代替的又は追加的に、ＲＦ電源１１０、例えばＲＦ電源１１０ａ～１１０ｃのうちの２つ以上からの電力は、整合ネットワーク１１２を通して、基板支持アセンブリ１０４内のベースプレート及び／又は他の電極にも供給され得る。少なくとも幾つかの実施形態では、ＤＣ電源１３１は、基板支持アセンブリ１０４に（例えば、リング電極１１１に）接続され、動作中に、例えば、エッジリング１０６の熱制御を改善するために、エッジリング１０６を基板支持体に（例えば、後述のように基板支持体上に配置されたセラミックリング２５０に）クランプするクランプ力を与えるように構成され得る。
［００２９］プロセスチャンバ１００の内部内の圧力は、バルブ１３６及び真空ポンプ１３８を使用して制御され得る。チャンバ本体１０１の温度は、チャンバ本体１０１を貫通する流体含有導管（図示せず）を使用して制御され得る。
［００３０］プロセスチャンバ１００は、処理中のプロセスチャンバ１００の動作を制御するシステムコントローラ１０８を含む。システムコントローラ１０８は、中央処理装置（ＣＰＵ）１４０、メモリ１４２（例えば、非一過性コンピュータ可読媒体）、及びＣＰＵ１４０のための支援回路１４４を含み、プロセスチャンバ１００の部品の制御を容易にする。システムコントローラ１０８は、様々なチャンバ及びサブプロセッサを制御するために産業環境で使用することができる任意の形態の汎用コンピュータプロセッサの１つであってよい。メモリ１４２は、本明細書に記載の方法でプロセスチャンバ１００の動作を制御するために実行又は起動され得るソフトウェア（ソースコード又はオブジェクトコード）を記憶する。
［００３１］処理中、エッジリング１０６の上面１５０が腐食することがある。腐食は、プラズマ特性を変化させ、これにより、基板１０５のエッジ又はその近傍のプラズマ１１６が変化し得る。一実施形態では、メモリ１４２のソフトウェアは、エッジリング１０６における電圧の目標振幅を得て、基板１０５のエッジ上のプロセスプロファイル及び／又は特徴傾斜を調整するために、本明細書に提供される様々なＲＦ回路を操作するための命令を含む。
［００３２］図２Ａ及び図２Ｂは、本開示の少なくとも幾つかの実施形態に係る、図１に示す基板支持アセンブリ１０４の部分を示す拡大概略側面図である。基板支持アセンブリ１０４は、絶縁層２０５を囲む接地プレート２００と、設備プレート２１０と、垂直スタックに組み立てられた静電チャック２１５とを含む。石英パイプリング２２０は、設備プレート２１０及び静電チャック２１５の周囲を囲み、静電チャック２１５を接地プレート２００から絶縁する。静電チャック２１５は、基板１０５を静電チャック２１５の支持面にチャックするためにその中に埋め込まれた１又は複数のチャック電極（例えば、第１の電極１０９）を含む。石英パイプリング２２０の上面には、プロセスチャンバ１００（図１に示す）内のプラズマの封じ込めを容易にするためのプラズマシールド２２５が配置される。石英リング２３０は、プラズマシールド２２５の上面に配置される。
［００３３］設備プレート２１０は、アルミニウム等の導電性材料、又は他の適切な導電性材料でできていてよく、接地プレート２００の下部と静電チャック２１５との間に位置決めされる。設備プレート２１０は、投入場所（例えば、その底部、図示せず）から流出場所（例えば、その上部、図示せず）へ流体及び／又はガスを送るように構成される。静電チャック２１５は、基板支持アセンブリ１０４の温度制御を容易にするために、第１の材料２３６に形成され、それを通して流体が供給される１又は複数のチャネル２３５を含む。第１の材料２３６は、アルミニウム等の金属材料である。静電チャック２１５は、第２の材料２４０に埋め込まれた第１の電極１０９を含む。第２の材料２４０は、アルミナ又は窒化アルミニウム等のセラミック材料等の誘電体材料である。基板１０５の温度制御を容易にするために、ヒータ２４５が静電チャック２１５に隣接して、又は静電チャック２１５内に配置される。ヒータ２４５は、例えば、その中に埋め込まれた複数の抵抗加熱素子を有する抵抗ヒータであってよい。
［００３４］セラミックリング２５０は、静電チャック２１５上（例えば、第１の材料２３６上、又はヒータ２４５上）に配置され、第２の材料２４０の半径方向外側のエッジを取り囲む。セラミックリング２５０は、例えば、アルミナ又は窒化アルミニウムでできていてよく、約１ミリメートルから約２０ミリメートルの範囲内の厚さを有し得る。セラミックリング２５０と第２の材料２４０との間に１又は複数のＯリングを設けて、そうでなければその間に露出してしまう任意の結合材料を保護することができる。
［００３５］リング電極１１１は、セラミックリング２５０の部品であってよい、又は別個の部品であってよい。例えば、例示の実施形態では、リング電極１１１は、セラミックリング２５０に埋め込まれている。リング電極１１１は、セラミックリング２５０の上面から約０．３ミリメートルから約１ミリメートル、例えば約０．７５ミリメートルのところに位置決めされ得る。リング電極１１１は、約３ミリメートルから約２０ミリメートル、例えば約１５ミリメートルの幅を有し得る。
［００３６］リング電極１１１は、基板１０５の周囲の半径方向外側に、エッジリング１０６の下方に位置決めされる。一実施例では、リング電極１１１は、２００ミリメートルより大きい内径、又は３００ミリメートルより大きい内径、又は４５０ミリメートルより大きい内径を有し得る。リング電極１１１は、１又は複数のキャパシタ及び／又はインダクタを含み得るエッジ同調回路１５５を通して、接地及び／又は整合ネットワーク１１２に電気的に結合される。リング電極１１１は、複数の伝送線２６５（２本を示す）を通してエッジ同調回路１５５に結合され得る。例えば、リング電極１１１は、基板支持アセンブリ１０４に対して等間隔（例えば、１２０度）で配置された３つの伝送線２６５を通してエッジ同調回路１５５に結合され得る。
［００３７］エッジリング１０６は、セラミックリング２５０上（上方）に位置決めされ、セラミックリング２５０及び第２の材料２４０に接触する。一実施例では、エッジリング１０６は、炭化ケイ素、炭化ケイ素でコーティングされたグラファイト、又は低抵抗率ドープシリコンから形成され得る。エッジリング１０６は、基板１０５の周囲を囲み、基板１０５の半径方向外側のエッジにおける材料の望ましくないエッチング又は堆積を低減する。
［００３８］図２Ｂを参照すると、処理中に、プラズマシース２６０が基板１０５の表面上に形成され得る（図２Ｂに点線で示す）。上述したように、処理条件により、エッジリング１０６の上部が腐食し、「ロールオーバ効果」とも称され得る丸み等の、基板１０５のエッジの望ましくない処理が引き起こされる可能性がある。望ましくない処理は、デバイスの歩留まりを低下させ、中心からエッジまでの均一性に影響を与える。これらの望ましくない効果を低減するために、従来のアプローチでは、エッジリング１０６を頻繁に交換していた。しかし、エッジリング１０６の頻繁な交換は、新しいエッジリングのコストと、エッジリングの交換に必要な大幅なダウンタイムの両方の点で、高価である。
［００３９］従来のアプローチとは対照的に、本明細書に記載の実施例では、リング電極１１１は、エッジリング１０６近傍でＲＦ振幅（及び／又は位相）、ひいてはプラズマシース２６０を調節するために、エッジ同調回路１５５及び整合ネットワーク１１２を通して接地及び／又はＲＦ電源（例えば、ＲＦ電源１１０ａ～１１０ｃのうちの２つ以上）に結合される。更に、ＲＦ電源１１０ａ～１１０ｃ及び整合ネットワーク１１２のうちの２つ以上は、使用中に基板１０５及びエッジリング１０６の下方に配置されたリング電極１１１によって共有されるように構成される。
［００４０］幾つかの実施形態では、基板エッジ近傍の膜エッチング、堆積プロファイル、又は特徴傾斜角のうちの１つ又は組み合わせを調整するために、エッジリング１０６の上方のプラズマシース２６０が基板１０５の上方のプラズマシース２６０よりも厚い又は薄いことが望ましい。基板１０５におけるＲＦ振幅及び／又はＲＦ位相に対してエッジリング１０６におけるＲＦ振幅及び／又はＲＦ位相を制御することにより、このようなプロセスエッジプロファイルの調整が可能となる。
［００４１］従来のアプローチとは対照的に、セラミックリング２５０の厚さが比較的薄いため、静電チャック２１５に最初に供給されるＲＦ電力は、エッジリング１０６との高いＲＦ結合を有する。言い換えれば、エッジリング１０６上のＲＦ振幅は、基板１０５上のＲＦ振幅より高くなり得る。
［００４２］セラミックリング２５０の上面とエッジリング１０６の下面との間に間隙２５５が設けられ得る。間隙２５５は、リング電極１１１とプラズマシース２６０との間の結合を減少させて、エッジ同調回路１５５へのＲＦ電流を減少させるために用いられ得る。間隙２５５の厚さは、所望の量のデカップリングを提供するように選択され得る。
［００４３］上述した実施例に加えて、本開示の他の実施例も企図される。一実施例では、伝送線２６５の長さは、少なくとも１つの周波数において、整合インピーダンスを容易にするために、λ（波長）を２で割った長さ（例えば、λ／２）を有し得る。別の実施例では、リング電極１１１の幅は、所望に応じて、エッジリング１０６との電気的結合を増加又は減少させるように選択され得る。別の実施例では、間隙２５５は省略され得る。別の実施例では、導電性熱ガスケット、例えば、シリコーン系熱ガスケットが、間隙２５５を占めていてよい。
［００４４］別の実施例では、エッジ同調回路１５５は、接地の代わりに、又は接地に加えて、整合ネットワーク１１２に結合され、次にＲＦ電源１１０ａ～１１０ｃに結合され得る。上記実施例では、エッジ同調回路１５５により、上述したような寄生効果ではなく、容量結合の調節が容易になる。
［００４５］エッジ同調回路１５５は、図４Ａ及び図４Ｂに関して以下により詳細に説明するように、１又は複数の可変キャパシタだけでなく、リング電極１１１に結合された１又は複数のインダクタを含み得る。同調回路の共振周波数は、動作周波数にほぼ近くてよく、これにより、基板のＲＦ振幅よりもはるかに大きく、はるかに小さいＲＦ振幅の大きな変動が可能になる。
［００４６］図３Ａ～図３Ｃは、本開示の少なくとも幾つかの実施形態に係る、基板１０５の周囲に対するプラズマシース２６０の概略図である。図３Ａは、エッジリング１０６が腐食する前のエッジリング１０６及び基板１０５に対するプラズマシース２６０を示す図である。図３Ａに示すように、エッジリング１０６が腐食する前は、エッジリング１０６及び基板１０５の上面は概ね同一平面上にある。エッジリング１０６が腐食する前は、プラズマシース２６０は、エッジリング１０６及び基板１０５の上面と実質的に平行であり、エッジリング１０６及び基板１０５の上面から等間隔に配置されている。図３Ａに示すプラズマシース２６０のプロファイルの結果、基板１０５の、特にその半径方向外側のエッジ近傍が均一に処理される。
［００４７］所定数の基板を処理した後に、プロセスチャンバ内の条件により、エッジリング１０６に望ましくない腐食が生じる。一実施例では、エッジリング１０６の上面が腐食したために、エッジリング１０６の厚さが減少することがある。腐食したエッジリング１０６は、もはや基板１０５と同一平面の上面を共有しない。エッジリング１０６とプラズマ中の荷電粒子との間の相互作用により、プラズマシース２６０のプロファイルは、腐食したエッジリング１０６の存在下で変化し、エッジリング１０６の表面と基板１０５との間の等距離間隔を維持することができない。プラズマシース２６０のプロファイルは、基板１０５の半径方向外側のエッジの「丸み」又は他の望ましくない処理をもたらす可能性がある。基板エッジにおける丸みは、基板１０５の使用可能な面を減少させ、したがって、基板あたりのデバイス歩留まりを低下させる。望ましくない丸みは、一般に、「ロールオーバ効果」と称され得る。従来のシステムでは、丸みを修正するために、腐食したエッジリング１０６を交換することになり、したがって、直接費だけでなく、処理のダウンタイムによる損失生産コストも上がり得る。対照的に、本開示の実施例は、リング電極１１１を用いて、ＲＦ振幅、ひいてはプラズマシース２６０の位置を、腐食したエッジリング１０６の上方で調節する。例えば、図３Ｂ及び図３Ｃは、それぞれ低い及び高いエッジリング１０６電圧を示す図であり、これにより、本開示において提供される様々なＲＦ回路によって腐食したエッジリング１０６を補償した後で、プラズマシース２６０を調節して、プラズマシース２６０の元の（例えば、平面状の）プロファイルを再確立することができる。
［００４８］再確立されたプラズマシース２６０は、基板１０５に「ロールオーバ効果」を引き起こさないため、基板１０５の損傷を防止し、基板１０５の使用可能な面を最大化する。更に、腐食したエッジリング１０６が、腐食した状態で使用を継続することができるため、プリベンティブメンテナンス間の時間が延長され、したがって、処理のダウンタイムが縮小する。更に、腐食したエッジリングは、交換頻度が少なくて済み、したがって、消耗部品にかかる経費が削減される。
［００４９］図４Ａ及び図４Ｂは、本開示の少なくとも幾つかの実施形態に係る、ＲＦ回路を例示する概略回路図である。説明を容易にするために、図４Ａは、基板支持アセンブリ１０４の部分図に重ね合わせたＲＦ回路４００Ａを示している。ＲＦ回路４００Ａは、システムの部品間の機能的関係を表している。
［００５０］ＲＦ回路４００Ａでは、ベースプレート４０５とエッジリング１０６との間にキャパシタンス素子Ｃ１が存在する。２つ以上のＲＦ電源１１０が、エッジリング１０６と、静電チャック２１５の下方に配置され得るベースプレート４０５、又は静電チャック２１５に配置された電極（例えば、第１の電極１０９）のうちの少なくとも１つとに結合され得る。エッジリング１０６とプラズマシース２６０におけるプラズマ１１６との間には、キャパシタンス素子Ｃ２が存在する。キャパシタンス素子Ｃ３は、エッジリング１０６とリング電極１１１との間のキャパシタンスである。キャパシタンス素子Ｃ４は、リング電極１１１とベースプレート４０５との間に存在する。キャパシタンス素子Ｃ７は、基板１０５とプラズマシース２６０内のプラズマ１１６との間に存在する。キャパシタンス素子Ｃ８は、ＲＦ電力がベースプレート４０５を通して送出された（ベースプレート４０５に供給された）ときの、基板１０５とベースプレート４０５との間に存在するキャパシタンスである。少なくとも幾つかの実施形態では、キャパシタンス素子Ｃ８は、ＲＦ電力が第１の電極１０９を通して送出されたときの、第１の電極１０９と基板１０５との間のキャパシタンス素子であり得る（例えば、図４ＢのＲＦ回路４００Ｂを参照）。ベースプレート４０５と接地電位との間には、キャパシタンス素子Ｃ９が存在する。キャパシタンス素子Ｃ２、Ｃ３、Ｃ４、及びＣ９は、エッジキャパシタンス回路４０８Ａに対応する。キャパシタンス素子Ｃ７及びＣ８は、中央のキャパシタンス回路４０８Ｂに対応する。
［００５１］幾つかの実施形態では、ベースプレート４０５は、設備プレート２１０（図２Ａ及び図２Ｂに示す）に対応する。幾つかの実施形態では、ヒータ２４５は省略され得、ボンド層４１０が、ベースプレート４０５（又は設備プレート２１０）と第２の材料２４０との間に配置され得る。
［００５２］図５Ａ～図５Ｂは、エッジ同調回路１５５の概略図であり、図６は、本開示の少なくとも幾つかの実施形態に係る、基板支持アセンブリ１０４上に位置決めされた基板１０５を処理する方法を示す図である。図５Ａのエッジ同調回路１５５の形態は、ＲＦ電源１１０ａ、１１０ｂ、１１０ｃ等を基板１０５側と共有する際に、複数のＲＦ周波数（例えば、２つ以上のＲＦ電源１１０ａ、１１０ｂ、１１０ｃ等によって提供される）においてエッジリング１０６のＲＦ振幅及び位相を同時に調節するように構成され得る。更に、エッジリング１０６においてＲＦ振幅及び位相を調節しながら、基板１０５の中心におけるＲＦ電圧を一定値に維持することができる。
［００５３］図５Ａを参照すると、少なくとも幾つかの実施形態では、エッジ同調回路１５５は、０、１、２、．．．と番号が付けられ、接地と整合ネットワーク１１２との間に並列に接続された複数の回路ブロックを含み得る。例示の目的のために、図示したエッジ同調回路１５５は、３つの回路ブロック５０００、５００１、及び５００２（以下、単に回路ブロック５００ｎと称する）を含む。回路ブロック５００ｎの中間脚部は、エッジ同調回路１５５の出力部（例えば、リング電極１１１）に接続されたその間のインダクタ５０１を通して接続される。
［００５４］回路ブロック５００ｎは、２つ以上の電気部品を含み、例えば、回路ブロック５０００は、電気部品Ｘ１～Ｘ３と、例えば、Ｘ１に存在するインダクタを補足するために、中間脚部に追加のインダクタ（例えば、インダクタ５０１）とを含む。回路ブロック５００ｎの各インダクタ５０１は、回路ブロック５００ｎの個々の電気部品におけるインダクタのインダクタンスに応じて、同じインダクタンス又は異なるインダクタンスを有し得る。同様に、回路ブロック５００１及び５００２は、それぞれ、電気部品Ｘ４～Ｘ６及びＸ７～Ｘ９を含む。電気部品Ｘ１～Ｘ９の各々は、図５Ｂに示すように、４つの可能な構成を有し得る。例えば、電気部品Ｘ１～Ｘ９の各々は、可変キャパシタ５０２（図５Ｂの（ａ）参照）、インダクタ５０４（図５Ｂの（ｂ）参照）、直列の可変キャパシタ５０２及びインダクタ５０４（図５Ｂの（ｃ）参照）、及び／又は並列の可変キャパシタ５０２及びインダクタ５０４（図５Ｂの（ｄ）参照）のうちの１又は複数を含み得る。少なくとも幾つかの実施形態では、インダクタ５０４は、可変インダクタであってよい。少なくとも幾つかの実施形態では、エッジ同調回路１５５の回路ブロック５０００の電気部品Ｘ１～Ｘ３は、１又は複数のインダクタ５０４と１又は複数の可変キャパシタ５０２（及び／又はＬＣ直列回路及び／又はＬＣ並列回路の１又は複数）の１又は複数の対を含み得る。少なくとも幾つかの実施形態では、図５Ｂの（ａ）の可変キャパシタ５０２は、（ｃ）及び（ｄ）の可変キャパシタ５０２と同じであってよい、又は異なっていてよい。同様に、図５Ｂの（ｂ）のインダクタ５０４は、（ｃ）及び（ｄ）のインダクタ５０４と同じであってよい、又は異なっていてよい。
［００５５］回路ブロック５００ｎ内の電気部品Ｘ１、Ｘ２、Ｘ３等は、一般的な命名法Ｘｉ＋３ｎで表すことができ、ｎ＝０、１、２、．．．であり、回路ブロック番号を表し、ｉ＝１、２、３であり、回路ブロック内の部品の相対位置を表し、３は回路ブロック内の電気部品の数を表す。部品Ｘ１＋３ｎ′は接地と中間脚部との間に接続され、部品Ｘ２＋３ｎ′は同調回路の入力線（例えば、整合ネットワーク１１２の出力部）と中間脚部との間に接続され、部品Ｘ３＋３ｎ′は中間脚部に接続される。例えば、回路ブロック５００１内でｎ＝１、３つのＸ成分には４（＝１＋３＊１）、５（＝２＋３＊１）、６（＝３＋３＊１）、例えばＸ４、Ｘ５、Ｘ６の番号が振られる。
［００５６］すべての回路ブロック５００ｎは、２つの対（Ｘ１＋３ｎ、Ｘ２＋３ｎ）及び（Ｘ１＋３ｎ、Ｘ３＋３ｎ）を有する。例えば、回路ブロック５０００は、図５Ａに示すように、対（Ｘ１、Ｘ２）及び（Ｘ１、Ｘ３）を含む。部品の対（Ｘ１＋３ｎ、Ｘ２＋３ｎ）又は（Ｘ１＋３ｎ、Ｘ３＋３ｎ）の各々は、少なくとも１つの可変キャパシタ５０２（例えば、図５Ｂ（ａ）、（ｃ）、及び／又は（ｄ）に示す）、及び少なくとも１つのインダクタ５０４（例えば、図５Ｂ（ｂ）、（ｃ）、及び／又は（ｄ）に示す）を含む。例えば、回路ブロック５０００、ｎ＝０内で、２つの対（Ｘ１、Ｘ２）及び（Ｘ１、Ｘ３）は各々、可変キャパシタ５０２（例えば、図５Ｂ（ａ）、（ｃ）、及び／又は（ｄ）に示す）及びインダクタ５０４（例えば、図５Ｂ（ｂ）、（ｃ）、及び／又は（ｄ）に示す）を含む。同様に、回路ブロック５００１、ｎ＝１内で、２つの対（Ｘ４、Ｘ５）及び（Ｘ４、Ｘ６）は各々、可変キャパシタ５０２（例えば、図５Ｂ（ａ）、（ｃ）、及び／又は（ｄ）に示す）及びインダクタ５０４（例えば、図５Ｂ（ｂ）、（ｃ）、及び／又は（ｄ）に示す）を含む。同様に、回路ブロック５００２、ｎ＝２内で、２つの対（Ｘ７、Ｘ８）及び（Ｘ７、Ｘ９）は各々、可変キャパシタ５０２（例えば、図５Ｂ（ａ）、（ｃ）、及び／又は（ｄ）に示す）、及びインダクタ５０４（例えば、図５Ｂ（ｂ）、（ｃ）、及び／又は（ｄ）に示す）を含む。少なくとも幾つかの実施形態では、回路ブロック５００ｎのＸ１＋３ｎが直列インダクタを含まない場合（例えば、図５Ｂ（ａ）、及び／又は（ｄ）に示すように）、出力部に近い回路ブロックの中間脚部に別個のインダクタを配置することが可能である。例えば、図５Ａでは、各回路ブロック５００ｎは、中間脚部にインダクタ５０１を含む。少なくとも幾つかの実施形態では、中間脚部の第４のインダクタは、エッジ同調回路１５５の出力部に最も近い回路ブロックに含まれない。
［００５７］上述したように、エッジ同調回路１５５は、近共振で動作し、これにより、ＲＦ電源１１０よりも高い電圧又は／及び低い電圧を調節することが可能である。したがって、回路ブロック５００ｎの各回路ブロックは、回路ブロック、例えば回路ブロック５０００内の少なくとも２つの可変キャパシタ５０２を用いて、２つのＲＦ周波数を独立して同時に調整することができる。３つ以上のＲＦ周波数を同時に調整する必要がある場合、上述し、図５Ａに示すように、回路ブロック５００ｎのうちの２つ以上の回路ブロックを並列に接続することができる。奇数のＲＦ周波数を同時に調整する必要がある場合、電気部品Ｘｉ＋３ｎのうちの１つのある可変キャパシタを固定キャパシタ（図示せず）に置き換えることができる、又は電気部品Ｘｉ＋３ｎのうちの１つを使用しなくてよい、例えばＸ５又はＸ８を使用することができる。
［００５８］出力部において非ゼロＤＣ電圧が要求される場合等の、少なくとも幾つかの実施形態では、ブロッキングキャパシタ５０６（例えば、可変キャパシタ５０２と比較して比較的大きいキャパシタンスを有する）が、回路ブロックの中間脚部に配置され得、ＤＣ電源５０８が、ブロッキングキャパシタ５０６と出力部（例えば、リング電極１１１）との間に配置され得る。少なくとも１つのキャパシタ（例えば、可変キャパシタ又は固定キャパシタ）が中間脚部に既に設けられている場合、ＤＣ電源５０８は、出力部（例えば、リング電極１１１）と出力部に最も近いキャパシタとの間に配置され得る。例えば、図５Ａの回路ブロック５００２では、ブロッキングキャパシタ５０６は、電気部品Ｘ７と出力部に最も近いインダクタ５０１との間に配置され得、ＤＣ電源５０８は、ブロッキングキャパシタ５０６の出力部側に接続され得る。
［００５９］図６は、本開示の少なくとも幾つかの実施形態に係る、基板支持アセンブリ上に位置決めされた基板を（例えば、図５の回路ブロック５００ｎを含むエッジ同調回路１５５を使用して）処理するための方法６００を示す図である。電力がリング電極１１１に印加される（例えば、異なるＲＦ周波数の２つ以上のＲＦ電源１１０からＲＦ電力が供給される）と、上述のように、結合の結果としてＲＦ電圧及び電流がエッジリング１０６において発生する。エッジリング１０６におけるＲＦ電圧及び位相と、エッジ同調回路１５５（例えば、回路ブロック５００ｎのうちの１又は複数を含む）の出力部における電圧及び位相との間の関係は、伝送線理論及び回路理論の物理法則に従うものであり、特定のハードウェア構成において、ＲＦ電源１１０の各ＲＦ周波数に対する校正及び決定が可能である。同様に、基板１０５におけるＲＦ電圧及び位相と、整合ネットワーク１１２の出力部における電圧及び位相との間の関係も、特定のハードウェア構成において、ＲＦ電源１１０の各ＲＦ周波数に対する校正及び決定が可能である。したがって、少なくとも幾つかの実施形態では、エッジ同調回路１５５は、ＲＦ電源１１０ａ、１１０ｂ、１１０ｃ等の各ＲＦ周波数における基板１０５とエッジ同調回路１５５の出力部との間のＲＦ振幅及び位相の関係を求めるように校正することが可能である。同様に、エッジリング１０６と整合ネットワーク１１２の出力部との間のＲＦ振幅及びＲＦ位相の関係も校正可能である。
［００６０］６０２において、２つ以上のＲＦ電源（例えば、ＲＦ電源１１０ａ、１１０ｂ、１１０ｃ）から、２つ以上のＲＦ電源と電極及びエッジリングの各々との間に結合された整合ネットワーク（例えば、整合ネットワーク１１２）を通して、基板の下方に配置された電極及びそれに隣接して位置決めされたエッジリング（例えば、エッジリング１０６）の各々に、２つ以上の周波数のＲＦ電力が供給される。より具体的には、基板１０５のプラズマ処理中、ＲＦ電源１１０ａ、１１０ｂ、１１０ｃのうちの２つ以上等からのＲＦ電力は、整合ネットワーク１１２及びベースプレート４０５又は第１の電極１０９（例えば、チャック電極）を通して結合することによって基板１０５に供給／給電される。同時に、ＲＦ電源１１０ａ、１１０ｂ、１１０ｃ等からのＲＦ電力も、整合ネットワーク１１２、エッジ同調回路１５５、及びリング電極１１１を通して結合することにより、エッジリング１０６に供給／給電される。
［００６１］次に６０４において、例えば、エッジリングに隣接するプラズマシースの、基板に隣接するプラズマシースとの比較の差を制御するために、２つ以上のＲＦ電源のそれぞれの信号のＲＦ振幅又はＲＦ位相のうちの少なくとも１つが、２つ以上のＲＦ電源とエッジリングとの間に配置されたエッジ同調回路を用いて調整され得る。
［００６２］より具体的には、エッジ同調回路１５５及び整合ネットワーク１１２の出力部におけるＲＦ電圧、ＲＦ電流、及び／又はＲＦ位相は、２つ以上のＲＦ電源１１０の各ＲＦ周波数において測定され得る。その後、２つ以上のＲＦ電源１１０ａ、１１０ｂ、１１０ｃ等のそれぞれの信号のＲＦ振幅及び／又はＲＦ位相は、同時に調整され得る。
［００６３］例えば、測定されたエッジ同調回路１５５及び整合ネットワーク１１２の出力部におけるＲＦ電圧、ＲＦ電流、及び／又はＲＦ位相に基づいて、基板１０５及びエッジリング１０６におけるＲＦ振幅及びＲＦ位相が算出され得る。例えば、上述の校正モデルを用いて、例えばシステムコントローラ１０８を用いて、ＲＦ電源の各ＲＦ周波数において、基板１０５及びエッジリング１０６におけるＲＦ電圧、ＲＦ電流、及び／又はＲＦ位相が測定／算出され得る。
［００６４］エッジリング１０６の腐食、又は基板１０５のエッジ近傍のプラズマシース不均一性又は特徴傾斜を補償するために、様々なプラズマ処理条件において、異なるＲＦ周波数における基板１０５とエッジリング１０６との間の様々なＲＦ電圧比を算出する（目標とする）ことが可能である。同様に、基板１０５とエッジリング１０６との間の様々な位相差もまた、算出する（目標とする）ことが可能である。各ＲＦ周波数において目標とする電圧比及び位相差を同時に達成するために、エッジ同調回路１５５の回路ブロック５００ｎ内の所望の可変キャパシタ５０２（複数可）の値を、例えば図４Ａ及び図４Ｂの回路モデル及び上述の事前校正結果に基づいて算出することが可能である。このような計算は、システムコントローラ１０８を用いて実行することができる。
［００６５］算出したキャパシタンス値を使用して、可変キャパシタ５０２が調節され得る。可変キャパシタ５０２が調整されている間、システムコントローラ１０８は、エッジ同調回路１５５及び整合ネットワーク１１２の出力部におけるＲＦ電圧、ＲＦ電流、及び／又はＲＦ位相を監視し、複数のＲＦ周波数において目標電圧比及び位相差を達成するためにモデル予測キャパシタ値を再調節する。
［００６６］エッジ同調回路１５５の回路ブロック５００ｎ内の１又は複数の可変キャパシタ５０２が調節されている間、２つ以上のＲＦ電源１１０の出力電力は、適用された各ＲＦ周波数において基板１０５を一定のＲＦ電圧に保つように調節され得る。そうすることで、例えば、エッジ同調回路１５５を調整することによって基板エッジでのプロセス性能が調整される間、基板１０５の中心でのプロセス性能は影響を受けないため、基板中心でのプラズマパラメータへの影響を最小限に抑えて、又はそれに全く影響を与えずに、最エッジプロファイル制御及び特徴傾斜補正のための調整ノブが有利に得られる。更に、本明細書に記載の実施例は、基板中心におけるプラズマパラメータに影響を与えることなく、基板エッジに隣接するプラズマシースを調節することを可能にし、したがって、最エッジプロセスプロファイル制御及び特徴傾斜補正のための調整ノブが得られ、ダウンタイム、粒子を軽減し、消耗品の支出を削減しながら、デバイスの歩留まりを改善する。
［００６７］基板１０５においてＲＦ電圧を一定に保ちながら、基板１０５とエッジリング１０６との間の目標電圧比及び位相差を達成及び維持するために、６０２から６０４までの閉制御フィードバックループ６０６が、プラズマ処理時間全体を通してシステムコントローラ１０８によって実施される。
［００６８］ＲＦ回路４００Ａ及びＲＦ回路４００Ｂを有する基板支持アセンブリ１０４の試験は、基板のエッジにおけるプラズマ制御が強化されていることを示す。更に、特徴傾斜制御が強化される。例えば、３００ｍｍの基板を用いた試験は、エッジリング１０６の下方のリング電極１１１に印加された低電圧及び高電圧が、半径１４６ｍｍで約７度を超える範囲、及びそれ以上の範囲を生じさせることが示された。更に、石英カバーリング（図示せず）を有する基板支持アセンブリ１０４の試験は、石英カバーリングを有しない基板支持アセンブリ１０４の試験と同様の結果をもたらした。このように、石英カバーリングを採用することで、プラズマシース制御を得るだけでなく、粒子の発生も抑えられる。
［００６９］前述の内容は本開示の実施形態を対象としているが、その基本的な範囲から逸脱することなく、本開示の他のさらなる実施形態を考案することが可能である。

Claims (14)

  1. 基板支持アセンブリであって、
    静電チャックであって、基板を該静電チャックの基板支持面にチャックするためにその中に埋め込まれた１又は複数のチャック電極を有する静電チャックと、
    前記静電チャック上に配置され、前記基板支持面を囲むエッジリングと、
    前記エッジリングと、前記静電チャックの下方に配置されたベースプレート又は前記静電チャック内に配置された電極のうちの少なくとも１つとに結合された２つ以上の無線周波数（ＲＦ）電源と、
    前記エッジリングを前記２つ以上のＲＦ電源に結合させる整合ネットワークと、
    前記エッジリングを前記２つ以上のＲＦ電源に結合させるＲＦ回路であって、互いに並列に接続され且つ前記２つ以上のＲＦ電源と前記エッジリングの間に配置された２つ以上の回路ブロックを用いて、前記２つ以上のＲＦ電源のそれぞれの信号のＲＦ振幅又はＲＦ位相のうちの少なくとも１つを同時に調整するように構成されたＲＦ回路と
    を備える、基板支持アセンブリ。
  2. 前記エッジリングにおけるＲＦ電圧、ＲＦ電流、又はＲＦ位相のうちの少なくとも１つを操作するために、前記ＲＦ回路に結合され且つ前記エッジリングの下方に配置されたリング電極を介して、２つ以上の可変キャパシタを調節するように構成されたコントローラ
    を更に備える、請求項１に記載の基板支持アセンブリ。
  3. 前記ＲＦ回路は近共振で動作し、前記２つ以上の回路ブロックの各々は、
    接地と前記回路ブロックの中間脚部との間に接続された電気部品、
    前記整合ネットワークの入力線と前記回路ブロックの前記中間脚部との間に接続された電気部品、及び
    前記回路ブロックの前記中間脚部に接続された電気部品、
    を含む、請求項１に記載の基板支持アセンブリ。
  4. 前記電気部品は、可変キャパシタと、インダクタ、インダクタと直列の可変キャパシタ、又はインダクタと並列の可変キャパシタのうちの少なくとも１つとを含む、請求項３に記載の基板支持アセンブリ。
  5. 前記２つ以上の回路ブロックのうちの１つの回路ブロックの出力部は、ブロッキングキャパシタ、及び前記ブロッキングキャパシタと前記２つ以上の回路ブロックのうちの１つの回路ブロックの出力部との間に配置されたＤＣ電源を含む、請求項３に記載の基板支持アセンブリ。
  6. 前記２つ以上のＲＦ電源は、前記静電チャックに配置された電極に結合される、請求項１に記載の基板支持アセンブリ。
  7. 前記２つ以上のＲＦ電源は、前記ベースプレートに結合される、請求項１に記載の基板支持アセンブリ。
  8. 前記エッジリングの下方に配置されたリング電極に結合され、動作中に前記エッジリングにクランプ力を与えるように構成されたＤＣ電源を更に備える、請求項１に記載の基板支持アセンブリ。
  9. 前記２つ以上のＲＦ電源及び前記整合ネットワークは、前記基板と前記エッジリングの下方に配置されたリング電極とによって使用中に共有されるように構成される、請求項１から３又は６から８のいずれか一項に記載の基板支持アセンブリ。
  10. プロセスチャンバであって、
    チャンバ本体と、
    前記チャンバ本体上に配置されたリッドと、
    前記リッドの上方に位置決めされたプラズマ装置と、
    前記チャンバ本体内に位置決めされた基板支持アセンブリであって、
    静電チャックであって、基板を該静電チャックの基板支持面にチャックするためにその中に埋め込まれた１又は複数のチャック電極を有する静電チャックと、
    前記静電チャック上に配置され、前記基板支持面を囲むエッジリングと、
    前記エッジリングと、前記静電チャックの下方に配置されたベースプレート又は前記静電チャック内に配置された電極のうちの少なくとも１つとに結合された２つ以上の無線周波数（ＲＦ）電源と、
    前記エッジリングを前記２つ以上のＲＦ電源に結合させる整合ネットワークと、
    前記エッジリングを前記２つ以上のＲＦ電源に結合させるＲＦ回路であって、互いに並列に接続され且つ前記２つ以上のＲＦ電源と前記エッジリングの間に配置された２つ以上の回路ブロックを用いて、前記２つ以上のＲＦ電源のそれぞれの信号のＲＦ振幅又はＲＦ位相のうちの少なくとも１つを同時に調整するように構成されたＲＦ回路と
    を含む基板支持アセンブリと
    を備える、プロセスチャンバ。
  11. 前記エッジリングにおけるＲＦ電圧、ＲＦ電流、又はＲＦ位相のうちの少なくとも１つを操作するために、前記ＲＦ回路に結合され且つ前記エッジリングの下方に配置されたリング電極を介して、２つ以上の可変キャパシタを調節するように構成されたコントローラ
    を更に備える、請求項１０に記載のプロセスチャンバ。
  12. 前記ＲＦ回路は近共振で動作し、前記２つ以上の回路ブロックの各々は、
    接地と前記回路ブロックの中間脚部との間に接続された電気部品、
    前記整合ネットワークの入力線と前記回路ブロックの前記中間脚部との間に接続された電気部品、及び
    前記回路ブロックの前記中間脚部に接続された電気部品、
    を含む、請求項１０に記載のプロセスチャンバ。
  13. 前記電気部品は、可変キャパシタと、インダクタ、インダクタと直列の可変キャパシタ、又はインダクタと並列の可変キャパシタのうちの少なくとも１つとを含む、請求項１２に記載のプロセスチャンバ。
  14. 前記２つ以上の回路ブロックのうちの１つの回路ブロックの出力部は、ブロッキングキャパシタ、及び前記ブロッキングキャパシタと前記２つ以上の回路ブロックのうちの１つの回路ブロックの出力部との間に配置されたＤＣ電源を含む、請求項１２に記載のプロセスチャンバ。
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