JP7485823B2 - 半導体装置 - Google Patents
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Description
動方法、またはその作製方法に関する。また、本発明の一形態は、物、方法、または、製
造方法に関する。または、本発明の一形態は、プロセス、マシン、マニュファクチャ、ま
たは、組成物(コンポジション・オブ・マター)に関する。
全般を指す。記憶装置、表示装置、電気光学装置、蓄電装置、半導体回路及び電子機器は
、半導体装置を有する場合がある。
タ(TFT)ともいう)を構成する技術が注目されている。該トランジスタは集積回路(
IC)や画像表示装置(表示装置)のような電子デバイスに広く応用されている。トラン
ジスタに適用可能な半導体薄膜としてシリコンを代表とする半導体材料が広く知られてい
るが、その他の材料として酸化物半導体が注目されている。例えば、酸化亜鉛、またはI
n-Ga-Zn酸化物半導体を用いてトランジスタを作製する技術が開示されている(特
許文献1参照)。
トランジスタ、以下、OSトランジスタと呼ぶ)はオフ電流が非常に小さい。そのことを
利用して、特許文献2及び3には、OSトランジスタ、Siトランジスタおよび容量素子
を用いた不揮発性メモリが開示されている。これらの不揮発性メモリは、書き換え可能回
数に制限がなく、さらに消費電力も少ない。
リが開示されている。また、特許文献3では、OSトランジスタと容量素子が異なる層に
形成されている不揮発性メモリが開示されている。
セルの面積のうち、OSトランジスタがある程度の面積を占有してしまうため、容量素子
に充分な面積を割り当てることができない。
タに影響されずに面積を広くとることができるが、メモリセルの集積化が進み、メモリセ
ルのサイズが小さくなると、容量素子に充分な面積を割り当てることができなくなる。
本発明の一形態は、大容量のデータを記憶する記憶装置を提供することを課題の一とする
。また、本発明の一形態は、消費電力の小さい記憶装置を提供することを課題の一とする
。また、本発明の一形態は、新規な半導体装置の提供を課題の一とする。
形態は、これらの課題の全て解決する必要はない。また、列記した以外の課題が、明細書
、図面、請求項などの記載から、自ずと明らかとなるものであり、これらの課題も、本発
明の一形態の課題となり得る。
量素子と、導電体と、配線と、を有する記憶装置である。導電体は、第1トランジスタの
ソースまたはドレインの一方としての機能を有する。導電体は、第1容量素子の第1電極
としての機能を有する。第1容量素子の第2電極は、配線に電気的に接続される。第2容
量素子の第1電極は、導電体に電気的に接続される。第2容量素子の第2電極は、配線に
電気的に接続される。第2トランジスタのゲートは、導電体に電気的に接続される。第1
トランジスタはチャネル形成領域に酸化物半導体を有する。第2トランジスタはチャネル
形成領域にシリコンを有する。第2容量素子と第1容量素子とは、互いに重なる領域を有
する。
大きいことが好ましい。
1容量素子と、第2容量素子と、導電体と、第1乃至第3配線と、を有する記憶装置であ
る。導電体は、第1トランジスタのソースまたはドレインの一方としての機能を有する。
導電体は、第1容量素子の第1電極としての機能を有する。第1容量素子の第2電極は、
第1配線に電気的に接続される。第2容量素子の第1電極は、導電体に電気的に接続され
る。第2容量素子の第2電極は、第1配線に電気的に接続される。第2トランジスタのゲ
ートは、導電体に電気的に接続される。第2トランジスタのソースまたはドレインの一方
は、第3トランジスタを介して、第2配線に電気的に接続される。第2トランジスタのソ
ースまたはドレインの他方は、第3配線に電気的に接続される。第1トランジスタはチャ
ネル形成領域に酸化物半導体を有する。第2トランジスタはチャネル形成領域にシリコン
を有する。第3トランジスタはチャネル形成領域にシリコンを有する。第2容量素子と第
1容量素子とは、互いに重なる領域を有する。
大きいことが好ましい。
ハである。
。
明の一形態により、大容量のデータを記憶する記憶装置を提供することができる。また、
本発明の一形態により、消費電力の小さい記憶装置を提供することができる。また、本発
明の一形態により、新規な半導体装置を提供することができる。
形態は、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、
図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項な
どの記載から、これら以外の効果を抽出することが可能である。
る形態で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及
び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、
以下の実施の形態の記載内容に限定して解釈されるものではない。
場合がある。よって、必ずしもそのスケールに限定されない。なお図面は、理想的な例を
模式的に示したものであり、図面に示す形状または値などに限定されない。
ル(又はGND)と呼ぶ場合がある。
また、1つの実施の形態の中に、複数の構成例が示される場合は、互い構成例を適宜組み
合わせることが可能である。
置について説明を行う。
〈メモリセル10a〉
図1(A)は、メモリセル10aの構成例を示す回路図である。メモリセル10aは、ト
ランジスタOS1と、トランジスタTr1と、トランジスタTr2と、容量素子Cs1と
、容量素子Cs2と、を有する。また、メモリセル10aは、配線BL、配線SL、配線
WWL、配線RWL、配線WCLおよび配線BGに電気的に接続されている。
、チャネル形成領域を間に介して、互いに重なる領域を有する。なお、第1ゲートをゲー
トまたはフロントゲートと呼び、第2ゲートをバックゲートと呼ぶ場合がある。
1の第2ゲートは配線BGに電気的に接続される。トランジスタOS1のソースまたはド
レインの一方は、トランジスタTr1のゲートに電気的に接続される。トランジスタOS
1のソースまたはドレインの他方は配線BLに電気的に接続される。
線SLに電気的に接続される。トランジスタTr1のソースまたはドレインの他方は配線
BLに電気的に接続される。
Cs1の第2電極は配線WCLに電気的に接続される。容量素子Cs2の第1電極はトラ
ンジスタTr1のゲートに電気的に接続され、容量素子Cs2の第2電極は配線WCLに
電気的に接続される。容量素子Cs1と容量素子Cs2とは、並列に接続された容量素子
とみなすことができる。
の結節点をノードFNと呼称する。
位が与えられる。
Lレベルの電位が与えられる。
が好ましい。また、トランジスタTr1およびトランジスタTr2はオン電流が大きいト
ランジスタを用いることが好ましい。オン電流が大きいトランジスタとして、例えば、チ
ャネル形成領域にシリコン(Si)を用いたトランジスタ(Siトランジスタ)が好まし
い。
電流)が小さいトランジスタが用いられることが好適である。ここでは、オフ電流が小さ
いとは、ソースとドレインとの間の電圧を1.8Vとし、チャネル幅1μmあたりの規格
化されたオフ電流が、室温において1×10-20A以下、85℃において1×10-1
8A以下、又は125℃において1×10-16A以下、であることをいう。このように
オフ電流が低いトランジスタとしては、OSトランジスタが挙げられる。
荷(データ)が書き込まれる。ノードFNに電荷が書き込まれた後に、トランジスタOS
1をオフにすることで、メモリセル10aはノードFNに電荷を保持することができる。
保持することができる。また、メモリセル10aはトランジスタOS1をオンするだけで
データを書き込むことができるので、例えば、書込みに高電圧の必要なフラッシュメモリ
と比べて、小さい電力でデータを書き込むことができる。すなわちメモリセル10aを用
いた記憶装置は消費電力を小さくすることができる。
メモリセル10aは、トランジスタTr2をトランジスタTr1のソースまたはドレイン
の他方と配線BLとの間に設けることができる。その場合の回路図を図1(B)に示す。
図1(B)に示すメモリセル10bの各構成要素の詳細は、メモリセル10aの記載を参
照すればよい。
次に、メモリセル10aの書き込み動作と読み出し動作について、図2を用いて説明を行
う。以下の説明はノードFNが1ビットのデータを保持する場合について説明を行う。な
お、以下の説明はメモリセル10bに対してもそのまま適用することができる。
WWL、配線RWL、配線WCL、配線BL、配線SL、ノードFN、配線BGに与えら
れる電位をそれぞれ表している。また、図2のタイミングチャートは、期間P1乃至P5
に分割されている。
ル10aの書き込み期間を表す。期間P4はメモリセル10aの読み出し期間を表す。
は、低電源電位または接地電位であることが好ましい。
電位VBGが与えられている。電位VBGは負電位であることが好ましい。電位VBGに
負電位を与えることで、トランジスタOS1をノーマリ・オフにすることができる。なお
、ここで言うノーマリ・オフとは、配線WWLにGNDを与えたとき、トランジスタOS
に流れるチャネル幅1μmあたりの電流が室温において1×10-20A以下、85℃に
おいて1×10-18A以下、又は125℃において1×10-16A以下であることを
いう。
まず、期間P1において、配線WWLおよび配線BLはGNDが与えられ、配線RWLは
電位V2が与えられている。このとき、トランジスタTr2はオフになり、配線BLと配
線SLとの間に電流は流れない。トランジスタTr2をオフにするために、電位V2と電
位V3の差(V2-V3)は、トランジスタTr2のしきい値電圧よりも大きいことが好
ましい。
次に、期間P2において、配線WWLに電位V1を与え、配線BLに電位V2(データ「
1」)、またはGND(データ「0」)を与える。電位V1は、電位V2にトランジスタ
OS1のしきい値電圧を足し合わせた値よりも、大きいことが好ましい。このとき、トラ
ンジスタOS1はオンになり、配線BLに与えられたデータはノードFNに書き込まれる
。
次に、期間P3において、配線WWL及び配線BLにGNDを与える。このとき、トラン
ジスタOS1はオフになり、ノードFNに書き込まれたデータは保持される。
次に、期間P4において、配線BLを電気的に浮遊状態にし、配線RWLにGNDを与え
る。このとき、トランジスタTr2がオンになる。
ため、配線SLと配線BLの間に電流は流れず、配線BLはGNDを維持する。なお、ト
ランジスタTr1をオフにするために、電位V2と電位V3の差(V2-V3)は、トラ
ンジスタTr1のしきい値電圧よりも大きいことが好ましい。
ため、配線SLと配線BLは導通状態になり、配線BLは電位V3になるまで(配線BL
と配線SLが等電位になるまで)充電される。なお、トランジスタTr1をオンにするた
めに、GNDと電位V3の差(-V3)はトランジスタTr1のしきい値電圧よりも小さ
いことが好ましい。また、トランジスタTr2をオンにするために、GNDと電位V3の
差(-V3)はトランジスタTr2のしきい値電圧よりも小さいことが好ましい。
を判定することが可能になる。
次に、期間P5において、配線RWLに電位V2を与え、配線BLにGNDを与え、ノー
ドFNのデータを保持する。
き込みが可能になる。
次に、メモリセル10aの上面図について、図3乃至図5を用いて説明を行う。
板に形成されたトランジスタTr1とトランジスタTr2の上面図を示している。図3(
A)において、半導体SEM1は、トランジスタTr1及びTr2の活性層領域としての
機能を有し、導電体G11はトランジスタTr1のゲート電極としての機能を有し、導電
体G12はトランジスタTr2のゲート電極としての機能を有する。
メモリセル10aのy方向(縦方向)の長さを表している。lxとlyの積は、メモリセ
ル10aの面積を表している。
導電体M14を追加した場合の上面図である。導電体M11は配線BLとしての機能を有
し、導電体M12は配線SLとしての機能を有する。
的に接続されている。半導体SEM1と導電体M11はプラグV12を介して電気的に接
続されている。半導体SEM1と導電体M12はプラグV13を介して電気的に接続され
ている。導電体G12と導電体M14はプラグV14を介して、電気的に接続されている
。
び導電体M24を追加した場合の上面図である。導電体M24は配線RWLとしての機能
を有する。
的に接続されている。導電体M13と導電体M23はプラグV22を介して電気的に接続
されている。導電体M14と導電体M24はプラグV23を介して、電気的に接続されて
いる。
半導体SEM2は、トランジスタOS1の半導体領域としての機能を有する。
の上面図である。導電体S22はトランジスタOS1のソースまたはドレインの一方とし
ての機能を有し、導電体S21はトランジスタOS1のソースまたはドレインの他方とし
ての機能を有する。
の上面図である。導電体G21はトランジスタOS1のゲートとしての機能を有する。
を太い破線で示している。
び導電体M34を追加した場合の上面図である。導電体M32は配線WWLとしての機能
を有し、導電体M34は配線WCLとしての機能を有する。
的に接続されている。導電体S21と導電体M31はプラグV42を介して電気的に接続
されている。導電体G21と導電体M32はプラグV43を介して電気的に接続されてい
る。導電体S22と導電体M33はプラグV44を介して電気的に接続されている。導電
体M23と導電体M33はプラグV45を介して電気的に接続されている。導電体G22
と導電体M34はプラグV46を介して電気的に接続されている。
面図である。導電体CE1は容量素子Cs2の第1電極としての機能を有し、導電体CE
2は容量素子Cs2の第2電極としての機能を有する。
素子Cs2は、先に示した容量素子Cs1と重なる領域を有することが好ましい。こうす
ることで、メモリセル10aの記憶容量を維持したまま、メモリセル10aの面積を小さ
くすることができる。
の上面図である。
的に接続されている。導電体CE1と導電体M41はプラグV52を介して電気的に接続
されている。導電体CE2と導電体M42はプラグV53を介して電気的に接続されてい
る。導電体M34と導電体M42はプラグV54を介して電気的に接続されている。
次に、メモリセル10aの断面図について、図6を用いて説明を行う。図6は、図5(C
)の一点鎖線Y1‐Y2における断面図を示している。
、層L5を有する。
G11と、側壁絶縁層14と、側壁絶縁層15と、プラグV11とを有する。
詳細については後述する。
4と、絶縁体17と、絶縁体18と、絶縁体19と、酸化物半導体41と、酸化物半導体
42と、酸化物半導体43と、絶縁体20と、絶縁体21と、導電体S21と、導電体S
22と、導電体G21と、導電体G22と、プラグV42と、絶縁体22と、を有する。
導電体M24は配線RWLとしての機能を有する。
体G21はトランジスタOS1のゲートとしての機能を有する。導電体S22はトランジ
スタOS1のソースまたはドレインの一方としての機能を有し、導電体S21はトランジ
スタOS1のソースまたはドレインの他方としての機能を有する。また、導電体S22は
容量素子Cs1の第1電極としての機能を有する。導電体G22は容量素子Cs1の第2
電極としての機能を有する。絶縁体20は容量素子Cs1の誘電体としての機能を有する
。また、絶縁体20はトランジスタOS1のゲート絶縁体としての機能も有する。なお、
トランジスタOS1の詳細については後述する。
は配線WWLとしての機能を有し、導電体M34は配線WCLとしての機能を有する。
42とを有する。導電体CE1は容量素子Cs2の第1電極としての機能を有し、導電体
CE2は容量素子Cs2の第2電極としての機能を有する。絶縁体23は容量素子Cs2
の誘電体としての機能を有する。図中には容量素子Cs2に相当する箇所が破線で示して
ある。
いる。そのため、メモリセル10aの製造工程において、トランジスタOS1のソースお
よびドレインと容量素子Cs1の第1電極とは、同時に形成される。また、トランジスタ
OS1のゲート絶縁体と容量素子Cs1の誘電体とは、同時に形成される。また、トラン
ジスタOS1のゲートと容量素子Cs1の第2電極とは、同時に形成される。
また、容量素子Cs1と容量素子Cs2とは、互いに重なる領域を有する。
リセル10aの面積のうち、トランジスタOS1がある程度の面積を占有してしまうと、
容量素子Cs1に充分な面積を割り当てることができない。
素子Cs2は、トランジスタOS1に影響されずに面積を広くとることができるが、メモ
リセル10aの集積化が進み、メモリセル10aのサイズが小さくなると、容量素子Cs
2に充分な面積を割り当てることができなくなる。
分を容量素子Cs1が補うことができるので好ましい。
体23)の膜厚よりも薄くすることが好ましい。絶縁体20はトランジスタOS1のゲー
ト絶縁体も兼ねているので、絶縁体20を厚くしすぎるとトランジスタOS1が動作しな
くなる。また、容量素子Cs2は面積が広いので、絶縁体23を薄くしすぎると絶縁体2
3を流れるリーク電流が増大し、容量素子Cs2は電荷を保持することができなくなる。
板、シリコンゲルマニウムからなる化合物半導体基板や、SOI(Silicon On
Insulator)基板などを用いることができる。また、基板11として、例えば
、ガラス基板、石英基板、プラスチック基板、金属基板、貼り合わせフィルム、繊維状の
材料を含む紙、又は基材フィルム、などを用いてもよい。また、ある基板を用いて半導体
素子を形成し、その後、別の基板に半導体素子を転置してもよい。
ては、例えば、金属、合金、樹脂もしくはガラス、またはそれらの繊維などを用いること
ができる。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリアミド(ナイロ
ン、アラミドなど)、ポリイミド、ポリカーボネート、アクリル、ポリテトラフルオロエ
チレン(PTFE)などがある。なお、可とう性基板上にトランジスタを設ける方法とし
ては、非可とう性の基板上にトランジスタを作製した後、トランジスタを剥離し、可とう
性基板である基板11に転置する方法もある。その場合には、非可とう性基板とトランジ
スタとの間に剥離層を設けるとよい。
ンジスタと分離されている。素子分離層12として、酸化シリコン、酸化窒化シリコン、
窒化酸化シリコン、窒化シリコン等を用いることができる。なお、本明細書において、酸
化窒化物とは、窒素よりも酸素の含有量が多い化合物をいい、窒化酸化物とは、酸素より
も窒素の含有量が多い化合物をいう。
1、V42、V53として、銅、タングステン、モリブデン、金、アルミニウム、マンガ
ン、チタン、タンタル、ニッケル、クロム、鉛、錫、鉄、コバルト、ルテニウム、白金、
イリジウム、ストロンチウムの低抵抗材料からなる単体、合金、またはこれらを主成分と
する化合物を含む導電体の単層または積層とすることが好ましい。特に、耐熱性と導電性
を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましい。また、
アルミニウムや銅などの低抵抗材料を用いることが好ましい。
る絶縁体を用いることが好ましい。例えば、銅の拡散を抑制する絶縁体の一例として、窒
化シリコンを用いることができる。また、酸化アルミニウムなどの金属酸化物を用いても
よい。
を参照すればよい。
OS1が有する酸化物半導体に侵入すると、トランジスタOS1の特性を低下させる場合
がある。従って、絶縁体16、絶縁体25および絶縁体22には、水素に対するバリア性
を有する絶縁体を用いることが好ましい。上記絶縁体の一例として、CVD法で形成した
窒化シリコンが挙げられる。
ハフニウム、酸化タンタルなどの金属酸化物が挙げられる。特に、酸化アルミニウムは水
素に対する遮断効果が高い。また、酸化アルミニウムは酸素に対する遮蔽効果も高い。そ
のため、トランジスタOS1を構成する酸化物半導体からの酸素の放出を抑制することが
できる。
リア性を有する導電体が設けられることが好ましい。水素に対するバリア性を有する導電
体として、例えば、窒化タンタルが挙げられる。上述のように水素に対するバリア性を有
する導電体を設けることで、導電体またはプラグを介して、トランジスタOS1に侵入す
る水素を防ぐことができる。
tion)法で成膜することが好ましい。これにより、絶縁体16を良好な被覆性で成膜
し、クラックやピンホールなどが形成されることを抑制することができる。また、例えば
、絶縁体25をスパッタリング法で成膜することが好ましい。これにより、絶縁体16よ
り速い成膜速度で成膜でき、絶縁体16より生産性よく膜厚を大きくすることができる。
このような絶縁体16と絶縁体25の積層にすることで、水素などの不純物に対するバリ
ア性を向上させることができる。なお、絶縁体25は、絶縁体16の下に設ける構成とし
てもよい。また、絶縁体16が不純物に対して十分なバリア性を持つ場合、絶縁体25を
設けない構成としてもよい。
れている。上記絶縁体には、酸化アルミニウム、窒化酸化アルミニウム、酸化マグネシウ
ム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム
、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジ
ム、酸化ハフニウム、酸化タンタルなどから選ばれた一種以上の材料を含む絶縁体を用い
ることができる。また、当該領域には、ポリイミド樹脂、ポリアミド樹脂、アクリル樹脂
、シロキサン樹脂、エポキシ樹脂、フェノール樹脂等の有機樹脂を用いることもできる。
次に、図7(A)乃至(C)を用いてトランジスタTr1およびトランジスタTr2の詳
細について説明を行う。
面図と同じ)を示している。図7(B)は図7(A)の一点鎖線X1‐X2における断面
図を示し、図7(C)は図7(A)の一点鎖線Y1‐Y2における断面図を示している。
なお、一点鎖線X1‐X2をトランジスタTr1、Tr2のチャネル長方向、一点鎖線Y
1‐Y2をトランジスタTr1のチャネル幅方向と呼ぶ場合がある。
dと、高濃度不純物領域31a乃至31c、該高濃度不純物領域に接して設けられた導電
性領域33a乃至33c、トランジスタTr1のゲート絶縁体としての機能を有する絶縁
体34aと、トランジスタTr2のゲート絶縁体としての機能を有する絶縁体34bと、
トランジスタTr1のゲート電極としての機能を有する導電体G11と、トランジスタT
r2のゲート電極としての機能を有する導電体G12と、導電体G11の側壁に設けられ
た側壁絶縁層14a、15aと、導電体G12の側壁に設けられた側壁絶縁層14b、1
5bと、を有する。なお、導電性領域33a乃至33cには、金属シリサイド等を用いて
もよい。
。
次に、図8(A)乃至(C)を用いてトランジスタOS1の詳細について説明を行う。
とその周辺を示している。図8(B)は図8(A)の一点鎖線Y1‐Y2における断面図
を示し、図8(C)は図8(A)の一点鎖線X1‐X2における断面図を示している。な
お、一点鎖線Y1‐Y2をトランジスタOS1のチャネル長方向、一点鎖線X1‐X2を
トランジスタOS1のチャネル幅方向と呼ぶ場合がある。
縁体(第1ゲート絶縁体)として機能する絶縁体20と、第2ゲートとして機能する導電
体M22(導電体M22a、導電体M22b)と、第2ゲート絶縁体として機能する絶縁
体17、絶縁体18および絶縁体19と、酸化物半導体40(酸化物半導体41、酸化物
半導体42および酸化物半導体43)と、ソースまたはドレインの一方として機能する導
電体S22と、ソースまたはドレインの他方として機能する導電体S21と、導電体G2
1を保護する絶縁体21と、過剰酸素を有する(化学量論的組成よりも過剰に酸素を含む
)絶縁体26と、を有する。
2と、酸化物半導体42上の酸化物半導体43と、を有する。なお、トランジスタOS1
をオンさせると、主として酸化物半導体42に電流が流れることから、酸化物半導体42
はチャネル形成領域としての機能を有する。一方、酸化物半導体41および酸化物半導体
43は、酸化物半導体42との界面近傍(混合領域となっている場合もある)は電流が流
れる場合があるものの、そのほかの領域は絶縁体として機能する場合がある。
次に酸化物半導体40に、用いることが可能な酸化物半導体について説明する。
ムおよび亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、
イットリウムまたはスズなどが含まれていることが好ましい。また、ホウ素、シリコン、
チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム
、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれ
た一種、または複数種が含まれていてもよい。
場合を考える。なお、元素Mは、アルミニウム、ガリウム、イットリウムまたはスズなど
とする。そのほかの元素Mに適用可能な元素としては、ホウ素、シリコン、チタン、鉄、
ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、
ハフニウム、タンタル、タングステン、マグネシウムなどがある。ただし、元素Mとして
、前述の元素を複数組み合わせても構わない場合がある。
れる。非単結晶酸化物半導体としては、例えば、CAAC-OS(c-axis ali
gned crystalline oxide semiconductor)、多結
晶酸化物半導体、nc-OS(nanocrystalline oxide semi
conductor)、擬似非晶質酸化物半導体(a-like OS:amorpho
us-like oxide semiconductor)および非晶質酸化物半導体
などがある。
し、歪みを有した結晶構造となっている。なお、歪みとは、複数のナノ結晶が連結する領
域において、格子配列の揃った領域と、別の格子配列の揃った領域と、の間で格子配列の
向きが変化している箇所を指す。
ある。また、歪みにおいて、五角形、および七角形などの格子配列を有する場合がある。
なお、CAAC-OSにおいて、歪み近傍においても、明確な結晶粒界(グレインバウン
ダリーともいう)を確認することはできない。即ち、格子配列の歪みによって、結晶粒界
の形成が抑制されていることがわかる。これは、CAAC-OSが、a-b面方向におい
て酸素原子の配列が稠密でないことや、金属元素が置換することで原子間の結合距離が変
化することなどによって、歪みを許容することができるためと考えられる。
M、亜鉛、および酸素を有する層(以下、(M,Zn)層)とが積層した、層状の結晶構
造(層状構造ともいう)を有する傾向がある。なお、インジウムと元素Mは、互いに置換
可能であり、(M,Zn)層の元素Mがインジウムと置換した場合、(In,M,Zn)
層と表すこともできる。また、In層のインジウムが元素Mと置換した場合、(In,M
)層と表すこともできる。
nm以下の領域)において原子配列に周期性を有する。また、nc-OSは、異なるナノ
結晶間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。した
がって、nc-OSは、分析方法によっては、a-like OSや非晶質酸化物半導体
と区別が付かない場合がある。
導体である。a-like OSは、鬆または低密度領域を有する。即ち、a-like
OSは、nc-OSおよびCAAC-OSと比べて、結晶性が低い。
ジウム、元素Mおよび亜鉛の原子数比の好ましい範囲について説明する。なお、図9(A
)、図9(B)、および図9(C)には、酸素の原子数比については記載しない。また、
酸化物半導体が有するインジウム、元素M、および亜鉛の原子数比のそれぞれの項を[I
n]、[M]、および[Zn]とする。
n]=(1+α):(1-α):1の原子数比(-1≦α≦1)となるライン、[In]
:[M]:[Zn]=(1+α):(1-α):2の原子数比となるライン、[In]:
[M]:[Zn]=(1+α):(1-α):3の原子数比となるライン、[In]:[
M]:[Zn]=(1+α):(1-α):4の原子数比となるライン、および[In]
:[M]:[Zn]=(1+α):(1-α):5の原子数比となるラインを表す。
ン、[In]:[M]:[Zn]=2:1:βの原子数比となるライン、[In]:[M
]:[Zn]=1:1:βの原子数比となるライン、[In]:[M]:[Zn]=1:
2:βの原子数比となるライン、[In]:[M]:[Zn]=1:3:βの原子数比と
なるライン、および[In]:[M]:[Zn]=1:4:βの原子数比となるラインを
表す。
1≦γ≦1)となるラインを表す。また、図9(A)、図9(B)、および図9(C)に
示す、[In]:[M]:[Zn]=0:2:1の原子数比、およびその近傍値の酸化物
半導体は、スピネル型の結晶構造をとりやすい。
原子数比が[In]:[M]:[Zn]=0:2:1の近傍値である場合、スピネル型の
結晶構造と層状の結晶構造との二相が共存しやすい。また、原子数比が[In]:[M]
:[Zn]=1:0:0の近傍値である場合、ビックスバイト型の結晶構造と層状の結晶
構造との二相が共存しやすい。酸化物半導体中に複数の相が共存する場合、異なる結晶構
造の間において、結晶粒界が形成される場合がある。
原子数比の好ましい範囲の一例について示している。
(電子移動度)を高くすることができる。これは、インジウム、元素Mおよび亜鉛を有す
る酸化物半導体では、主として重金属のs軌道がキャリア伝導に寄与しており、インジウ
ムの含有率を高くすることにより、s軌道が重なる領域がより大きくなるためである。従
って、インジウムの含有率が高い酸化物半導体はインジウムの含有率が低い酸化物半導体
と比較してキャリア移動度が高くなる。
低くなる。従って、原子数比が[In]:[M]:[Zn]=0:1:0、およびその近
傍値である場合(例えば図9(C)に示す領域C)は、絶縁性が高くなる。
ない層状構造となりやすい、図9(A)の領域Aで示される原子数比を有することが好ま
しい。
ャリア移動度も高い優れた酸化物半導体が得られる。
晶粒界を確認することはできないため、結晶粒界に起因する電子移動度の低下が起こりに
くいといえる。また、酸化物半導体の結晶性は不純物の混入や欠陥の生成などによって低
下する場合があるため、CAAC-OSは不純物や欠陥(酸素欠損など)の少ない酸化物
半導体ともいえる。従って、CAAC-OSを有する酸化物半導体は、物理的性質が安定
する。そのため、CAAC-OSを有する酸化物半導体は熱に強く、信頼性が高い。
値を含む。近傍値には、例えば、[In]:[M]:[Zn]=5:3:4が含まれる。
また、領域Bは、[In]:[M]:[Zn]=5:1:6、およびその近傍値、および
[In]:[M]:[Zn]=5:1:7、およびその近傍値を含む。
比であっても、形成条件により、酸化物半導体の性質が異なる場合がある。例えば、酸化
物半導体をスパッタリング装置にて成膜する場合、ターゲットの原子数比からずれた原子
数比の膜が形成される。また、成膜時の基板温度によっては、ターゲットの[Zn]より
も、膜の[Zn]が小さくなる場合がある。従って、図示する領域は、酸化物半導体が特
定の特性を有する傾向がある原子数比を示す領域であり、領域A乃至領域Cの境界は厳密
ではない。
ー準位が真空準位に近く、代表的には、酸化物半導体42の伝導帯下端のエネルギー準位
と、酸化物半導体41、酸化物半導体43の伝導帯下端のエネルギー準位との差が、0.
15eV以上、または0.5eV以上、かつ2eV以下、または1eV以下であることが
好ましい。すなわち、酸化物半導体41、酸化物半導体43の電子親和力と、酸化物半導
体42の電子親和力との差が、0.15eV以上、または0.5eV以上、かつ2eV以
下、または1eV以下であることが好ましい。
上3.0eV以下がより好ましい。また、酸化物半導体41および酸化物半導体43にお
いて、エネルギーギャップは2eV以上が好ましく、2.5eV以上がより好ましく、2
.7eV以上3.5eV以下がさらに好ましい。また、酸化物半導体41および酸化物半
導体43のエネルギーギャップは、酸化物半導体42のエネルギーギャップよりも大きい
ことが好ましい。例えば、酸化物半導体41および酸化物半導体43のエネルギーギャッ
プは、酸化物半導体42のエネルギーギャップと比べて、0.15eV以上、または0.
5eV以上、または1.0eV以上、かつ2eV以下、または1eV以下であることが好
ましい。
シフトを抑制し、またはトランジスタのオフ電流を低くすることができるため好ましい。
Vo)、または酸化物半導体中の不純物などが挙げられる。酸化物半導体中の酸素欠損が
多くなると、該酸素欠損に水素が結合(この状態をVoHともいう)した際に、欠陥準位
密度が高くなる。または、酸化物半導体中の不純物が多くなると、該不純物に起因し欠陥
準位密度が高くなる。したがって、酸化物半導体中の欠陥準位密度を制御することで、酸
化物半導体のキャリア密度を制御することができる。
-3未満、好ましくは1×1011cm-3未満、さらに好ましくは1×1010cm-
3未満であり、1×10-9cm-3以上とすればよい。
目的とする場合においては、酸化物半導体のキャリア密度を高くする方が好ましい。酸化
物半導体のキャリア密度を高くする場合においては、酸化物半導体の不純物濃度をわずか
に高める、または酸化物半導体の欠陥準位密度をわずかに高めればよい。あるいは、酸化
物半導体のバンドギャップをより小さくするとよい。
て高いことが好ましい。酸化物半導体42のキャリア密度は、1×105cm-3以上1
×1018cm-3未満が好ましく、1×107cm-3以上1×1017cm-3以下
がより好ましく、1×109cm-3以上5×1016cm-3以下がさらに好ましく、
1×1010cm-3以上1×1016cm-3以下がさらに好ましく、1×1011c
m-3以上1×1015cm-3以下がさらに好ましい。
43との界面において形成される混合層の欠陥準位密度を低くすることが好ましい。
3が、酸素以外に共通の元素を有する(主成分とする)ことで、欠陥準位密度が低い混合
層を形成することができる。例えば、酸化物半導体42がIn-Ga-Zn酸化物半導体
の場合、酸化物半導体41、酸化物半導体43として、In-Ga-Zn酸化物半導体、
Ga-Zn酸化物半導体、酸化ガリウムなどを用いるとよい。
半導体42との界面、および酸化物半導体42と酸化物半導体43との界面における欠陥
準位密度を低くすることができるため、界面散乱によるキャリア伝導への影響が小さく、
高いオン電流が得られる。
め、トランジスタのVthはプラス方向にシフトしてしまう。酸化物半導体41、酸化物
半導体43を設けることにより、トラップ準位を酸化物半導体42より遠ざけることがで
きる。当該構成とすることで、トランジスタのVthがプラス方向にシフトすることを防
止することができる。
低い材料を用いる。このとき、酸化物半導体42、酸化物半導体42と酸化物半導体41
との界面、および酸化物半導体42と酸化物半導体43との界面が、主にチャネル領域と
して機能する。例えば、酸化物半導体41、酸化物半導体43には、図9(C)において
、絶縁性が高くなる領域Cで示す原子数比の酸化物半導体を用いればよい。なお、図9(
C)に示す領域Cは、[In]:[M]:[Zn]=0:1:0、またはその近傍値であ
る原子数比を示している。
用いる場合、酸化物半導体41および酸化物半導体43には、[M]/[In]が1以上
、好ましくは2以上である酸化物半導体を用いることが好ましい。また、酸化物半導体4
3として、十分に高い絶縁性を得ることができる[M]/([Zn]+[In])が1以
上である酸化物半導体を用いることが好適である。
43の結晶性を低くすることにより、酸化物半導体43の酸素透過性が高くなり、酸化物
半導体43よりも上に位置する絶縁体から酸化物半導体42へ酸素を供給しやすくなる。
同様に、酸化物半導体41は、酸化物半導体42よりも結晶性が低いことが好ましい。酸
化物半導体41の結晶性を低くすることにより、酸化物半導体41の酸素透過性が高くな
り、酸化物半導体41よりも下に位置する絶縁体から酸化物半導体42へ酸素を供給しや
すくなる。例えば酸化物半導体41、43として、上述のnc-OSまたはa-like
OSを用いてもよい。
次に、トランジスタOS1のその他の構成要素に関して説明を行う。
ロム、ネオジム、スカンジウムから選ばれた元素を含む金属膜、または上述した元素を成
分とする金属窒化物膜(窒化チタン膜、窒化モリブデン膜、窒化タングステン膜)等であ
る。又は、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タング
ステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを
含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸
化物などの導電性材料を適用することもできる。
タル等を用い、導電体M22bとして、導電性が高いタングステンを積層するとよい。当
該組み合わせを用いることで、配線としての導電性を保持したまま、酸化物半導体40へ
の水素の拡散を抑制することができる。
あることが好ましい。特に、絶縁体19として過剰酸素を含む絶縁体を用いることが好ま
しい。このような過剰酸素を含む絶縁体を、トランジスタOS1を構成する酸化物半導体
に接して設けることにより、酸化物半導体中の酸素欠損を補償することができる。なお、
絶縁体17と絶縁体19とは、必ずしも同じ材料を用いて形成しなくともよい。
ニウム、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛(PZT)、チタン酸
ストロンチウム(SrTiO3)または(Ba,Sr)TiO3(BST)などのむ絶縁
体を単層または積層で用いることが好ましい。またはこれらの絶縁体に例えば酸化アルミ
ニウム、酸化ビスマス、酸化ゲルマニウム、酸化ニオブ、酸化シリコン、酸化チタン、酸
化タングステン、酸化イットリウム、酸化ジルコニウムを添加してもよい。またはこれら
の絶縁体を窒化処理しても良い。
なる積層構造に限定されず、異なる材料からなる積層構造でもよい。
。または、非導通時のリーク電流の小さいトランジスタを提供することができる。絶縁体
17乃至19の膜厚をそれぞれ薄くすることで、導電体M22によるVth制御が容易に
なり好ましい。例えば、絶縁体17乃至19の膜厚はそれぞれ50nm以下、さらに好ま
しくはそれぞれ30nm以下、さらに好ましくはそれぞれ10nm以下、さらに好ましく
はそれぞれ5nm以下にすればよい。
ミニウム、酸化ハフニウム、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛(
PZT)、チタン酸ストロンチウム(SrTiO3)または(Ba,Sr)TiO3(B
ST)などの絶縁体を単層または積層で用いることができる。またはこれらの絶縁体に例
えば酸化アルミニウム、酸化ビスマス、酸化ゲルマニウム、酸化ニオブ、酸化シリコン、
酸化チタン、酸化タングステン、酸化イットリウム、酸化ジルコニウムを添加してもよい
。またはこれらの絶縁体を窒化処理しても良い。上記の絶縁体に酸化シリコン、酸化窒化
シリコンまたは窒化シリコンを積層して用いてもよい。
の酸素を含む酸化物絶縁体を用いることが好ましい。このような過剰酸素を含む絶縁体を
酸化物半導体40に接して設けることにより、酸化物半導体40中の酸素欠損を低減する
ことができる。
窒化ハフニウム、窒化シリコンなどの、酸素や水素に対してバリア性のある絶縁体を用い
ることができる。このような材料を用いて形成した場合、酸化物半導体40からの酸素の
放出や、外部からの水素等の不純物の混入を防ぐ層として機能する。
、ジルコニウム、モリブデン、銀、タンタル、またはタングステンなどの金属、またはこ
れを主成分とする合金を用いることができる。また、図では単層構造を示したが、2層以
上の積層構造としてもよい。
タングステン上にアルミニウムを積層する二層構造、銅-マグネシウム-アルミニウム合
金上に銅を積層する二層構造、チタン上に銅を積層する二層構造、タングステン上に銅を
積層する二層構造を用いてもよい。
たは銅を積層し、さらにその上にチタンまたは窒化チタンを積層する三層構造、モリブデ
ンまたは窒化モリブデンと、その上にアルミニウムまたは銅を積層し、さらにその上にモ
リブデンまたは窒化モリブデンを積層する三層構造等がある。なお、酸化インジウム、酸
化錫または酸化亜鉛を含む透明導電材料を用いてもよい。
ングステンから選ばれた金属、または上述した金属を成分とする合金か、上述した金属を
組み合わせた合金等を用いて形成することができる。また、マンガン、ジルコニウムのい
ずれか一または複数から選択された金属を用いてもよい。また、リン等の不純物元素をド
ーピングした多結晶シリコンに代表される半導体、ニッケルシリサイド等のシリサイドを
用いてもよい。
また、窒化チタン上にチタンを積層する二層構造、窒化チタン上にタングステンを積層す
る二層構造、窒化タンタルまたは窒化タングステン上にタングステンを積層する二層構造
としてもよい。
、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、
酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化シリコンを添加した
インジウム錫酸化物等の透光性を有する導電性材料を適用することもできる。
Vthを大きくし、カットオフ電流を下げることができる。導電体G21の仕事関数は好
ましくは、4.8eV以上、さらに好ましくは5.0eV以上、さらに好ましくは5.2
eV以上、さらに好ましくは5.4eV以上、さらに好ましくは5.6eV以上の導電性
材料を用いればよい。仕事関数の大きな導電性材料として、例えば、モリブデン、酸化モ
リブデン、Pt、Ptシリサイド、Niシリサイド、インジウム錫酸化物、窒素添加され
たIn-Ga-Zn酸化物などが挙げられる。
窒化アルミニウム、酸化ハフニウム、酸化窒化ハフニウム、窒化シリコンなどの、酸素や
水素に対してバリア性のある絶縁体を用いることができる。このような材料を用いて形成
した場合、導電体G21が熱処理工程によって、酸化することを防ぐことができる。なお
、絶縁体21は、導電体G21に酸化し難い材料を用いることで、省略することができる
。
とが好ましい。特に、トランジスタOS1近傍の層間膜などに、過剰酸素を有する絶縁体
を設けることで、トランジスタOS1の酸素欠損を低減することで、信頼性を向上させる
ことができる。
料を用いることが好ましい。加熱により酸素を脱離する酸化物材料とは、TDS分析にて
、酸素原子に換算しての酸素の脱離量が1.0×1018atoms/cm3以上、好ま
しくは3.0×1020atoms/cm3以上である酸化物膜である。なお、上記TD
S分析時における膜の表面温度としては100℃以上700℃以下、または100℃以上
500℃以下の範囲が好ましい。
ことが好ましい。なお、本明細書中において、酸化窒化シリコンとは、その組成として窒
素よりも酸素の含有量が多い材料を指し、窒化酸化シリコンとは、その組成として、酸素
よりも窒素の含有量が多い材料を示す。
図10は、メモリセル10aまたはメモリセル10bを有する、記憶装置100の構成例
を示すブロック図である。なお、以降は、メモリセル10aまたはメモリセル10bを、
まとめてメモリセル10と呼称する。
1、行選択ドライバ102、列選択ドライバ103を有する。なお記憶装置100は、m
行(mは2以上の自然数)n列(nは2以上の自然数)のマトリクス状に設けられたメモ
リセル10を有する。
RWL[m-1]を示し、m行目のメモリセル10に接続された配線WWL[m]、配線
RWL[m]を示し、(m-1)行目のメモリセル10及びm行目のメモリセル10に接
続された配線WCLを示し、(m-1)行目のメモリセル10及びm行目のメモリセル1
0に接続された配線BGを示している。
n列目のメモリセル10に接続された配線BL[n]を示し、(n-1)列目のメモリセ
ル10、及びn列目のメモリセル10に接続された配線SLを示している。
L、BGを共有化した構成としている。この構成を採用することにより、各配線の占有面
積の縮小が図られる。そのため、この構成を採用する記憶装置では、単位面積あたりの記
憶容量の向上を図ることができる。
選択的に導通状態とする機能を備えた回路である。行選択ドライバ102を備えることで
、記憶装置100は、メモリセル10へのデータの書き込みおよび読み出しを行毎に選択
して行うことができる。
書き込む機能、配線BLの電位を初期化する機能、配線BLを電気的に浮遊状態とする機
能、を備えた回路である。具体的には、配線BLに、データに対応する電位を与える回路
である。列選択ドライバ103を備えることで、記憶装置100は、メモリセル10への
データの書き込みおよび読み出しを列毎に選択して行うことができる。
供することができる。また、大容量のデータを記憶する記憶装置を提供することができる
。また、消費電力の小さい記憶装置を提供することができる。
本実施の形態では、実施の形態1に示したメモリセルのその他の構成例について、図11
および図12を用いて説明を行う。
、データ読み出し用の配線BL2に分けてもよい。その場合の構成例を図11(A)、(
B)に示す。
た場合のメモリセル10cの回路図である。トランジスタOS1のソースまたはドレイン
の他方は配線BL1に電気的に接続され、トランジスタTr1のソースまたはドレインの
他方は配線BL2に電気的に接続される。
た場合のメモリセル10dの回路図である。トランジスタOS1のソースまたはドレイン
の他方は配線BL1に電気的に接続され、トランジスタTr1のソースまたはドレインの
他方は、トランジスタTr2を介して、配線BL2に電気的に接続される。
とデータ読み出し用の配線に分けることで、データの書き込みと読み出しをそれぞれ独立
に行うことができ、メモリセルの動作の自由度を高めることができる。
もよい。その場合の回路図を図12(A)、(B)に示す。
配線RWLを省略した場合のメモリセル10eの回路図である。この場合、配線WCLに
Lレベルの電位を与えることで、データの読み出しを行うことができる。メモリセル10
eは、メモリセル10a、10bに比べて、トランジスタおよび配線の数が少ないので、
メモリセルのサイズを小さくでき、メモリセルを高集積化することができる。
タ読み出し用の配線BL2に分けた場合のメモリセル10fの回路図である。トランジス
タOS1のソースまたはドレインの他方は配線BL1に電気的に接続され、トランジスタ
Tr1のソースまたはドレインの他方は配線BL2に電気的に接続される。こうすること
で、データの書き込みと読み出しをそれぞれ独立に行うことができ、メモリセルの動作の
自由度を高めることができる。
本実施の形態では、実施の形態1に示したトランジスタTr1およびトランジスタTr2
のその他の構成例について、図13を用いて説明を行う。
上面図と同じ)を示している。図13(B)は図13(A)の一点鎖線X1‐X2におけ
る断面図を示し、図13(C)は図13(A)の一点鎖線Y1‐Y2における断面図を示
している。なお、一点鎖線X1‐X2をトランジスタTr1、Tr2のチャネル長方向、
一点鎖線Y1‐Y2をトランジスタTr1のチャネル幅方向と呼ぶ場合がある。
び上面に沿って絶縁体34a、34b及び導電体G11、G12が設けられている。この
ような形状を有するトランジスタをFIN型トランジスタと呼ぶ。本実施の形態では、基
板11の一部を加工して凸部を形成する場合を示したが、SOI基板を加工して凸形状を
形成してもよい。
るため、ゲート電界を効果的にチャネル形成領域に印加することができる。そのため、ト
ランジスタのオン電流を向上させ、短チャネル効果を抑制することができる。
本実施の形態では、実施の形態1に示したトランジスタOS1のその他の構成例について
、図14および図15を用いて説明を行う。
図14(A)は、メモリセル10aの上面図のうち、トランジスタOS1及び容量素子C
s1とその周辺を示している。図14(B)は図14(A)の一点鎖線Y1‐Y2におけ
る断面図を示し、図14(C)は図14(A)の一点鎖線X1‐X2における断面図を示
している。なお、一点鎖線Y1‐Y2をトランジスタOS1のチャネル長方向、一点鎖線
X1‐X2をトランジスタOS1のチャネル幅方向と呼ぶ場合がある。
体41および酸化物半導体42の代わりに酸化物半導体45が設けられている。また、導
電体S21および導電体S22は酸化物半導体45の側面と接するように設けられている
。また、絶縁体21は、トランジスタOS1および容量素子Cs1を覆うように設けられ
ている。こうすることで、メモリセル10aの製造工程を簡略化することができる。
しての機能を有し、容量素子Cs1の誘電体としての機能も有する。導電体S22は、ト
ランジスタOS1のソースまたはドレインの一方としての機能を有し、容量素子Cs1の
第1電極としての機能も有する。
膜厚は、容量素子Cs2の誘電体の膜厚よりも薄いことが好ましい。
適用することができる。
乃至(C)の記載を参酌すればよい。
図15(A)は、メモリセル10aの上面図のうち、トランジスタOS1及び容量素子C
s1とその周辺を示している。図15(B)は図15(A)の一点鎖線Y1‐Y2におけ
る断面図を示し、図15(C)は図15(A)の一点鎖線X1‐X2における断面図を示
している。なお、一点鎖線Y1‐Y2をトランジスタOS1のチャネル長方向、一点鎖線
X1‐X2をトランジスタOS1のチャネル幅方向と呼ぶ場合がある。
しての機能を有し、容量素子Cs1の誘電体としての機能も有する。導電体S22は、ト
ランジスタOS1のソースまたはドレインの一方としての機能を有し、容量素子Cs1の
第1電極としての機能も有する。
膜厚は、容量素子Cs2の誘電体の膜厚よりも薄いことが好ましい。
、酸化物半導体43、絶縁体20、導電体G21が形成されている。
2)が、重ならない構造を有するため、導電体G21と導電体S21の間に形成される寄
生容量(または導電体G21と導電体S22の間に形成される寄生容量)を小さくするこ
とができる。即ち、動作周波数が高いトランジスタを提供することができる。
。
本実施の形態では、実施の形態1に記載の記憶装置を備える半導体装置について説明する
。
、プロセッサの処理に必要なデータ(命令も含む。)が記憶される。プロセッサには、C
PU、GPU(Graphics Processing Unit)、PLD(Pro
grammable Logic Device)、DSP(Digital Sign
al Processor)、MCU(Microcontroller Unit)、
カスタムLSI、RFICなどがある。
図16はCPUの構成例を示すブロック図である。図16に示すCPU1300は、CP
Uコア1330、パワーマネージメントユニット(PMU)1331および周辺回路13
32を有する。
プラインレジスタ1309、パイプラインレジスタ1310、算術演算装置(ALU:A
rithmetic logic unit)1311、およびレジスタファイル131
2、およびデータバス1333を有する。CPUコア1330と周辺回路1332と間の
データの転送は、データバス1333を介して行われる。
る。周辺回路1332は、キャッシュメモリ1304、バスインターフェース(BUS
I/F)1305、及びデバッグインターフェース(Debug I/F)1306を有
する。
より、面積および消費電力の増加を抑えて、キャッシュメモリ1304の大容量化が可能
である。また、キャッシュメモリ1304の待機電力を低減することができるため、小型
で、低消費電力なCPU1300を提供することができる。
イプラインレジスタ1310、ALU1311、レジスタファイル1312、キャッシュ
メモリ1304、バスインターフェース1305、デバッグインターフェース1306、
及びパワーコントローラ1302の動作を統括的に制御することで、入力されたアプリケ
ーションなどのプログラムに含まれる命令をデコードし、実行する機能を有する。
シュメモリ1304は、使用頻度の高いデータを一時的に記憶しておく機能を有する。プ
ログラムカウンタ1308は、次に実行する命令のアドレスを記憶する機能を有するレジ
スタである。なお、図16では図示していないが、キャッシュメモリ1304には、キャ
ッシュメモリ1304の動作を制御するコントロール回路が設けられている。
タファイル1312は、汎用レジスタを含む複数のレジスタを有しており、メインメモリ
から読み出されたデータ、またはALU1311の演算処理の結果得られたデータ等を記
憶することができる。パイプラインレジスタ1310は、ALU1311の演算処理に利
用するデータ、またはALU1311の演算処理の結果得られたデータなどを一時的に記
憶する機能を有する。
置との間におけるデータの経路としての機能を有する。デバッグインターフェース130
6は、デバッグの制御を行うための命令をCPU1300に入力するための信号の経路と
しての機能を有する。
各種回路への、電源電圧の供給を制御する機能を有する。CPU1300は幾つかのパワ
ードメインを有しており、パワーゲーティングされる回路は、CPU1300の何れか1
のパワードメインに属している。同一のパワードメインに属する回路は、パワースイッチ
1303によって電源電圧の供給が制御される。パワーコントローラ1302はパワース
イッチ1303の動作を制御する機能を有する。このような電源管理システムを有するこ
とで、CPU1300は、パワーゲーティングを行うことが可能である。
プロセッサの一例として、RFICについて説明する。RFICは、RFタグ、無線チッ
プ、無線IDチップ等とも呼ばれている。RFICは、内部に記憶回路を有し、記憶回路
で必要な情報を記憶し、非接触手段、例えば無線通信を用いて外部と情報の授受を行うも
のである。このような特徴から、RFICは、物品などの個体情報を読み取ることにより
物品の識別を行う個体認証システムなどに用いることが可能である。
404、整流回路1405、定電圧回路1406、復調回路1407、変調回路1408
、論理回路1409、RAM1410、ROM(読み取り専用メモリ)1411、バッテ
リ1412を有する。これらの回路は、必要に応じて、取捨することができる。例えば、
RFIC1400はアクティブ型であるが、バッテリ1412を備えていないパッシブ型
とすることもできる。ここでは、RFIC1400は、アンテナ1404を含んだ形態の
半導体装置であるが、アンテナ1404を含まない半導体装置をRFIC1400と呼ぶ
こともできる。
憶装置はCMOS回路との親和性が高いため、RFIC1400において、製造プロセス
を複雑化することなく、アンテナ1404以外の回路を1のチップに組み込むことができ
る。チップに、通信帯域に応じた性能のアンテナ1404が実装されている。データの伝
送形式は、一対のコイルを対向配置して相互誘導によって交信を行う電磁結合方式、誘導
電磁界によって交信する電磁誘導方式、電波を利用して交信する電波方式などがある。本
実施の形態に示すRFIC1400は、いずれの方式に用いることも可能である。
422の送受信を行うためのものである。また、整流回路1405は、アンテナ1404
で無線信号を受信することにより生成される入力交流信号を整流、例えば、半波2倍圧整
流し、後段に設けられた容量素子により、整流された信号を平滑化することで入力電圧を
生成するための回路である。なお、整流回路1405の入力側または出力側には、リミッ
タ回路を設けてもよい。リミッタ回路とは、入力交流信号の振幅が大きく、内部生成電圧
が大きい場合に、ある電力以上の電力を後段の回路に入力しないように制御するための回
路である。
の回路である。なお、定電圧回路1406は、内部にリセット信号生成回路を有していて
もよい。リセット信号生成回路は、安定した電源電圧の立ち上がりを利用して、論理回路
1409のリセット信号を生成するための回路である。
するための回路である。また、変調回路1408は、アンテナ1404から出力するデー
タに応じて変調を行うための回路である。
、入力された情報を保持する回路であり、行デコーダ、列デコーダ、ドライバ、記憶領域
などを有する。また、ROM1411は、固有番号(ID)などを格納し、処理に応じて
出力を行うための回路である。
本実施の形態では、上記実施の形態に示した記憶装置または半導体装置を有する半導体ウ
エハ、ICチップおよび電子部品の例について、図18乃至図19を用いて説明する。
図18(A)は、ダイシング処理が行なわれる前の基板611の上面図を示している。基
板611としては、例えば、半導体基板(「半導体ウエハ」ともいう。)を用いることが
できる。基板611上には、複数の回路領域612が設けられている。回路領域612に
は、上記実施の形態に示す半導体装置などを設けることができる。
重なる位置に分離線(「ダイシングライン」ともいう。)614が設定される。分離線6
14に沿って基板611を切断することで、回路領域612を含むチップ615を基板6
11から切り出すことができる。図18(B)にチップ615の拡大図を示す。
導体層を設けることで、ダイシング工程時に生じうるESDを緩和し、ダイシング工程の
歩留まり低下を防ぐことができる。また、一般にダイシング工程は、基板の冷却、削りく
ずの除去、帯電防止などを目的として、炭酸ガスなどを含有させて比抵抗を下げた純水を
切削部に流しながら行なわれる。分離領域613に導電層や半導体層を設けることで、当
該純水の使用量を削減することができる。よって、半導体装置の生産コストを低減するこ
とができる。また、半導体装置の生産性を高めることができる。
以下、好ましくは2.7eV以上3.5eV以下の材料を用いることが好ましい。このよ
うな材料を用いると、蓄積された電荷をゆっくりと放電することができるため、ESDに
よる電荷の急激な移動が抑えられ、静電破壊を生じにくくすることができる。
チップ615を電子部品に適用する例について、図19を用いて説明する。なお、電子部
品は、半導体パッケージ、またはIC用パッケージともいう。電子部品は、端子取り出し
方向や、端子の形状に応じて、複数の規格や名称が存在する。
半導体装置以外の部品が組み合わされて完成する。
上記実施の形態に示した半導体装置を有する素子基板が完成した後、該素子基板の裏面(
半導体装置などが形成されていない面)を研削する「裏面研削工程」を行なう(ステップ
S1)。研削により素子基板を薄くすることで、素子基板の反りなどを低減し、電子部品
の小型化を図ることができる。
そして、分離したチップを個々ピックアップしてリードフレーム上に接合する「ダイボン
ディング工程」を行う(ステップS3)。ダイボンディング工程におけるチップとリード
フレームとの接合は、樹脂による接合や、テープによる接合など、適宜製品に応じて適し
た方法を選択する。なお、リードフレームに代えてインターポーザ基板上にチップを接合
してもよい。
的に接続する「ワイヤーボンディング工程」を行う(ステップS4)。金属の細線には、
銀線や金線を用いることができる。また、ワイヤーボンディングは、ボールボンディング
や、ウェッジボンディングを用いることができる。
ルド工程)」が施される(ステップS5)。封止工程を行うことで電子部品の内部が樹脂
で充填され、チップに内蔵される回路部やチップとリードを接続するワイヤーを機械的な
外力から保護することができ、また水分や埃による特性の劣化(信頼性の低下)を低減す
ることができる。
ップS6)。めっき処理によりリードの錆を防止し、後にプリント基板に設ける際のはん
だ付けをより確実に行うことができる。次いで、リードを切断および成形加工する「成形
工程」を行なう(ステップS7)。
(ステップS8)。そして外観形状の良否や動作不良の有無などを調べる「検査工程」(
ステップS9)を経て、電子部品が完成する。
品の一例として、QFP(Quad Flat Package)の斜視模式図を示して
いる。図19(B)に示す電子部品650は、リード655および半導体装置653を示
している。半導体装置653としては、上記実施の形態に示した記憶装置または半導体装
置などを用いることができる。
うな電子部品650が複数組み合わされて、それぞれがプリント基板652上で電気的に
接続されることで電子部品が設けられた基板654が完成する。完成した基板654は、
電子機器などに用いられる。
上記実施の形態に示す記憶装置または半導体装置は、バッテリを内蔵する電子機器に用い
ることが好ましい。バッテリを内蔵する電子機器に、上記実施の形態に示す記憶装置また
は半導体装置を用いることで、電子機器の消費電力を削減し、バッテリの電力を節約する
ことができる。具体例を図20に示す。
ズ702、表示部703、ベルト704、検知部705などを有する。筐体701は内部
にバッテリ、記憶装置または半導体装置を有する。表示部703にはタッチパネルを設け
てもよい。使用者は、タッチパネルに触れた指をポインタに用いて情報を入力することが
できる。
加速度センサ、方位センサ、圧力センサ、温度センサ、湿度センサ、照度センサまたはG
PS(Global Positioning System)信号受信回路等を、検知
部705に用いることができる。
が、所定の照度と比較して十分に明るいと判断した場合、表示部703の輝度を弱める。
または、薄暗いと判断した場合、表示部703の輝度を強める。その結果、消費電力が低
減された電子機器を提供することができる。
16、操作ボタン714、外部接続ポート713、スピーカ717、マイク712などを
有する。筐体711は内部にバッテリ、記憶装置または半導体装置を有する。携帯電話機
710は、指などで表示部716に触れることで、情報を入力することができる。また、
電話を掛ける、或いは文字を入力するなどのあらゆる操作は、指などで表示部716に触
れることにより行うことができる。また、操作ボタン714の操作により、電源のON、
OFF動作や、表示部716に表示される画像の種類を切り替えることができる。例えば
、メール作成画面から、メインメニュー画面に切り替えることができる。
2、キーボード723、ポインティングデバイス724等を有する。筐体721は内部に
バッテリ、記憶装置または半導体装置を有する。
、装着部731、筐体732、ケーブル735、バッテリ736、表示部737を有する
。バッテリ736は装着部731に収納されている。表示部737は筐体732に設けら
れている。筐体732は、半導体装置、無線通信装置、記憶装置など各種の電子部品を内
蔵する。ケーブル735を介してバッテリ736から筐体732内の表示部737および
電子部品に電力が供給される。表示部737には無線によって送信された映像等の各種の
情報が表示される。
眼球やまぶたの動きを検知することで、使用者はゴーグル型ディスプレイ730を操作す
ることができる。また、ゴーグル型ディスプレイ730は、装着部731に温度センサ、
圧力センサ、加速度センサ、生体センサ等の各種センサを設けてもよい。例えばゴーグル
型ディスプレイ730は、生体センサによって、使用者の生体情報を取得し、筐体732
内の記憶装置に記憶させる。また、ゴーグル型ディスプレイ730は、無線信号によって
他の情報端末に取得した生体情報を送信してもよい。
2筐体742、表示部743、操作キー744、レンズ745、接続部746等を有する
。操作キー744およびレンズ745は第1筐体741に設けられており、表示部743
は第2筐体742に設けられている。また第1筐体741は内部にバッテリ、記憶装置ま
たは半導体装置を有する。バッテリは第1筐体741の外に設けてもよい。そして、第1
筐体741と第2筐体742とは、接続部746により接続されており、第1筐体741
と第2筐体742の間の角度は、接続部746により変更が可能である。表示部743に
おける映像を、接続部746における第1筐体741と第2筐体742との間の角度に従
って切り替える構成としても良い。
ュボード753、ライト754等を有する。車体751は内部にバッテリ、記憶装置また
は半導体装置を有する。
避けるために付したものである。従って、構成要素の数を限定するものではない。また、
構成要素の順序を限定するものではない。また例えば、本明細書等の実施の形態の一にお
いて「第1」に言及された構成要素が、他の実施の形態、あるいは特許請求の範囲におい
て「第2」に言及された構成要素とすることもありうる。また例えば、本明細書等の実施
の形態の一において「第1」に言及された構成要素を、他の実施の形態、あるいは特許請
求の範囲において省略することもありうる。
ときのドレイン電流をいう。オン状態とは、特に断りがない場合、nチャネル型トランジ
スタでは、ゲートとソースの間の電圧(VG)がしきい値電圧(Vth)以上の状態、p
チャネル型トランジスタでは、VGがVth以下の状態をいう。例えば、nチャネル型の
トランジスタのオン電流とは、VGがVth以上のときのドレイン電流を言う。また、ト
ランジスタのオン電流は、ドレインとソースの間の電圧(VD)に依存する場合がある。
ときのドレイン電流をいう。オフ状態とは、特に断りがない場合、nチャネル型トランジ
スタでは、VGがVthよりも低い状態、pチャネル型トランジスタでは、VGがVth
よりも高い状態をいう。例えば、nチャネル型のトランジスタのオフ電流とは、VGがV
thよりも低いときのドレイン電流を言う。トランジスタのオフ電流は、VGに依存する
場合がある。従って、トランジスタのオフ電流が10-21A未満である、とは、トラン
ジスタのオフ電流が10-21A未満となるVGの値が存在することを言う場合がある。
電流は、特に記載がない場合、VDの絶対値が0.1V、0.8V、1V、1.2V、1
.8V、2.5V、3V、3.3V、10V、12V、16V、または20Vにおけるオ
フ電流を表す場合がある。または、当該トランジスタが含まれる半導体装置等において使
用されるVDにおけるオフ電流を表す場合がある。
を、「ソースまたはドレインの一方」(又は第1電極、又は第1端子)と表記し、ソース
とドレインとの他方を「ソースまたはドレインの他方」(又は第2電極、又は第2端子)
と表記している。これは、トランジスタのソースとドレインは、トランジスタの構造又は
動作条件等によって変わるためである。なおトランジスタのソースとドレインの呼称につ
いては、ソース(ドレイン)端子や、ソース(ドレイン)電極等、状況に応じて適切に言
い換えることができる。
ものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆
もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配線」が
一体となって形成されている場合なども含む。
となる電位からの電位差のことであり、例えば基準となる電位をグラウンド電位(接地電
位)とすると、電圧を電位に言い換えることができる。グラウンド電位は必ずしも0Vを
意味するとは限らない。なお電位は相対的なものであり、基準となる電位によっては、配
線等に与える電位を変化させる場合がある。
なり、電流を流すか流さないかを制御する機能を有するものをいう。または、スイッチと
は、電流を流す経路を選択して切り替える機能を有するものをいう。一例としては、電気
的スイッチ又は機械的なスイッチなどを用いることができる。つまり、スイッチは、電流
を制御できるものであればよく、特定のものに限定されない。
OSトランジスタなど)、ダイオード(例えば、PNダイオード、PINダイオード、シ
ョットキーダイオード、MIM(Metal Insulator Metal)ダイオ
ード、MIS(Metal Insulator Semiconductor)ダイオ
ード、ダイオード接続のトランジスタなど)、又はこれらを組み合わせた論理回路などが
ある。
ランジスタのソースとドレインが電気的に短絡されているとみなせる状態をいう。また、
トランジスタの「非導通状態」とは、トランジスタのソースとドレインが電気的に遮断さ
れているとみなせる状態をいう。なおトランジスタを単なるスイッチとして動作させる場
合には、トランジスタの極性(導電型)は特に限定されない。
、MEMS(マイクロ・エレクトロ・メカニカル・システム)技術を用いたスイッチがあ
る。そのスイッチは、機械的に動かすことが可能な電極を有し、その電極が動くことによ
って、導通と非導通とを制御して動作する。
合は、XとYとが電気的に接続されている場合と、XとYとが機能的に接続されている場
合と、XとYとが直接接続されている場合とが、本明細書等に開示されているものとする
。したがって、所定の接続関係、例えば、図または文章に示された接続関係に限定されず
、図または文章に示された接続関係以外のものも、図または文章に記載されているものと
する。
、など)であるとする。
とする素子(例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイ
オード、表示素子、発光素子、負荷など)が、XとYとの間に接続されていない場合であ
り、XとYとの電気的な接続を可能とする素子(例えば、スイッチ、トランジスタ、容量
素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など)を介さずに
、XとYとが、接続されている場合である。
とする素子(例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイ
オード、表示素子、発光素子、負荷など)が、XとYとの間に1個以上接続されることが
可能である。
とする回路(例えば、論理回路(インバータ、NAND回路、NOR回路など)、信号変
換回路(DA変換回路、AD変換回路、ガンマ補正回路など)、電位レベル変換回路(電
源回路(昇圧回路、降圧回路など)、信号の電位レベルを変えるレベルシフタ回路など)
、電圧源、電流源、切り替え回路、増幅回路(信号振幅または電流量などを大きく出来る
回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など)、信号生成
回路、記憶回路、制御回路など)が、XとYとの間に1個以上接続されることが可能であ
る。なお、一例として、XとYとの間に別の回路を挟んでいても、Xから出力された信号
がYへ伝達される場合は、XとYとは機能的に接続されているものとする。なお、XとY
とが機能的に接続されている場合は、XとYとが直接的に接続されている場合と、XとY
とが電気的に接続されている場合とを含むものとする。
が電気的に接続されている場合(つまり、XとYとの間に別の素子又は別の回路を挟んで
接続されている場合)と、XとYとが機能的に接続されている場合(つまり、XとYとの
間に別の回路を挟んで機能的に接続されている場合)と、XとYとが直接接続されている
場合(つまり、XとYとの間に別の素子又は別の回路を挟まずに接続されている場合)と
が、本明細書等に開示されているものとする。つまり、電気的に接続されている、と明示
的に記載されている場合は、単に、接続されている、とのみ明示的に記載されている場合
と同様な内容が、本明細書等に開示されているものとする。
さず)、Xと電気的に接続され、トランジスタのドレイン(又は第2の端子など)が、Z
2を介して(又は介さず)、Yと電気的に接続されている場合や、トランジスタのソース
(又は第1の端子など)が、Z1の一部と直接的に接続され、Z1の別の一部がXと直接
的に接続され、トランジスタのドレイン(又は第2の端子など)が、Z2の一部と直接的
に接続され、Z2の別の一部がYと直接的に接続されている場合では、以下のように表現
することが出来る。
の端子など)とは、互いに電気的に接続されており、X、トランジスタのソース(又は第
1の端子など)、トランジスタのドレイン(又は第2の端子など)、Yの順序で電気的に
接続されている。」と表現することができる。または、「トランジスタのソース(又は第
1の端子など)は、Xと電気的に接続され、トランジスタのドレイン(又は第2の端子な
ど)はYと電気的に接続され、X、トランジスタのソース(又は第1の端子など)、トラ
ンジスタのドレイン(又は第2の端子など)、Yは、この順序で電気的に接続されている
」と表現することができる。または、「Xは、トランジスタのソース(又は第1の端子な
ど)とドレイン(又は第2の端子など)とを介して、Yと電気的に接続され、X、トラン
ジスタのソース(又は第1の端子など)、トランジスタのドレイン(又は第2の端子など
)、Yは、この接続順序で設けられている」と表現することができる。これらの例と同様
な表現方法を用いて、回路構成における接続の順序について規定することにより、トラン
ジスタのソース(又は第1の端子など)と、ドレイン(又は第2の端子など)とを、区別
して、技術的範囲を決定することができる。
は、少なくとも第1の接続経路を介して、Xと電気的に接続され、前記第1の接続経路は
、第2の接続経路を有しておらず、前記第2の接続経路は、トランジスタを介した、トラ
ンジスタのソース(又は第1の端子など)とトランジスタのドレイン(又は第2の端子な
ど)との間の経路であり、前記第1の接続経路は、Z1を介した経路であり、トランジス
タのドレイン(又は第2の端子など)は、少なくとも第3の接続経路を介して、Yと電気
的に接続され、前記第3の接続経路は、前記第2の接続経路を有しておらず、前記第3の
接続経路は、Z2を介した経路である。」と表現することができる。または、「トランジ
スタのソース(又は第1の端子など)は、少なくとも第1の接続経路によって、Z1を介
して、Xと電気的に接続され、前記第1の接続経路は、第2の接続経路を有しておらず、
前記第2の接続経路は、トランジスタを介した接続経路を有し、トランジスタのドレイン
(又は第2の端子など)は、少なくとも第3の接続経路によって、Z2を介して、Yと電
気的に接続され、前記第3の接続経路は、前記第2の接続経路を有していない。」と表現
することができる。または、「トランジスタのソース(又は第1の端子など)は、少なく
とも第1の電気的パスによって、Z1を介して、Xと電気的に接続され、前記第1の電気
的パスは、第2の電気的パスを有しておらず、前記第2の電気的パスは、トランジスタの
ソース(又は第1の端子など)からトランジスタのドレイン(又は第2の端子など)への
電気的パスであり、トランジスタのドレイン(又は第2の端子など)は、少なくとも第3
の電気的パスによって、Z2を介して、Yと電気的に接続され、前記第3の電気的パスは
、第4の電気的パスを有しておらず、前記第4の電気的パスは、トランジスタのドレイン
(又は第2の端子など)からトランジスタのソース(又は第1の端子など)への電気的パ
スである。」と表現することができる。これらの例と同様な表現方法を用いて、回路構成
における接続経路について規定することにより、トランジスタのソース(又は第1の端子
など)と、ドレイン(又は第2の端子など)とを、区別して、技術的範囲を決定すること
ができる。
、Y、Z1、Z2は、対象物(例えば、装置、素子、回路、配線、電極、端子、導電膜、
層、など)であるとする。
る場合であっても、1つの構成要素が、複数の構成要素の機能を併せ持っている場合もあ
る。例えば配線の一部が電極としても機能する場合は、一の導電膜が、配線の機能、及び
電極の機能の両方の構成要素の機能を併せ持っている。したがって、本明細書における電
気的に接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場
合も、その範疇に含める。
について計算を行った。
比較を行った。
5を除いた構成である。メモリセル10aはCs1+Cs2を記憶容量としているのに対
し、図21に示すメモリセルは、Cs1のみを記憶容量としている。
量素子Cs1を除いた構成である。メモリセル10aはCs1+Cs2を記憶容量として
いるのに対し、図22に示すメモリセルは、Cs2のみを記憶容量としている。
係を示す。Aで示すデータは図6のメモリセル10aを表し、Bで示すデータは図21の
メモリセルを表し、Cで示すデータは図22のメモリセルを表している。容量素子Cs1
の誘電体(絶縁体20)の膜厚を10nm、容量素子Cs2の誘電体(絶縁体23)の膜
厚を46nmと仮定した。また、容量素子Cs1及びCs2の誘電体は、全て比誘電率が
3.9の酸化シリコンを仮定した。
太さや各プラグの面積は常に一定としている。
s2)の記憶容量よりも大きいことが確認された。セルサイズが小さくなるほど、A、B
およびCの差は小さくなる傾向があるが、それでもセルサイズが3.5μm2以上におい
て、A(Cs1/Cs2)の記憶容量は、B(Cs1)またはC(Cs2)の記憶容量よ
りも大きいことが確認された。
。IOFFはトランジスタOS1の、チャネル幅が1μm、測定温度が85℃におけるオ
フ電流を表し、93×10-24A/μmを仮定した。式(2)において、Cは図23で
計算したCap容量を代入し、Vは印加電圧0.5Vを仮定した。
の保持時間は、B(Cs1)またはC(Cs2)の保持時間よりも長くなることが確認さ
れた。
データを長時間保持できることが確認された。
E2 導電体、Cs1 容量素子、Cs2 容量素子、G11 導電体、G12
導電体、G21 導電体、G22 導電体、L1 層、L2 層、L3
層、L4 層、L5 層、M11 導電体、M12 導電体、M13 導電体
、M14 導電体、M21 導電体、M22 導電体、M22a 導電体、M2
2b 導電体、M23 導電体、M24 導電体、M31 導電体、M32
導電体、M33 導電体、M34 導電体、M41 導電体、M42 導電体、
OS1 トランジスタ、P1 期間、P2 期間、P3 期間、P4 期間、
P5 期間、RWL 配線、S21 導電体、S22 導電体、SEM1 半
導体、SEM2 半導体、SEM3 半導体、SL 配線、Tr1 トランジス
タ、Tr2 トランジスタ、V11 プラグ、V12 プラグ、V13 プラグ
、V14 プラグ、V21 プラグ、V22 プラグ、V23 プラグ、V41
プラグ、V42 プラグ、V43 プラグ、V44 プラグ、V45 プラ
グ、V46 プラグ、V51 プラグ、V52 プラグ、V53 プラグ、V5
4 プラグ、WCL 配線、WWL 配線、10 メモリセル、10a メモ
リセル、10b メモリセル、10c メモリセル、10d メモリセル、10e
メモリセル、10f メモリセル、11 基板、12 素子分離層、13
絶縁体、14 側壁絶縁層、14a 側壁絶縁層、14b 側壁絶縁層、15
側壁絶縁層、15a 側壁絶縁層、15b 側壁絶縁層、16 絶縁体、17
絶縁体、18 絶縁体、19 絶縁体、20 絶縁体、21 絶縁体、22
絶縁体、23 絶縁体、24 絶縁体、25 絶縁体、26 絶縁体、31a
高濃度不純物領域、31c 高濃度不純物領域、32a 低濃度不純物領域、32
d 低濃度不純物領域、33a 導電性領域、33c 導電性領域、34a 絶
縁体、34b 絶縁体、40 酸化物半導体、41 酸化物半導体、42 酸化
物半導体、43 酸化物半導体、44 開口部、45 酸化物半導体、100
記憶装置、101 メモリセルアレイ、102 行選択ドライバ、103 列選択
ドライバ、611 基板、612 回路領域、613 分離領域、614 分離
線、615 チップ、650 電子部品、652 プリント基板、653 半導
体装置、654 基板、655 リード、700 腕時計型端末、701 筐体
、702 リュウズ、703 表示部、704 ベルト、705 検知部、71
0 携帯電話機、711 筐体、712 マイク、713 外部接続ポート、7
14 操作ボタン、716 表示部、717 スピーカ、720 ノート型パー
ソナルコンピュータ、721 筐体、722 表示部、723 キーボード、72
4 ポインティングデバイス、730 ゴーグル型ディスプレイ、731 装着部
、732 筐体、735 ケーブル、736 バッテリ、737 表示部、74
0 ビデオカメラ、741 筐体、742 筐体、743 表示部、744
操作キー、745 レンズ、746 接続部、750 自動車、751 車体、
752 車輪、753 ダッシュボード、754 ライト、1300 CPU、
1302 パワーコントローラ、1303 パワースイッチ、1304 キャッシ
ュメモリ、1305 バスインターフェース、1306 デバッグインターフェース
、1307 制御装置、1308 プログラムカウンタ、1309 パイプライン
レジスタ、1310 パイプラインレジスタ、1311 ALU、1312 レジ
スタファイル、1330 CPUコア、1331 PMU、1332 周辺回路、
1333 データバス、1400 RFIC、1404 アンテナ、1405
整流回路、1406 定電圧回路、1407 復調回路、1408 変調回路、1
409 論理回路、1410 RAM、1411 ROM、1412 バッテリ
、1420 通信器、1421 アンテナ、1422 無線信号
Claims (3)
- 第1のトランジスタと、
第2のトランジスタと、
第3のトランジスタと、
第1の容量素子と、
第2の容量素子と、
第1の導電体と、
第2の導電体と、
第3の導電体と、
第1の配線と、
第2の配線と、
第3の配線と、を有し、
前記第1の導電体は、前記第1のトランジスタのソースまたはドレインの一方として機能する領域を有し、
前記第2の導電体は、第1のトランジスタのソースまたはドレインの他方として機能する領域を有し、かつ前記第2の導電体上に設けられた第1の開口を介して、前記第3の配線と常に導通し、
前記第1の導電体は、前記第1の容量素子の第1の電極として機能する領域を有し、
前記第1の容量素子の第2の電極は、前記第1の配線と常に導通し、
前記第2の容量素子の第1の電極は、前記第1の導電体上に設けられた第2の開口を介して、前記第1の導電体と常に導通し、
前記第2の容量素子の第2の電極は、前記第1の配線と常に導通し、
前記第3の導電体は、前記第2のトランジスタのゲートとして機能する領域を有し、かつ前記第3の導電体上に設けられた第3の開口と、前記第2の開口とを介して、前記第1の導電体と常に導通し、
前記第2のトランジスタのソースまたはドレインの一方は、前記第3のトランジスタのソースまたはドレインの一方と常に導通し、
前記第2のトランジスタのソースまたはドレインの他方は、前記第3の配線と常に導通し、
前記第3のトランジスタのソースまたはドレインの他方は、前記第2の配線と常に導通し、
前記第1のトランジスタは、チャネル形成領域に酸化物半導体を有し、
前記第2のトランジスタは、チャネル形成領域にシリコンを有し、
前記第3のトランジスタは、チャネル形成領域にシリコンを有し、
上面視において、前記第2の容量素子の第1の電極は、前記第1の導電体と重なる領域を有し、
上面視において、前記第2の容量素子の第2の電極は、前記第1の導電体と重なる領域を有する半導体装置。 - 請求項1において、
前記第2のトランジスタのチャネル形成領域は、前記第1のトランジスタのチャネル長方向と異なる方向にキャリアが流れる領域を有する半導体装置。 - 請求項1または2において、
前記第2の配線は、第1の方向に延在する領域を有し、
前記第3の配線は、前記第1の方向に延在する領域を有し、
前記第1の配線は、前記第1の方向と異なる方向に延在する領域を有する半導体装置。
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