JP7482751B2 - レジスタ制御装置 - Google Patents

Description

本開示は、レジスタへデータを書き込むレジスタ制御装置に関する。

ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）には、イベントが発生した際に、いわゆる「割り込み」処理を行うものがある。イベントには、一般的に、様々な種類のものが存在する。割り込み処理としては、イベントに応じた１又は複数のレジスタに対して設定値を書き込む処理がある。
ところで、特許文献１には、複数の画像処理手段と、複数の画像処理手段に対する複数回のレジスタ設定値を記憶する記憶手段とを有し、記憶手段には、ＣＰＵから事前に設定値を格納しておき、撮像手段または表示手段の少なくとも一方のブランキング期間に同期して記憶手段に記憶されている１回目のレジスタ設定値を、複数の画像処理手段へ設定し、複数の画像処理手段の完了タイミングに同期して、２回目のレジスタ設定値を前記複数の画像処理手段へ設定する画像処理装置が開示されている。
これにより、画像を取り込んでから次の画像を取り込むまでの間の処理について、ＣＰＵがレジスタに書き込み処理を行う回数が減るため、ＣＰＵの負荷は軽減される。

特開２０１９－７４５７３号公報

ＣＰＵが演算処理を実行している途中にイベントが発生した場合、ＣＰＵは演算処理を中断して、イベントに応じたレジスタに設定値を書き込む。したがって、従来の技術においては、複数の種類のイベントが発生する度に、ＣＰＵが実行している途中の演算処理が遅れる、といった課題があった。
特許文献１に記載の技術を複数の種類のイベントが発生する場合のＣＰＵの処理に適用したとしても、単一のイベントにおいて複数回のレジスタ設定が必要な場合に、ＣＰＵによるレジスタ設定処理の回数を軽減できるに過ぎず、依然として、イベントが発生する度にレジスタに設定値を書き込む処理は必要であるため、前記課題を解決できない。

本開示は、複数の種類のイベントが発生する場合でも、ＣＰＵが実行している途中の演算処理が遅れないようにする、レジスタ制御装置を提供することを目的とする

ＣＰＵ外に設けられるレジスタ制御装置であって、イベント情報を受けると、イベント情報とレジスタ情報と設定値情報とが対応付けられて記憶された記憶部を参照して、イベント情報が示すイベントに対応するレジスタ情報および設定値情報を取得する読み込み部と、レジスタ情報が示すレジスタに対し、設定値情報を書き込む書き込み部と、を備えたレジスタ制御装置。

本開示によれば、前記のように構成したので、複数の種類のイベントが発生する場合、ＣＰＵが実行している途中の演算処理が遅れない、レジスタ制御装置を提供できる効果を奏する。

本開示のレジスタ制御装置とＣＰＵとＲＯＭとレジスタの接続状態を示す図である。 実施の形態１および実施の形態２に係るレジスタ制御装置の構成を示すブロック図である。 実施の形態１に係るレジスタ制御装置における記憶部の説明図である。 実施の形態１に係るレジスタ制御装置におけるアドレス記憶部の説明図である。 図５ａは、レジスタ制御装置における制御情報記憶部の説明図であり、図５ｂは、制御情報記憶部に記憶されている情報の一例である。 実施の形態１に係るレジスタ制御装置における要部の説明図である。 実施の形態２に係るレジスタ制御装置における要部の説明図である。 実施の形態３に係るレジスタ制御装置の構成を示すブロック図である。 実施の形態３に係るレジスタ制御装置における要部の説明図である。

実施の形態１．
実施の形態１に係るレジスタ制御装置について、図１から図６を用いて説明する。
図１は、レジスタ制御装置とＣＰＵとＲＯＭとレジスタの接続状態を示す図である。
レジスタ制御装置１とレジスタ１００とＣＰＵ１０００とＲＯＭ２０００は、相互に接続され、データの伝送が可能である。
レジスタ制御装置１とレジスタ１００とＣＰＵ１０００とＲＯＭ２０００は、例えば、アドレスバスＡでそれぞれが接続され、また、データバスＢでそれぞれが接続されている。
レジスタ制御装置１は、ＣＰＵ１０００の外部に設けられている。
レジスタ制御装置１は、外部から、ＣＰＵ１０００を介さずに、イベントの発生を示すイベント情報が入力される。例えば、レジスタ制御装置１は、イベント情報を発生させる回路（当該回路は図示されていない）とレジスタ１００との間に、相互にデータの伝送ができるように接続されている。または、例えば、レジスタ制御装置１の周辺において、イベント情報を発生させる回路からレジスタ制御装置１へ伝送されるよう構成を追加して設けるようにしてもよい。
レジスタ制御装置１は、入力されたイベント情報に基づいて、イベントに対応するレジスタ１００に対し、設定値を書き込む制御を行う。
ＲＯＭ２０００は、本開示のレジスタ制御装置１から見た場合における、外部の記憶装置の一例である。
レジスタ１００は、イベントが発生した場合に、レジスタ制御装置１により設定値が書き込まれる記憶回路である。このレジスタ１００としては、例えば、ＣＰＵ１０００の周辺機能を制御するためのレジスタがある。周辺機能には、タイマ、ＳＰＩ（Ｓｅｒｉａｌ Ｐｅｒｉｐｈｅｒａｌ Ｉｎｔｅｒｆａｃｅ）通信、ＵＳＡＲＴ（Ｕｎｉｖｅｒｓａｌ Ｓｙｎｃｈｒｏｎｏｕｓ Ａｓｙｎｃｈｒｏｎｏｕｓ Ｒｅｃｅｉｖｅｒ Ｔｒａｎｓｍｉｔｔｅｒ）、Ａ／Ｄコンバータ、Ｄ／Ａコンバータなどがある。
また、レジスタ１００には、クロックソースの設定値が書き込まれるクロックソース設定レジスタ、クロック分周の設定値が書き込まれるクロック分周設定レジスタがある。
また、レジスタ１００には、各種モジュールの動作および停止を示す設定値が書き込まれるモジュールごとのモジュール制御レジスタがある。
本開示のレジスタ制御装置１が制御対象とするレジスタ１００は、イベントが発生した場合に設定値が書き込まれるレジスタであればよく、前記の例に限定されない。

図２は、レジスタ制御装置の構成を示すブロック図である。
図３は、レジスタ制御装置における記憶部の説明図である。
図４は、レジスタ制御装置におけるアドレス記憶部の説明図である。
図５における図５ａは、レジスタ制御装置における制御情報記憶部の説明図である。
図５における図５ｂは、制御情報記憶部に記憶されている情報の一例である。
図６は、実施の形態１に係るレジスタ制御装置における要部の説明図である。
レジスタ制御装置１は、図２に示されるように、記憶部２と、読み込み部３０と、書き込み部４０と、を備える。

記憶部２は、記憶部２を外部から見た場合、イベント情報とレジスタ情報と設定値情報とが対応付けられて記憶された記憶部である。
記憶部２の構成の具体例を示す。
記憶部２は、図３に示されるように、アドレス記憶部１０と制御情報記憶部２０とを備える。

アドレス記憶部１０は、図４に示されるように、イベント情報１１とアドレス情報１２とを対応付けて記憶している。
イベント情報１１は、複数の種類のイベントをそれぞれ識別する情報である。
アドレス情報１２は、制御情報記憶部２０の記憶領域における位置を特定する情報である。

制御情報記憶部２０は、図５に示されるように、レジスタ情報２１と、書き込み制御情報２２と、設定値情報２３とを対応付けて記憶する。
制御情報記憶部２０は、例えば制御情報専用のＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）で構成される。
レジスタ情報２１は、複数のレジスタ１００（１００－１、１００－２、１００－３、…、１００－ｎ（ｎ＝任意の整数））をそれぞれ識別する情報である。
レジスタ情報２１は、例えば複数のレジスタにそれぞれ個別に付されたレジスタ番号である。
設定値情報２３は、レジスタ１００へ書き込む設定値を示す情報である。
設定値は、イベントに応じてイベントごとに異なる情報量の値である。
設定値情報２３は、例えば、８ｂｉｔ単位のデータを３２個（３２ｂｙｔｅ）まで含めることができる構造になっている。
ただし、本開示のレジスタ制御装置における設定値情報２３は、上記データ構造例に示す情報量に限定されない。従来のように、ＣＰＵ１０００がレジスタ１００に対して設定値情報を書き込む場合、設定値情報は、命令セットアーキテクチャ（６４ｂｉｔまたは３２ｂｉｔ）に規定されるビットサイズに制限されてしまう。一方、本開示のレジスタ制御装置における設定値情報２３は、命令セットアーキテクチャ（６４ｂｉｔまたは３２ｂｉｔ）に規定されるビットサイズに制限されず、任意の情報量に定めることができる。
書き込み制御情報２２は、設定値情報２３における所定情報量ごとの、レジスタへの書き込みの内容を示す情報である。
書き込み制御情報２２は、例えば、設定値情報２３が８ｂｉｔ単位のデータを３２個含む場合、設定値情報２３におけるデータ１からデータ３２のそれぞれに対するレジスタ書き込み許可（または不許可）を示す３２ｂｉｔの情報である。
この書き込み制御情報２２により、レジスタ制御装置１においては、設定値情報２３に対して所定情報量ごとにレジスタ１００へ書き込むか否かを設定できる。
従来のようにＣＰＵがレジスタへ書き込む場合、例えば設定値情報が４ｂｙｔｅであれば４ｂｙｔｅ分すべて書き込まれる。これに対し、レジスタ制御装置１は、例えば１ｂｙｔｅといった単位情報量ごとに設定値情報を書き込み制御できるので、ＣＰＵがレジスタへ書き込む場合に比べて消費電力が少なくなる。

読み込み部３０は、イベント情報を受けると、記憶部２を参照して、イベント情報が示すイベントに対応するレジスタ情報、書き込み制御情報、および、設定値情報を取得する。
読み込み部３０の構成の具体例を示す。
読み込み部３０は、図６に示されるように、アドレス読み込み部３１と、制御情報読み込み部３３と、を備える。
アドレス読み込み部３１は、イベント情報を受けると、アドレス記憶部１０を参照し、イベント情報が示すイベントに対応するアドレス情報を読み込む。
制御情報読み込み部３３は、アドレス読み込み部３１が読み込んだアドレス情報を受け、制御情報記憶部２０を参照し、レジスタ情報と書き込み制御情報と設定値情報とを読み込む。

書き込み部４０は、レジスタ情報が示すレジスタに対し、設定値情報を書き込む。
書き込み部４０の構成の具体例を示す。
書き込み部４０は、図６に示されるように、格納部４１と、信号生成部４２と、を備える。
格納部４１は、制御情報読み込み部３３から、レジスタ情報と書き込み制御情報と設定値情報とを受けて格納し、レジスタ情報、書き込み制御情報、および、設定値情報をそれぞれ信号生成部４２へ送る。

信号生成部４２は、格納部４１から受けたレジスタ情報、書き込み制御情報、および、設定値情報に基づいて、レジスタ１００に設定値を書き込むための信号を生成する。
具体的には、信号生成部４２は、レジスタ情報を用いて、チップセレクト信号（以下、ＣＳ信号、と省略して記載される。）を生成する。
また、信号生成部４２は、書き込み制御情報を用いて、書き込み許可信号といった書き込み制御信号を生成する。
また、信号生成部４２は、設定値情報を用いて、設定値信号を生成する。
また、信号生成部４２は、ＣＳ信号、書き込み制御信号、および、設定値信号を生成すると、ライト信号を生成する。

次に、レジスタ制御装置１の動作の一例を説明する。
レジスタ制御装置１は、レジスタ制御装置１の外部から、ＣＰＵ１０００を介さずに、イベントの発生を示すイベント情報が入力される。

読み込み部３０は、イベント情報を受けると、記憶部に対するリード制御を開始する。
読み込み部３０におけるリード制御の具体例を説明する。
読み込み部３０におけるアドレス読み込み部３１は、イベント情報を受けると、アドレス記憶部１０を参照し、イベント情報が示すイベントに対応するアドレス情報を読み込む。
アドレス読み込み部３１は、読み込んだアドレス情報を制御情報読み込み部３３へ送る。

制御情報読み込み部３３は、アドレス読み込み部３１から、アドレス情報を受けると、受けた回数をカウントし、アドレスインクリメント回数を算出する。

制御情報読み込み部３３は、制御情報記憶部２０を参照し、アドレス情報が示す制御情報記憶部２０の記憶領域から、レジスタ情報と書き込み制御情報と設定値情報とを読み込む。
具体的には、制御情報読み込み部３３は、アドレス情報とリード信号とを制御情報記憶部２０に送り、アドレス情報が示す、制御情報記憶部２０における記憶領域から、レジスタ情報と書き込み制御情報と設定値情報とを受ける。
制御情報読み込み部３３は、レジスタ情報と書き込み制御情報と設定値情報とを書き込み部４０へ送る。

制御情報読み込み部３３は、アドレスインクリメント回数分、アドレスをインクリメントし、その度に、制御情報記憶部２０を参照し、アドレス情報が示す制御情報記憶部２０の記憶領域から、レジスタ情報と書き込み制御情報と設定値情報とを読み込む処理を繰り返す。
これに伴い、制御情報読み込み部３３は、レジスタ情報と書き込み制御情報と設定値情報とを書き込み部４０へ送る処理を、アドレスインクリメント回数分繰り返す。
なお、制御情報読み込み部３３により算出されたアドレスインクリメント回数が１回の場合は、当該繰り返し処理は、行われない。

書き込み部４０は、制御情報読み込み部３３から、レジスタ情報と書き込み制御情報と設定値情報とを受けると、レジスタ１００に対するライト制御を開始する。
書き込み部４０におけるライト制御の動作の具体例を説明する。
書き込み部４０における格納部４１は、レジスタ情報と書き込み制御情報と設定値情報とを格納し、レジスタ情報、書き込み制御情報、および、設定値情報をそれぞれ信号生成部４２へ出力する。

信号生成部４２は、格納部４１から、レジスタ情報、書き込み制御情報、および、設定値情報を受け、レジスタ情報、書き込み制御情報、および、設定値情報に基づいて、レジスタ１００に設定値を書き込むための信号を生成する。
具体的には、信号生成部４２は、レジスタ情報を用いて、ＣＳ信号を生成する。
また、信号生成部４２は、書き込み制御情報を用いて、書き込み許可信号といった書き込み制御信号を生成する。
また、信号生成部４２は、設定値情報を用いて設定値信号を生成する。
また、信号生成部４２は、ＣＳ信号、書き込み制御信号、および、設定値信号を生成すると、ライト信号を生成する。
信号生成部４２は、ＣＳ信号、書き込み制御信号、設定値信号、および、ライト信号を、レジスタ１００の回路へ送る。

レジスタ１００の回路では、ＣＳ信号により複数のレジスタ１００のうちの一つのレジスタが選択され、書き込み制御信号により設定値が選択され、選択されたレジスタがライト信号を受けてレジスタに設定値が書き込まれる。

なお、実施の形態１においては、レジスタ制御装置１が記憶部２を備える構成を説明したが記憶部２は、レジスタ制御装置１の外部に配置されるものでもよい。

以上のように、実施の形態１に係るレジスタ制御装置は、ＣＰＵ外に設けられるレジスタ制御装置であって、イベント情報を受けると、イベント情報とレジスタ情報と設定値情報とが対応付けられて記憶された記憶部を参照して、イベント情報が示すイベントに対応するレジスタ情報および設定値情報を取得する読み込み部と、読み込み部により取得されたレジスタ情報が示すレジスタに対し、読み込み部により取得された設定値情報を書き込む書き込み部と、を備えた。
これにより、イベントが発生すると、ＣＰＵを介さずに、レジスタ制御装置がレジスタに設定値情報を書き込むので、ＣＰＵに割り込みが発生することが少なくなる。その結果、複数の種類のイベントが発生する場合でも、ＣＰＵが実行してる途中の演算処理が遅れない、という効果を奏する。

実施の形態２
実施の形態２のレジスタ制御装置は、イベントが発生すると、予め記憶したプログラム等を実行することで、プログラムに規定されたイベントの内容に対応する設定値をイベントごとのレジスタに書き込むものである。

図７は、レジスタ制御装置における要部の説明図である。
実施の形態２に係るレジスタ制御装置１´は、図６に示される実施の形態１に係るレジスタ制御装置の要部に対し、プログラム記憶部２５と連続実行部５とが追加された点が異なる。
そこで、以下では、実施の形態１に係るレジスタ制御装置１と異なる点についての説明がされ、それ以外の詳細な説明が省略される。

実施の形態２に係るレジスタ制御装置１´は、図７に示されるように、記憶部２´と、連続実行部５と、読み込み部３０と、書き込み部４０と、を備えている。
記憶部２´は、アドレス記憶部１０と制御情報記憶部２０に加え、プログラム記憶部２５を備えている。
プログラム記憶部２５には、イベント情報をレジスタ１００へ書き込むための連続実行情報がイベントごとに対応付けられて予め記憶されている。
連続実行情報は、例えば、複数のイベント情報およびそれぞれに対応してレジスタに設定値を書き込む順番を定めるプログラムである。
なお、連続実行情報においては、１つのイベント情報の書き込み制御処理を定めるものであってもよい。
また、連続実行情報としてのプログラムは、イベントごとに対応したレジスタ情報、書き込み制御情報および設定値情報が記載されたものであってもよい。この場合、読み込み部３０は、当該プログラムを読み込んで、読み込んだプログラムに規定される順番で、レジスタ情報、書き込み制御情報および設定値情報を書き込み部４０へ出力する。書き込み部４０は、読み込み部３０から受けたレジスタ情報２１、書き込み制御情報２２および設定値情報２３に基づいてレジスタへ設定値情報２３を書き込む処理を行う。

連続実行部５は、イベント情報を受けると、複数のイベント情報を連続して出力する構成部である。
具体的には、連続実行部５は、イベント情報を受けると、プログラム記憶部２５を参照し、イベント情報に対応する連続実行情報に定められた処理順で複数のイベント情報を読み込み部３０に送る。

実施の形態２に係るレジスタ制御装置１´における連続実行部５の動作の一例を説明する。
レジスタ制御装置１´は、レジスタ制御装置１´の外部から、ＣＰＵ１０００を介さずに、複数のイベントの実行を指示するイベント情報が入力される。
連続実行部５は、イベント情報を受けると、プログラム記憶部２５を参照し、イベント情報に対応する連続実行情報を読み込む。
連続実行部５は、連続実行情報に定められたイベント情報ごとの処理順に基づき生成し、生成したイベント情報を読み込み部３０に送る。
読み込み部３０以降の動作は、実施の形態１と同様である。

ここで、実施の形態２に係るレジスタ制御装置１´において、連続実行情報を用いて複数のレジスタに書き込まれる設定値の具体例を説明する。
イベントがタイマの動作モードを切り替える設定を行うことである場合、レジスタ制御装置１´は、例えば、タイマの動作モードを設定することが示されたイベント情報が入力されると、処理を開始する。レジスタ制御装置１´における連続実行部５は、イベント情報に対応する連続実行情報を読み込み、連続実行情報に定められた複数のイベント情報を処理順に基づき生成し、生成したイベント情報を読み込み部３０に送る。読み込み部３０は、連続実行部５から順にイベント情報を受け取り、イベント情報ごとに対応したレジスタ情報、書き込み制御情報および設定値情報を順に、書き込み部４０へ送る。書き込み部４０は、読み込み部３０から受けたレジスタ情報、書き込み制御情報および設定値情報に基づいて、まず、ＰＷＭ（Ｐｕｌｓｅ Ｗｉｄｔｈ Ｍｏｄｕｌａｔｉｏｎ）モードレジスタに対し設定値を書き込み、次に、周期レジスタに対し設定値を書き込み、次に、Ｄｕｔｙレジスタに対し設定値を書き込み、次に、ＰＷＭモード開始レジスタに対し設定値を書き込む。このように連続して、異なる複数のレジスタに設定値を書き込める連続実行情報がプログラム記憶部２５に記憶されていればよい。これにより、レジスタ制御装置１´は、１回のイベント発生に応じて、イベント発生に関連した複数のイベントに対応するレジスタへ設定値情報を書き込むことができる。

イベントが送受信モジュールのモードを切り替える設定を行うことである場合、レジスタ制御装置１´は、例えば、送信モードの設定内容を示すイベント情報が入力されると、処理を開始する。レジスタ制御装置１´における連続実行部５は、イベント情報に対応する連続実行情報を読み込み、連続実行情報に定められた複数のイベント情報を処理順に基づき生成し、生成したイベント情報を読み込み部３０に送る。読み込み部３０は、連続実行部５から順にイベント情報を受け取り、イベント情報ごとに対応したレジスタ情報、書き込み制御情報および設定値情報を順に、書き込み部４０へ送る。書き込み部４０は、読み込み部３０から受けたレジスタ情報、書き込み制御情報および設定値情報に基づいて、まず、シリアル送信モードレジスタに対し設定値を書き込み、次に、シリアル送信ビットレートレジスタに対し設定値を書き込み、次に、送信データレジスタに対し設定値を書き込む。このように連続して、異なる複数のレジスタに設定値を書き込める連続実行情報がプログラム記憶部２５に記憶されていればよい。これにより、レジスタ制御装置１´は、１回のイベント発生に応じて、イベント発生に関連した複数のイベントに対応するレジスタへ設定値情報を書き込むことができる。

イベントがコンピュータ内におけるクロックの設定または設定の変更を行うことである場合、レジスタ制御装置１´は、例えば、クロックの設定内容を示すイベント情報が入力されると、処理を開始する。レジスタ制御装置１´における連続実行部５は、
イベント情報に対応する連続実行情報を読み込み、連続実行情報に定められた複数のイベント情報を処理順に基づき生成し、生成したイベント情報を読み込み部３０に送る。読み込み部３０は、連続実行部５から順にイベント情報を受け取り、イベント情報ごとに対応したレジスタ情報、書き込み制御情報および設定値情報を書き込み部４０へ送る。書き込み部４０は、読み込み部３０から受けたレジスタ情報、書き込み制御情報および設定値情報に基づいて、まず、クロックソース設定レジスタに対し設定値を書き込み、次に、クロック分周設定レジスタに対し設定値を書き込む。これにより、レジスタ制御装置１´は、１回のイベント発生に応じて、イベント発生に関連した複数のイベントに対応するレジスタへ設定値情報を書き込むことができ、例えば、水晶発振器１０ＭＨｚの設定から水晶発振器３２ｋＨｚの設定に変更することができる。

イベントが各種モジュールに対する動作および停止の設定を行うことである場合、レジスタ制御装置１´は、例えば、各種モジュールに対する動作および停止を示すイベント情報が入力されると、処理を開始する。レジスタ制御装置１´における連続実行部５は、イベント情報に対応する連続実行情報を読み込み、連続実行情報に定められた複数のイベント情報を処理順に基づき生成し、生成したイベント情報を読み込み部３０に送る。読み込み部３０は、連続実行部５から順にイベント情報を受け取り、イベント情報ごとに対応したレジスタ情報、書き込み制御情報および設定値情報を書き込み部４０へ送る。書き込み部４０は、読み込み部３０から受けたレジスタ情報、書き込み制御情報および設定値情報に基づいて、まず、モジュールＡのモジュール制御レジスタに対し停止を示す設定値を書き込み、次に、モジュールＢのモジュール制御レジスタに対し動作を示す設定値を書き込む。これにより、レジスタ制御装置１´は、１回のイベント発生に応じて、イベント発生に関連した複数のイベントに対応するレジスタへ設定値情報を書き込むことができ、例えば、モジュールＡが停止され、モジュールＢが動作するように変更することができる。

以上のように、実施の形態２に係るレジスタ制御装置は、レジスタ制御装置において、記憶部には、さらに、複数のイベント情報およびそれぞれの処理順を定める連続実行情報がイベント情報に対応付けられて記憶されている。また、レジスタ制御装置において、複数のイベントを指示するイベント情報を受けると、記憶部に記憶された連続実行情報を参照し、連続実行情報に定められた処理順で複数のイベント情報を読み込み部に送る連続実行部を備えた。
これにより、レジスタ制御装置は、イベント情報を１回受けると、複数のイベントに対応する処理を実行できる。その結果、１回目のイベントの処理において、異なる複数のレジスタに対し、設定値を書き込むことができ、イベントの発生回数を少なくできる、という効果を奏する。

ここで、従来のようにＣＰＵがレジスタに対し設定値を書き込む場合は、通常、命令セットアーキテクチャ（６４ｂｉｔまたは３２ｂｉｔ）に規定されるビットサイズでｎ個のレジスタに対しｎクロックを要して書き込まれる。これに対し、実施の形態２に係るレジスタ制御装置は、命令セットアーキテクチャの規定に制限されない。また、実施の形態２に係るレジスタ制御装置は、イベント情報が入力されてから複数のレジスタに対する書き込みが完了するまでを１クロックに同期させるようにすることができ、これにより、レジスタに対する書き込み処理の時間を短縮させることができる、という効果を奏する。

実施の形態３
実施の形態３に係るレジスタ制御装置について、図８および図９を用いて説明する。
図８は、レジスタ制御装置の構成を示すブロック図である。
図９は、レジスタ制御装置における要部の説明図である。
実施の形態３に係るレジスタ制御装置１ａは、実施の形態１に係るレジスタ制御装置１に対し、外部アドレス記憶部２７およびデータ取得部５０を追加した点で異なる。
そこで、以下では、実施の形態１に係るレジスタ制御装置１と異なる点についての説明がされ、それ以外の詳細な説明が省略される。

図８に示されるように、実施の形態３に係るレジスタ制御装置１ａは、記憶部２ａと、データ取得部５０と、読み込み部３０と、書き込み部４０とを備えている。
記憶部２ａは、図９に示されるように、アドレス記憶部１０および制御情報記憶部２０に加え、外部アドレス記憶部２７を備えている。
外部アドレス記憶部２７は、イベント情報２７ａごとに外部アドレス情報２７ｂを記憶している。
イベント情報２７ａは、実施の形態１で説明されたイベント情報１１と同様である。
外部アドレス情報２７ｂは、ＲＯＭといった外部の記憶装置の記憶領域における位置を特定する情報である。

データ取得部５０は、イベント情報に対応するレジスタ情報、書き込み制御情報、および、設定値情報を、外部の記憶装置（例えば、ＲＯＭ２０００）から取得する。
具体的には、データ取得部５０は、イベント情報を受けると、外部アドレス記憶部２７を参照し、イベント情報２７ａに対応する外部アドレス情報２７ｂを用いて、外部の記憶装置からレジスタ情報、書き込み制御情報、および、設定値情報を取得するとともに、レジスタ情報、書き込み制御情報、および、設定値情報とイベント情報とを対応付けて制御情報記憶部へ記憶させる。

データ取得部５０の構成の具体例を示す。
図９に示されるように、データ取得部５０は、アドレス取得部５２と、制御情報取得部５３と、記憶司令部５４とを備える。
アドレス取得部５２は、イベント情報を受けると、外部アドレス記憶部を参照し、イベント情報２７ａに対応する外部アドレス情報２７ｂを読み込んで取得する。
制御情報取得部５３は、アドレス取得部５２により取得された外部アドレス情報を用いて、外部の記憶装置を参照し、レジスタ情報、書き込み制御情報、および、設定値情報を読み込んで取得する。
記憶司令部５４は、制御情報取得部５３が取得したレジスタ情報、書き込み制御情報、および、設定値情報と、アドレス取得部５２が用いたイベント情報とを対応付けて制御情報記憶部２０へ記憶させるとともに、記憶させた記憶領域の位置を示すアドレス情報を取得する。
記憶司令部５４は、アドレス情報と、イベント情報とを対応付けてアドレス記憶部に記憶させる。

レジスタ制御装置１ａにおけるデータ取得部５０の動作の一例を説明する。
レジスタ制御装置１ａは、レジスタ制御装置１ａの外部からイベント情報を受ける。
イベント情報を受けると、データ取得部５０におけるアドレス取得部５２は、外部アドレス記憶部２７を参照し、イベント情報２７ａに対応する外部アドレス情報２７ｂを読み込んで取得する。
アドレス取得部５２は、取得した外部アドレス情報をイベント情報とともに制御情報取得部５３へ送る。

制御情報取得部５３は、イベント情報および外部アドレス情報を受けると、外部アドレス情報を用いて、外部の記憶装置であるＲＯＭ２０００を参照し、レジスタ情報、書き込み制御情報、および、設定値情報を読み込んで取得する。
制御情報取得部５３は、イベント情報、レジスタ情報、書き込み制御情報、および、設定値情報を、記憶司令部５４へ送る。

記憶司令部５４は、イベント情報、レジスタ情報、書き込み制御情報、および、設定値情報を受けると、イベント情報と、レジスタ情報、書き込み制御情報、および、設定値情報とを対応付けて制御情報記憶部２０へ記憶させるとともに、記憶させた記憶領域の位置を示すアドレス情報を取得する。
記憶司令部５４は、取得したアドレス情報と、イベント情報とを対応付けてアドレス記憶部１０に記憶させる。
記憶司令部５４は、イベント情報を読み込み部３０へ送る。
読み込み部３０以降の動作は、実施の形態１と同様である。

以上のように、実施の形態３に係るレジスタ制御装置は、レジスタ制御装置において、記憶部は、さらに、イベント情報ごとに外部アドレス情報を予め記憶し、イベント情報を受けると、記憶部を参照し、イベント情報に対応する外部アドレス情報を用いて、外部の記憶装置からレジスタ情報および設定値情報を取得するとともに、取得されたレジスタ情報と設定値情報とイベント情報とを対応付けて記憶部へ記憶させる取得部を備えた。
これにより、レジスタ制御装置における制御情報記憶部は、イベントに対応するすべての設定値情報を保持しなくてもよいので、記憶部の規模を小さくできる、効果を奏する。

なお、本開示では、各実施の形態において、アドレス記憶部とレジスタ制御情報記憶部とを備えた記憶部が説明されているが、アドレス記憶部とレジスタ制御情報記憶部は、一体でもよい。
例えば、記憶部は、イベント情報とレジスタ情報と設定値情報とが対応付けられて記憶するものでもよい。この場合、イベント情報を受けると、読み込み部は、当該記憶部を参照して、イベント情報が示すイベントに対応するレジスタ情報および設定値情報を取得する。

本開示は、その開示の範囲内において、各実施の形態の自由な組み合わせ、或いは、各実施の形態における任意の構成要素の変形、若しくは、各実施の形態における任意の構成要素の省略が可能である。
仮に、実施の形態２と実施の形態３とを組み合わせる場合、例えば、実施の形態２における連続実行部５と読み込み部３０との間に、実施の形態３のデータ取得部５０を設けるようにしてもよい。

１，１´，１ａ レジスタ制御装置、２，２´，２ａ 記憶部、５ 連続実行部、１０ アドレス記憶部、１１ イベント情報、１２ アドレス情報、２０ 制御情報記憶部、２１ レジスタ情報、２２ 書き込み制御情報、２３ 設定値情報、２５ プログラム記憶部、２７ 外部アドレス記憶部、２７ａ イベント情報、２７ｂ 外部アドレス情報、３０ 読み込み部、３１ アドレス読み込み部、３２ 制御情報読み込み部、４０ 書き込み部、４１ 格納部、４２ 信号生成部、５０ データ取得部、５２ アドレス取得部、５３ 制御情報取得部、５４ 記憶指令部、１００（１００－１，１００－２，１００－３，・・・，１００－ｎ） レジスタ、１０００ ＣＰＵ、２０００ ＲＯＭ。

Claims (4)

1. ＣＰＵ外に設けられるレジスタ制御装置であって、
   イベント情報を受けると、イベント情報とレジスタ情報と設定値情報とが対応付けられて記憶された記憶部を参照して、イベント情報が示すイベントに対応するレジスタ情報および設定値情報を取得する読み込み部と、
   前記読み込み部により取得されたレジスタ情報が示すレジスタに対し、前記読み込み部により取得された設定値情報を書き込む書き込み部と、
   を備えたレジスタ制御装置。
2. 前記記憶部には、さらに、複数のイベント情報およびそれぞれの処理順を定める連続実行情報がイベント情報に対応付けられて記憶され、
   複数のイベントを指示するイベント情報を受けると、前記記憶部に記憶された連続実行情報を参照し、当該連続実行情報に定められた処理順で複数のイベント情報を前記読み込み部に送る連続実行部を備えた、
   ことを特徴とする請求項１に記載のレジスタ制御装置。
3. 前記記憶部を備えた、
   ことを特徴とする請求項１または請求項２に記載のレジスタ制御装置。
4. 前記記憶部は、さらに、イベント情報ごとに外部アドレス情報を予め記憶し、
   イベント情報を受けると、前記記憶部を参照し、当該イベント情報に対応する外部アドレス情報を用いて、外部の記憶装置からレジスタ情報および設定値情報を取得するとともに、取得されたレジスタ情報と設定値情報とイベント情報とを対応付けて前記記憶部へ記憶させる取得部を備えた、
   ことを特徴とする請求項１から請求項３のうちのいずれか１項に記載のレジスタ制御装置。

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